KR100389208B1 - 3 개의 상이한 전위를 가진 출력 신호를 발생시키기 위한디코더 엘리먼트 및 상기 디코더 엘리먼트의 동작 방법 - Google Patents

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Abstract

디코더 엘리먼트(DE)는 3 개의 상이한 전위(-2 볼트, 0 볼트, 4 볼트)를 가진 출력 신호가 발생되는 출력부(WLi)를 포함한다. 상기 출력 신호의 발생은 상기 디코더 엘리먼트(DE)의 단자(1,2,3)에서 입력 신호에 따라 이루어진다.

Description

3 개의 상이한 전위를 가진 출력 신호를 발생시키기 위한 디코더 엘리먼트 및 상기 디코더 엘리먼트의 동작 방법 {DECODER ELEMENT FOR PRODUCING AN OUTPUT SIGNAL WITH THREE DIFFERENT POTENTIALS AND OPERATING METHOD FOR SAID DECODER ELEMENT}
본 발명은 3 개의 상이한 전위를 가진 출력 신호를 발생시키기 위한 디코더 엘리먼트 및 상기 디코더 엘리먼트의 동작 방법에 관한 것이다.
도 1은 디코더 엘리먼트의 실시예를 도시하고,
도 2는 도 1의 2 개의 디코더 엘리먼트를 포함한 디코더 회로의 실시예를 도시하고,
도 3은 디코더 엘리먼트 중 하나의 입력 신호 전위에 대한 상기 디코더 엘리먼트의 출력 신호 전위의 의존도를 도시한다.
본 발명의 목적은 디코더 엘리먼트의 입력 신호에 따라, 3 개의 상이한 전위를 취할 수 있는 출력 신호를 출력부에서 발생시키는, 디코더 엘리먼트를 제공하는 데 있다.
상기 목적은 청구항 제 1항에 따른 디코더 엘리먼트에 의해 달성된다. 제 3 단자가 상호 접속된 상기 방식의 2 개의 디코더 엘리먼트에 의해, 바람직하게 디코더 회로가 구현될 수 있다.
청구항 제 5항에 따른 동작 방법에 의해, 바람직하게 출력 신호의 전위 중 하나가 발생된다.
이어서 본 발명은 도면에 의해 더 자세히 설명된다.
도 1은 본 발명에 따른 디코더 엘리먼트(DE)를 도시한다. 제 1 단자와 출력부(WL0) 사이에 p-채널 타입의 제 1 트랜지스터(T1)와 n-채널 타입의 제 2 트랜지스터(T2)의 직렬 회로가 배치된다. 제 2 트랜지스터(T2)의 게이트가 접지(O 볼트)된다. 또한 제 2 단자(2)와 접지 사이에 p-채널 타입의 제 3 트랜지스터(T3)와 n-채널 타입의 제 4 트랜지스터(T4)의 직렬 회로가 배치된다. 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)의 드레인이 출력부(WL0)와 접속된다. 제 3 단자(3)는 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)의 게이트와 접속된다. 또한 제 3 단자(3)는 p-채널 타입의 제 5 트랜지스터(T5)를 통해 제 1 트랜지스터(T1)의 게이트와 접속된다. 또한 제 1 트랜지스터(T1)의 게이트는 n-채널 타입의 제 6 트랜지스터(T6)를 통해 접지된다. 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)의 게이트는 제 2 단자(2)와 접속된다. 이어서 도 1 의 디코더 엘리먼트(DE)의 기능이 도 3을 참고로 설명된다.
도 3은 도 1의 디코더 엘리먼트(DE)의 출력부(WL0)에서 단자(1,2,3)의 전위에 따라 3 개의 상이한 전위, 즉 0 볼트, -2 볼트, 4 볼트가 발생되는 것을 제시한다. 출력부(WL0)에서 0 볼트 전위를 발생시키기 위해, 제 2 단자 및 제 3 단자에 4 볼트가 인가되고, 제 1 단자(1)에 -2 볼트 또는 0 볼트가 인가된다. 그리고 나서 제 3 트랜지스터(T3)가 차단되고, 제 4 트랜지스터(T4)가 도전됨으로써, 출력부(WL0)는 상기 제 4 트랜지스터를 통해 도전되도록 접지된다. 제 2 트랜지스터(T2)의 게이트에 접지 전위가 인가되기 때문에, 상기 트랜지스터가 차단된다. 제 2 단자(2)의 4 볼트가 제 5 트랜지스터(T5)를 차단시키고, 제 6 트랜지스터(T6)를 도전 접속시킴으로써, 상기 제 6 트랜지스터를 통해 제 1 트랜지스터(T1)의 게이트에 접지 전위가 인가된다. 제 1 단자(1)의 전위가 제 1 트랜지스터(T1)의 게이트 전위보다 작거나 또는 같기 때문에, 제 1 트랜지스터도 차단된다.
출력부(WL0)에서 -2 볼트 전위를 발생시키기 위해, 도 1 의 디코더 엘리먼트(DE)는 우선 제 1 단자(1)에 0 볼트, 제 2 단자(2)에 -2 볼트 및 제 3 단자(3)에 4 볼트가 인가되는 출력 상태로 된다. 바람직하게 이미 제 1 단자(1)에 0 볼트, 제 2 단자(2)에 4 볼트 및 제 3 단자(3)에 4 볼트가 인가됨으로써, 우선 출력부(WL0)에서 0 볼트 전위가 발생된다(도 3의 테이블 제 1행 참조). 제 2 단자(2)의 전위가 4 볼트에서 -2 볼트로 변동되면, 우선 출력부(WL0)에서는 0 볼트의 전위가 유지된다. 왜냐하면 제 3 트랜지스터(T3)는 여전히 차단되고, 제 4 트랜지스터(T4)는 여전히 도전되기 때문이다. 제 2 단자의 -2 볼트는, 제 6 트랜지스터(T6)가 차단되도록 하고, 제 5 트랜지스터(T5)가 제 3 단자의 4 볼트를 제 1 트랜지스터(T1)의 게이트와 접속시킨다. 이로 인해 제 1 트랜지스터(T1)가 계속 차단된 상태로 유지된다.
제 1 시점(t1)에서 제 3 단자(3)의 전위는 4 볼트에서 -2 볼트로의 음 에지를 가진다. 이로 인해 제 4 트랜지스터(T4)가 차단됨으로써, 출력부(WL0)가 접지로부터 분리된다. 제 3 트랜지스터(T3)는 그의 게이트-소오스-전압이 0 V이기 때문에 계속해서 차단 상태로 유지된다. 제 5 트랜지스터(T5)는 제 3 단자(3)의 전위가 하강 에지인 경우에 우선 도전 상태를 유지하기 때문에, 제 1 트랜지스터(T1)의 게이트 전위는 우선 제 3 단자의 전위에 의해 강하한다. 제 5 트랜지스터(T5)는 그의 게이트-소오스-전압이 그의 차단 전압보다 작을 경우에 비로소 차단된다. 본 경우에 제 5 트랜지스터(T5)의 차단 전압은 0.7 볼트이다. 따라서 제 1 트랜지스터(T1)의 게이트 전위는, 제 5 트랜지스터(T5)가 차단되기 전에, 제 3 단자(3)의 전위의 음 에지로 인해 -2 볼트 + 0.7 볼트= -1.3 볼트까지 강하한다.
제 1 시점(t1) 다음의 제 2 시점(t2)에서 제 1 단자(1)의 전위는 0 볼트에서 -2 볼트의 음 에지를 가진다. 상기 시점에서 제 5 트랜지스터(T5) 뿐만 아니라 제 6 트랜지스터(T6)도 차단되기 때문에, 제 1 트랜지스터(T1)의 게이트 전위는 부트스트랩-효과에 의해 제 1 단자(1)의 전위에 의해 더욱 강하한다. 이러한 방식으로 제 1 트랜지스터(T1)의 게이트 전위는, 제 1 단자(1)의 전위의 음 에지가 끝나는 시점까지, 하나의 값, 즉 대략 -1.3 볼트 - 2 볼트 = -3.3 볼트에 도달한다 (도 3에 무한 급경사를 가진 하강 에지가 도시된다. 실제로 상기 하강 에지는 유한 경사를 갖기때문에, 점차적인 전위 변동이 이루어진다.). 적어도 제 1 트랜지스터(T1)의 차단 전압만큼 제 1 단자의 전위 보다 낮은 전위가 제 1 트랜지스터(T1)의 게이트에 인가되는 즉시, 제 1 트랜지스터(T1)가 도전됨으로써, 상기제 1 트랜지스터의 드레인의 전위와 그의 소오스의 전위가 일치한다. 따라서 출력부(WL0)의 전위는 제 1 단자(1)의 전위의 하강 에지와 동시에 마찬가지로 0 볼트에서 -2 볼트로의 하강 에지를 가진다. 제 2 트랜지스터(T2)는 즉 제 1 트랜지스터(T1)의 드레인의 음 전위를 출력부(WL0)와 도전 접속시킨다. 왜냐하면 상기 제 1 트랜지스터의 게이트에 접지 전위가 인가되기 때문이다. 출력부(WL0)의 하강 에지는 거의 제 2 시점(t2)에서 시작된다.
마지막으로 출력부(WL0)에서 4 볼트의 제 3 전위를 발생시키기 위해, 제 1 단자(1)에는 -2 볼트 또는 0 볼트, 제 2 단자에는 4 볼트, 제 3 단자(3)에는 -2 볼트가 인가된다(도 3의 테이블의 마지막 행 참조). 제 2 단자(3)의 4 볼트는, 제 5 트랜지스터(T5)가 차단되도록 하고, 제 6 트랜지스터(T6)가 제 1 트랜지스터(T1)의 게이트를 접지시키도록 한다. 따라서 제 1 트랜지스터(T1)가 확실하게 차단된다. 제 3 단자(3)의 -2 볼트는 제 4 트랜지스터(T4)가 차단되도록 하고, 제 3 트랜지스터(T3)가 도전되도록 한다. 따라서 출력부(WL0)에 제 2 단자(2)의 4 볼트가 인가된다.
도 2에는 각각 도 1에 도시된 유형의 2 개의 디코더 엘리먼트(DE)를 가지는 2 개의 디코더 회로(DS)를 포함하는 디코더 장치가 제시된다. 도 2의 디코더 회로(DS)의 각 상부 디코더 엘리먼트(DE)에는, 제 1 단자(1)에서 공동 제 1 신호(R0)가, 및 제 2 단자(2)에서 공동 제 2 신호(DRV0)가 공급된다. 디코더 회로(DS)의 하부 디코더 엘리먼트(DE)에는, 제 1 단자(1)에서 공동 제 1 신호(R1)가, 및 제 2 단자(2)에서 공동 제 2 신호(DRV1)가 공급된다. 각 디코더 회로(DS)의 제3 단자(3)는 상호 접속된다. 상기 단자(3)에는 디코더 회로(DS)당 별도의 하나의 제 3 신호(DEC0,DEC1)가 공급된다. 디코더 회로(DS)의 제 1 신호(R0,R1), 제 2 신호(DRV0,DRV1), 및 제 3 신호(DEC0,DEC1)는 출력부(WLi)에서 소정의 출력 전위를 발생시키기 위해, 도 3에 도시된 전위 또는 전위 곡선을 가진다.
도 2의 상기 디코더 장치에 문제없이 추가 디코더 회로(DS)가 보충될 수 있고, 디코더 회로 당 단 하나의 별도의 제 3 신호(DECi)만이 필요하다. 이러한 방식으로 임의의 수의 출력부(WLi)를 가진 디코더 장치가 얻어진다. 디코더 회로(DS) 중 하나의 제 3 단자에 지속적으로 4 볼트가 인가되면, 상기 디코더 회로가 불활성화됨으로써, 그의 출력부(WLi)에는 지속적으로 0 볼트가 인가된다. 이에 반해 디코더 회로(DS)의 제 3 단자(3)의 전위가 4 볼트에서 -2 볼트의 음 에지를 가지는 경우에는, 제 1 단자(1) 및 제 2 단자(2)의 전위 곡선의 선택에 의해, 상기 회로의 출력부(WLi) 중 어느 출력부에서 -2 볼트가 발생되어야 하는지, 그리고 어떤 출력부에서 4 볼트가 발생되어야 하는지가 결정될 수 있다.
도 2에 도시된 디코더 장치는, 예컨대 디코더 엘리먼트(DE)의 출력부(WLi)가 각 하나의 워드 라인과 접속되고, 제 1 신호(R0,R1), 제 2 신호(DRV0,DRV1) 및 제 3 신호(DEC0,DEC1)가 메모리에 인가된 워드 라인 주소에 따라 그의 전위를 변경하는, 집적 메모리의 워드 라인 디코더의 부품으로서 적합하다.

Claims (5)

  1. 제 2 전위(0V)가 제 1 전위(-2V)와 제 3 전위(4V) 사이에 있는 3 개의 상이한 전위(-2V,0V,4V)를 가진 출력 신호를 출력부(WLi)에서 발생시키기 위한 디코더 엘리먼트(DE)로서,
    - 제 1 도전형의 제 1 트랜지스터(T1) 및 제 2 도전형의 제 2 트랜지스터(T2)로 이루어진 직렬 회로를 통해 출력부(WLi)와 접속된 제 1 단자(1)를 포함하고, 제 2 트랜지스터(T2)의 제어 단자가 제 2 전위(OV)와 접속되고,
    - 제 1 도전형의 제 3 트랜지스터(T3)를 통해 출력부(WLi)와 접속되는 제 2 단자(2)를 포함하고,
    - 상기 출력부(WLi)는 제 2 도전형의 제 4 트랜지스터(T4)를 통해 제 2 전위(OV)와 접속되고,
    - 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)의 제어 단자와 접속되고 제 1 도전형의 제 5 트랜지스터(T5)를 통해 제 1 트랜지스터(T1)의 제어 단자와 접속되는 제 3 단자(3)를 포함하고,
    - 제 2 도전형의 제 6 트랜지스터(T6)를 포함하고, 상기 제 6 트랜지스터를 통해 제 1 트랜지스터(T1)의 제어 단자가 제 2 전위(0V)와 접속되고,
    - 제 2 단자(2)는 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)의 제어 단자와 접속되는 것을 특징으로 하는 디코더 엘리먼트.
  2. 제 1항에 있어서,
    제 2 전위(0V)를 가진 출력 신호를 발생시키기 위해, 제 1 단자(1)에는 제 1 전위(-2V) 또는 제 2 전위(0V)가 인가되고, 제 2 단자(2) 및 제 3 단자(3)에는 제 3 전위(4V)가 인가되는 것을 특징으로 하는 디코더 엘리먼트.
  3. 제 1 항에 있어서,
    제 3 전위(4V)를 가진 출력 신호를 발생시키기 위해, 제 1 단자(1)에는 제 1 전위(-2V) 또는 제 2 전위(0V)가, 제 2 단자(2)에는 제 3 전위(4V)가, 및 제 3 단자(3)에는 제 1 전위(-2V)가 인가되는 것을 특징으로 하는 디코더 엘리먼트.
  4. 제 1 항 또는 제 2 항에 따른 2 개의 디코더 엘리먼트(DE)를 포함한 디코더 회로(DC)에 있어서,
    상기 디코더 엘리먼트(DE)의 제 3 단자(3)가 상호 접속되는 것을 특징으로 하는 디코더 회로.
  5. 제 1 항에 따른 디코더 엘리먼트의 동작 방법에 있어서,
    제 1 전위(-2V)를 가진 출력 신호를 발생시키기 위해, 우선 제 2 단자(2)에 제 1 전위(-2V)가 인가되고, 이어서 제 3 단자(3)에서 제 3 전위(4V)로부터 제 1 전위(-2V)로의 변동이 실행되고, 그 다음에 제 1 단자(1)에서 제 2 전위(0V)로부터 제 1 전위(-2V)로의 변동이 실행되는 것을 특징으로 하는 동작 방법.
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