JP3423693B2 - ３つの異なる電位を有する出力信号を発生させるデコーダ素子およびこのデコーダ素子の作動方法 - Google Patents

３つの異なる電位を有する出力信号を発生させるデコーダ素子およびこのデコーダ素子の作動方法

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Description

【発明の詳細な説明】
【０００１】本発明は、３つの異なる電位を有する出力
信号を発生させるデコーダ素子およびこのデコーダ素子
の作動方法に関する。
【０００２】本発明の課題は、出力側において、デコー
ダ素子の入力信号に依存して３つの異なる電位をとるこ
とのできる出力信号を発生させるデコーダ素子を提供す
ることである。
【０００３】この課題は、請求項１によるデコーダ素子
によって解決される。その第３の端子が互いに接続され
ているこの種の２つのデコーダ素子により、１つのデコ
ーダ回路を有利に実現することができる。
【０００４】請求項５による作動方法により、有利には
出力信号の電位のうちの１つが発生される。
【０００５】続いて、本発明を図を参照してより詳細に
説明する。
【０００６】図１は、デコーダ素子の実施例を示す。
【０００７】図２は、図１の２つのデコーダ素子を有す
るデコーダ回路の実施例を示す。
【０００８】図３は、デコーダ素子のうちの１つの出力
側における電位とその入力側の電位との依存関係を示
す。
【０００９】図１は、本発明によるデコーダ素子ＤＥを
示している。第１の端子１と出力側ＷＬ０との間に、ｐ
型のトランジスタＴ１とｎ型の第２のトランジスタＴ２
とから成る直列回路が配置されている。第２のトランジ
スタＴ２のゲートはアース（０Ｖ）に接続されている。
さらに第２の端子２とアースとの間に、ｐ型の第３のト
ランジスタＴ３とｎ型の第４のトランジスタＴ４とから
成る直列回路が配置されている。第３のトランジスタＴ
３および第４のトランジスタＴ４のドレインは、出力側
ＷＬ０に接続されている。第３の端子３は、第３のトラ
ンジスタＴ３のゲートおよび第４のトランジスタＴ４の
ゲートに接続されている。さらに第３の端子３は、ｐ型
の第５のトランジスタＴ５を介して、第１のトランジス
タＴ１のゲートに接続されている。第１のトランジスタ
Ｔ１のゲートも、ｎ型の第６のトランジスタＴ６を介し
てアースに接続されている。第５のトランジスタＴ５の
ゲートと第６のトランジスタＴ６のゲートは、第２の端
子２に接続されている。図１のデコーダ素子ＤＥの機能
は、以下の明細書で図３に基づいて説明する。
【００１０】図３は、図１のデコーダ素子ＤＥの出力側
ＷＬ０において、端子１，２，３における電位に依存し
て、３つの異なる電位、すなわち０Ｖ，−２Ｖ，４Ｖが
発生されるということを示している。出力側ＷＬ０で０
Ｖの電位を生じさせるために、第２の端子と第３の端子
には４Ｖが印加され、第１の端子１には−２Ｖまたは０
Ｖが印加される。すると第３のトランジスタＴ３は遮断
され、第４のトランジスタＴ４は導通する。これによ
り、出力側ＷＬ０は導通状態のトランジスタＴ４を介し
てアースに接続される。第２のトランジスタＴ２のゲー
トはアースに接続されているので、このトランジスタは
遮断される。第２の端子２での４Ｖは、第５のトランジ
スタＴ５も遮断し、第６のトランジスタＴ６を導通状態
に切り換える。これにより、第６のトランジスタＴ６を
介して、第１のトランジスタＴ１のゲートがアースされ
る。第１の端子１における電位は、第１のトランジスタ
Ｔ１のゲート電位より低いかまたは等しいので、このト
ランジスタも遮断される。
【００１１】出力側ＷＬ０で−２Ｖの電位を発生させる
ために、図１のデコーダ素子ＤＥはまず出力状態に置か
れる。この出力状態において、第１の端子１には０Ｖ、
第２の端子２には−２Ｖ、そして第３の端子３には４Ｖ
が印加される。有利には、事前に既に第１の端子１には
０Ｖ、第２の端子２には４Ｖ、そして第３の端子３には
４Ｖが印加されている場合には、まず出力側ＷＬ０に０
Ｖの電位を発生させる（図３の表の第１行参照）。そし
て第２の端子２における電位が４Ｖから−２Ｖに変化す
るときには、まずは出力側ＷＬ０の電位は０Ｖに維持さ
れる。というのも、第３のトランジスタＴ３は今まで通
り遮断状態にあり、第４のトランジスタＴ４も今まで通
り導通状態にあるからである。第２の端子における−２
Ｖは、第６のトランジスタＴ６を遮断し、第５のトラン
ジスタＴ５によって第３の端子における４Ｖが第１のト
ランジスタＴ１のゲートに結合されるように作用する。
このため、第１のトランジスタＴ１は引き続き遮断状態
に留まる。
【００１２】第１の時点ｔ１で、第３の端子３における
電位は、４Ｖから−２Ｖへの負の信号エッジを有する。
このため、第４のトランジスタＴ４が遮断され、出力側
ＷＬ０はアースから切り離される。第３のトランジスタ
Ｔ３はさらに遮断状態に留まる。というのも、そのゲー
ト‐ソース電圧が０Ｖだからである。第５のトランジス
タＴ５は、第３の端子３における電位の下降エッジの間
は、まだ導通状態に留まり、第１のトランジスタＴ１の
ゲート電位は、まず第３の端子３における電位とともに
低下する。第５のトランジスタＴ５は、そのゲート‐ソ
ース電圧が投入電圧より低くなってはじめて遮断され
る。目下の場合では、第５のトランジスタＴ５の投入電
圧は０．７Ｖである。そのため、第１のトランジスタＴ
１のゲート電位は、第３の端子３における電位の負のエ
ッジに従って、第５のトランジスタＴ５は遮断される前
に、−２Ｖ＋０．７Ｖ＝−１．３Ｖまで低下する。
【００１３】第１の時点ｔ１より後の第２の時点ｔ２に
おいて、第１の端子１における電位は、０Ｖから−２Ｖ
への負の信号エッジを有する。この時点で第５のトラン
ジスタＴ５だけでなく第６のトランジスタＴ６も遮断状
態にあるので、第１のトランジスタＴ１のゲート電位
は、ここにおいて生起するブートストラップ効果に基づ
いて、第１の端子１における電位とともに低下する。こ
のようにして、第１のトランジスタＴ１のゲート電位
は、第１の端子１における電位の負の信号エッジが終了
する時点までに、およそ−１．３Ｖ−２Ｖ＝−３．３Ｖ
の値に到達する（図３では、下降エッジが無限の急峻度
で記入されているが、実際には、この下降するエッジは
有限の急峻度を有しており、そのため電位は緩慢に変化
する。）第１のトランジスタＴ１のゲートに、少なくと
もこのトランジスタの投入電圧分だけ第１の端子の電位
より低い電位が印加されるとすぐに、第１のトランジス
タＴ１が導通し、それによって、そのドレインとソース
における電位が一致する。そのため、出力側ＷＬ０にお
ける電位は、第１の端子１における電位の下降エッジと
同時に、同様に０Ｖから−２Ｖまでの下降エッジを有す
る。つまり、第２のトランジスタＴ２は、導通状態にあ
る第１のトランジスタＴ１のドレインにおける負の電位
を出力側ＷＬ０に接続する。というのも、第２のトラン
ジスタＴ２のゲートはアースに接続されているからであ
る。出力側ＷＬ０における下降エッジは、ほぼ第２の時
点ｔ２で始まる。
【００１４】最後に４Ｖの第３の電位を出力側ＷＬ０で
発生させるために、第１の端子１には−２Ｖまたは０Ｖ
が、第２の端子には４Ｖが、そして第３の端子３には−
２Ｖが印加される（図３の表の最後の行参照）。第２の
端子３における４Ｖにより、第５のトランジスタＴ５は
遮断され、第６のトランジスタＴ６は、第１のトランジ
スタＴ１のゲートをアースに接続する。これによって、
第１のトランジスタＴ１は確実に遮断される。第３の端
子３における−２Ｖは、第４のトランジスタＴ４を遮断
し、第３のトランジスタＴ３を導通させるように作用す
る。これによって、第２の端子２の４Ｖは出力側ＷＬ０
に印加される。
【００１５】図２は、デコーダ装置を示している。この
デコーダ装置では、それぞれ２つのデコーダ回路ＤＳが
示されており、これらデコーダ回路ＤＳのそれぞれは、
図１に示されたようなデコーダ素子を２つ有している。
図２の各デコーダ回路ＤＳの上側のデコーダ素子ＤＥの
第１の端子１には、共通の第１の信号Ｒ０が供給され、
第２の端子２には、共通の第２の信号ＤＲＶ０が供給さ
れる。デコーダ回路ＤＳの下側のデコーダ素子ＤＥの第
１の端子１には、共通の第１の信号Ｒ１が供給され、第
２の端子２には共通の第２の信号ＤＲＶ１が供給され
る。各デコーダ回路ＤＳの第３の端子３は互いに接続さ
れている。これら第３の端子３には、デコーダ回路ＤＳ
ごとに１つの別個の第３の信号ＤＥＣ０，ＤＥＣ１が供
給される。デコーダ回路ＤＳの第１の信号Ｒ０，Ｒ１、
第２の信号ＤＲＶ０，ＤＲＶ１および第３の信号ＤＥＣ
０，ＤＥＣ１は、出力側ＷＬｉにおいて所望の出力電位
を発生させるために、図３に示された電位ないし電位経
過を示す。
【００１６】明らかに、図２のデコーダ装置は、問題な
くさらなるデコーダ回路ＤＳを補完することができる。
その際には、デコーダ回路ごとに１つの別個の第３の信
号ＤＥＣｉが必要なだけである。このようにして、任意
の個数の出力側ＷＬｉを有するデコーダ回路を得ること
ができる。上記デコーダ回路ＤＳのうちの１つの第３の
出力側に恒常的に４Ｖが印加されると、このデコーダ回
路は非活動化され、これによって出力側ＷＬｉには定常
的に０Ｖが印加される。これに対して、デコーダ回路Ｄ
Ｓの第３の端子３における電位が、４Ｖから−２Ｖの負
のエッジを有すると、第１の端子１および第２の端子２
における電位経過の選択によって、出力側ＷＬｉのうち
どの出力側に−２Ｖを印加し、どの出力側に４Ｖを印加
すべきかを決定することができる。
【００１７】図２に示されているデコーダ装置は、例え
ば集積化されたメモリのワードラインデコーダの構成要
素として適している。ワードラインデコーダでは、デコ
ーダ素子ＤＥの出力側ＷＬｉはぞれぞれワードラインに
接続されており、第１の信号Ｒ０，Ｒ１、第２の信号Ｄ
ＲＶ０，ＤＲＶ１および第３の信号ＤＥＣ０，ＤＥＣ１
の電位は、メモリに供給されるワードラインアドレスに
依存して変化する。 ［図面の簡単な説明］
【図１】デコーダ素子の実施例を示す。
【図２】図１の２つのデコーダ素子を有するデコーダ回
路の実施例を示す。
【図３】デコーダ素子のうちの１つの出力側における電
位とその入力側の電位との依存関係を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゾルタン マンヨーキ ドイツ連邦共和国 ミュンヘン テレー ゼ−ギーゼ−アレー 53 (72)発明者 トーマス ベーム ドイツ連邦共和国 ツォルネディング ヘルツォーク−ハインリヒ−ヴェーク ５ (72)発明者 エルンスト ノイホールト オーストリア国 グラーツ ドクトル エンペルガーヴェーク 28 (72)発明者 ゲオルク ブラウン ドイツ連邦共和国 ミュンヘン テレジ ーエンヘーエ ６ ベー (56)参考文献 特開 平10−135818（ＪＰ，Ａ) 特開 平10−98370（ＪＰ，Ａ) 特開 平９−261036（ＪＰ，Ａ) 特開 平９−185889（ＪＰ，Ａ) 特開 平７−183787（ＪＰ，Ａ) 特開 平６−268493（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/00 G11C 8/00 311 H03K 19/20 101

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 ３つの異なる電位（−２Ｖ，０Ｖ，４
    Ｖ）を有する出力信号を出力側（ＷＬｉ）で発生させる
    デコーダ素子であって、 前記第２の電位（０Ｖ）は、前記第１の電位（−２Ｖ）
    と前記第３の電位（４Ｖ）との間にある形式のものにお
    いて、 第１の端子（１）を有し、該第１の端子（１）は、第１
    の伝導形の第１のトランジスタ（Ｔ１）と第２の伝導形
    の第２のトランジスタ（Ｔ２）とから成る直列回路を介
    して、前記出力側（ＷＬｉ）に接続されており、前記第
    ２のトランジスタ（Ｔ２）の制御端子は前記第２の電位
    （０Ｖ）に接続されており、 第２の端子（２）を有し、該第２の端子（２）は、第１
    の伝導形の第３のトランジスタ（Ｔ３）を介して、前記
    出力側（ＷＬｉ）に接続されており、 前記出力側（ＷＬｉ）は、第２の伝導形の第４のトラン
    ジスタ（Ｔ４）を介して、前記第２の電位（０Ｖ）に接
    続されており、 第３の端子（３）を有し、該第３の端子（３）は、前記
    第３（Ｔ３）および第４（Ｔ４）のトランジスタの制御
    端子に接続されており、第１の伝導形の第５のトランジ
    スタ（Ｔ５）を介して、前記第１のトランジスタ（Ｔ
    １）の制御端子に接続されており、 第２の伝導形の第６のトランジスタ（Ｔ６）を有し、該
    第６のトランジスタ（Ｔ６）を介して、前記第１のトラ
    ンジスタ（Ｔ１）の制御端子は前記第２の電位（０Ｖ）
    に接続されており、 前記第２の端子（２）は、前記第５（Ｔ５）および第６
    （Ｔ６）のトランジスタの制御端子に接続されているこ
    とを特徴とするデコーダ素子。
  2. 【請求項２】 前記第２の電位（０Ｖ）を有する出力信
    号を発生させるために、前記第１の端子（１）に前記第
    １（−２Ｖ）または第２（０Ｖ）の電位が印加され、前
    記第２の端子（２）および第３の端子（３）には前記第
    ３の電位（４Ｖ）が印加される、請求項１記載のデコー
    ダ素子。
  3. 【請求項３】 前記第３の電位（４Ｖ）を有する出力信
    号を発生させるために、前記第１の端子（１）に前記第
    １（−２Ｖ）または第２（０Ｖ）の電位が印加され、前
    記第２の端子（２）には前記第３の電位（４Ｖ）が印加
    され、第３の端子（３）には前記第１の電位（−２Ｖ）
    が印加される、請求項１記載のデコーダ素子。
  4. 【請求項４】 請求項１または２に記載の２つのデコー
    ダ素子（ＤＥ）を有し、 前記デコーダ素子の第３の端子（３）が互いに接続され
    ていることを特徴とするデコーダ回路（ＤＣ）。
  5. 【請求項５】 請求項１に記載のデコーダ素子の作動方
    法において、 前記第１の電位（−２Ｖ）を有する出力信号を発生させ
    るために、まず前記第２の端子（２）に前記第１の電位
    （−２Ｖ）を印加し、 続いて前記第３の端子（３）に、前記第３（４Ｖ）から
    第１（−２Ｖ）の電位まで変化する電位を供給し、 そのあと、前記第１の端子（１）に、前記第２（０Ｖ）
    から第１（−２Ｖ）の電位まで変化する電位を供給する
    ことを特徴とする作動方法。
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