JPH07106933A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH07106933A JPH07106933A JP5250272A JP25027293A JPH07106933A JP H07106933 A JPH07106933 A JP H07106933A JP 5250272 A JP5250272 A JP 5250272A JP 25027293 A JP25027293 A JP 25027293A JP H07106933 A JPH07106933 A JP H07106933A
- Authority
- JP
- Japan
- Prior art keywords
- output
- terminal
- circuit
- drain
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 グランドノイズによる出力レベルの低下を防
ぎ、かつ、マイナス入力電圧印加時のインパクトイオン
化電流の発生を防ぐ出力回路の提供。 【構成】 入力端子ＯｕｔＡ，Ｂと、それらに接続され
たインバータ１１、１２と、インバータ１１に接続され
たブートストラップ回路１３と、電源にソース、Ｉ／Ｏ
にドレイン、ブートストラップ回路の出力端Ａ点にゲー
トが接続されたＭＯＳトランジスタＴｒ１と、Ｉ／Ｏに
ソース、地気にドレイン、ゲートにインバータ１２が接
続されたＭＯＳトランジスタＴｒ２と、ＭＯＳトランジ
スタＴｒ３、Ｔｒ４、Ｔｒ５を有し、それらの一端を共
通に接続し、他端をそれぞれ出力端子、Ａ点、電源に接
続し、Ｔｒ３とＴｒ４のゲートを地気に、Ｔｒ５のゲー
トをＡ点に接続し、グランドノイズによるＡ点の電位の
抜けをＴｒ４のオフで防止する。
ぎ、かつ、マイナス入力電圧印加時のインパクトイオン
化電流の発生を防ぐ出力回路の提供。 【構成】 入力端子ＯｕｔＡ，Ｂと、それらに接続され
たインバータ１１、１２と、インバータ１１に接続され
たブートストラップ回路１３と、電源にソース、Ｉ／Ｏ
にドレイン、ブートストラップ回路の出力端Ａ点にゲー
トが接続されたＭＯＳトランジスタＴｒ１と、Ｉ／Ｏに
ソース、地気にドレイン、ゲートにインバータ１２が接
続されたＭＯＳトランジスタＴｒ２と、ＭＯＳトランジ
スタＴｒ３、Ｔｒ４、Ｔｒ５を有し、それらの一端を共
通に接続し、他端をそれぞれ出力端子、Ａ点、電源に接
続し、Ｔｒ３とＴｒ４のゲートを地気に、Ｔｒ５のゲー
トをＡ点に接続し、グランドノイズによるＡ点の電位の
抜けをＴｒ４のオフで防止する。
Description
【０００１】
【産業上の利用分野】本発明は二値信号の出力回路に関
し、特にブートストラップ回路を使用し、入出力回路へ
のマイナス電圧印加時のインパクトイオン化による基板
電流の増加を防ぐＭＯＳトランジスタを含む出力回路に
関する。
し、特にブートストラップ回路を使用し、入出力回路へ
のマイナス電圧印加時のインパクトイオン化による基板
電流の増加を防ぐＭＯＳトランジスタを含む出力回路に
関する。
【０００２】
【従来の技術】図２は、従来の出力回路の一例の回路図
である。
である。
【０００３】この出力回路は、第１の入力端子ＯｕｔＡ
と、該入力端子０ｕｔＡと相補関係にある第２の入力端
子ＯｕｔＢと、インバータ１１の出力を昇圧するブート
ストラップ回路１３と、ブートストラップ回路１３の出
力がゲートに接続され、一方の端子が電源Ｖｃｃに、他
方の端子が出力端子Ｉ／Ｏに接続された第１のＭＯＳト
ランジスタＴｒ１と、このＭＯＳトランジスタＴｒ１の
出力端子側の端子に一方の端子が、地気にドレインが、
ゲートに入力端子ＯｕｔＢがインバータ１２を介して接
続されている第２のＭＯＳトランジスタＴｒ２と、出力
端子Ｉ／Ｏと、一方の端子がブートストラップ回路１３
に、他方の端子が出力端子に、ゲートが地気Ｖｓｓに接
続されているインパクトイオン化防止のための第３のＭ
ＯＳトランジスタＴｒ３を有している。 この出力回路
の動作について説明する。
と、該入力端子０ｕｔＡと相補関係にある第２の入力端
子ＯｕｔＢと、インバータ１１の出力を昇圧するブート
ストラップ回路１３と、ブートストラップ回路１３の出
力がゲートに接続され、一方の端子が電源Ｖｃｃに、他
方の端子が出力端子Ｉ／Ｏに接続された第１のＭＯＳト
ランジスタＴｒ１と、このＭＯＳトランジスタＴｒ１の
出力端子側の端子に一方の端子が、地気にドレインが、
ゲートに入力端子ＯｕｔＢがインバータ１２を介して接
続されている第２のＭＯＳトランジスタＴｒ２と、出力
端子Ｉ／Ｏと、一方の端子がブートストラップ回路１３
に、他方の端子が出力端子に、ゲートが地気Ｖｓｓに接
続されているインパクトイオン化防止のための第３のＭ
ＯＳトランジスタＴｒ３を有している。 この出力回路
の動作について説明する。
【０００４】１． 第１の入力端子ＯｕｔＡが高レベ
ル、第２の入力端子ＯｕｔＢが低レベルになっている
と、第２のＭＯＳトランジスタＴｒ２のゲートは高レベ
ルでオン状態であり、第１のＭＯＳトランジスタＴｒ１
はオフ状態となって出力端子Ｉ／Ｏには、ハイインピー
ダンスとなる低レベルが出力される。
ル、第２の入力端子ＯｕｔＢが低レベルになっている
と、第２のＭＯＳトランジスタＴｒ２のゲートは高レベ
ルでオン状態であり、第１のＭＯＳトランジスタＴｒ１
はオフ状態となって出力端子Ｉ／Ｏには、ハイインピー
ダンスとなる低レベルが出力される。
【０００５】２． 第１の入力端子ＯｕｔＡが低レベ
ル、第２の入力端子ＯｕｔＢが高レベルになるとＭＯＳ
トランジスタＴｒ２はオフ状態、ＭＯＳトランジスタＴ
ｒ１のゲート電圧はブートストラップ回路が動作してＶ
ｃｃ＋Ｖｔｈ以上に昇圧される（Ｖｔっはスレッショル
ド電圧）。そのため、入出力端子Ｉ／ＯにＶｃｃ以上の
高レベルが出力される。
ル、第２の入力端子ＯｕｔＢが高レベルになるとＭＯＳ
トランジスタＴｒ２はオフ状態、ＭＯＳトランジスタＴ
ｒ１のゲート電圧はブートストラップ回路が動作してＶ
ｃｃ＋Ｖｔｈ以上に昇圧される（Ｖｔっはスレッショル
ド電圧）。そのため、入出力端子Ｉ／ＯにＶｃｃ以上の
高レベルが出力される。
【０００６】３． 第１の入力端子ＯｕｔＡが高レベ
ル、第２の入力端子ＯｕｔＢも高レベルのとき、すなわ
ちこの出力回路がデイスエーブル状態（出力端子Ｉ／Ｏ
がＩ／Ｏコモンのため入力状態にあるとき）の場合、Ｍ
ＯＳトランジスタＴｒ１がオフ状態、ＭＯＳトランジス
タＴｒ２もオフ状態となっている。このような状態で出
力端子Ｉ／Ｏにブートストラップ回路１３の出力点Ａの
レベル（低レベル）より低い電圧が加えられた場合、印
加電圧の絶対値がＭＯＳトランジスタＴｒ３のスレッシ
ョルド電圧Ｖｔｈを超えているところでは、ＭＯＳトラ
ンジスタＴｒ３がオンし、インバータ１１のＰｃｈトラ
ンジスタ、ブートストラップ回路１３、ＭＯＳトランジ
スタＴｒ３を通して出力端子Ｉ／Ｏへ電流が流れるの
で、ＭＯＳトランジスタＴｒ３は、出力端子Ｉ／Ｏにマ
イナス電圧が印加された場合のＭＯＳトランジスタＴｒ
１のインパクトイオン化による基板電流を防ぐ役割を果
たしている。
ル、第２の入力端子ＯｕｔＢも高レベルのとき、すなわ
ちこの出力回路がデイスエーブル状態（出力端子Ｉ／Ｏ
がＩ／Ｏコモンのため入力状態にあるとき）の場合、Ｍ
ＯＳトランジスタＴｒ１がオフ状態、ＭＯＳトランジス
タＴｒ２もオフ状態となっている。このような状態で出
力端子Ｉ／Ｏにブートストラップ回路１３の出力点Ａの
レベル（低レベル）より低い電圧が加えられた場合、印
加電圧の絶対値がＭＯＳトランジスタＴｒ３のスレッシ
ョルド電圧Ｖｔｈを超えているところでは、ＭＯＳトラ
ンジスタＴｒ３がオンし、インバータ１１のＰｃｈトラ
ンジスタ、ブートストラップ回路１３、ＭＯＳトランジ
スタＴｒ３を通して出力端子Ｉ／Ｏへ電流が流れるの
で、ＭＯＳトランジスタＴｒ３は、出力端子Ｉ／Ｏにマ
イナス電圧が印加された場合のＭＯＳトランジスタＴｒ
１のインパクトイオン化による基板電流を防ぐ役割を果
たしている。
【０００７】
【発明が解決しようとする課題】上述した従来の出力回
路は、出力端子に第１の電源電圧Ｖｃｃ以上の高レベル
を出力するために出力電位の昇圧を行っているので、バ
イトワイド品等のように出力端子Ｉ／Ｏ（以下Ｉ／Ｏと
のみ略称する）が複数存在するＩ／Ｏ（１６Ｉ／Ｏ品
等）において、以下のような問題がある。
路は、出力端子に第１の電源電圧Ｖｃｃ以上の高レベル
を出力するために出力電位の昇圧を行っているので、バ
イトワイド品等のように出力端子Ｉ／Ｏ（以下Ｉ／Ｏと
のみ略称する）が複数存在するＩ／Ｏ（１６Ｉ／Ｏ品
等）において、以下のような問題がある。
【０００８】システムに組み込まれて使用されるダイナ
ミックＲＡＭ（１６Ｉ／Ｏ）は、通常、出力に負荷抵抗
が殆ど無い状態で使用される場合が多いため、データは
高レベルから低レベルへ、または、低レベルから高レベ
ルへと遷移する。１６Ｉ／Ｏのうちの特定のＩ／Ｏ，例
えばＩ／Ｏ１が高レベルに、その他のＩ／Ｏが低レベル
に切り替わった場合、特定のＩ／Ｏ１の他のＩ／Ｏが一
斉に地気Ｖｃｃに電流を流すため地気が浮いてしまうグ
ランドノイズが発生する。この結果、地気の浮きが特定
Ｉ／Ｏ１のＭＯＳトランジスタＴｒ３のゲートに流れ、
この浮きがＭＯＳトランジスタＴｒ３のスレッショルド
電圧Ｖｔｈを超えるとブートストラップ回路でＶｃｃ＋
Ｖｔｈ以上に昇圧しようとしているＡ点の電位をＭＯＳ
トランジスタＴｒ３を介してＩ／Ｏ１へ抜かれてしまい
十分な出力レベル（Ｖｃｃ以上の高レベル）が得られな
くなるという欠点がある。
ミックＲＡＭ（１６Ｉ／Ｏ）は、通常、出力に負荷抵抗
が殆ど無い状態で使用される場合が多いため、データは
高レベルから低レベルへ、または、低レベルから高レベ
ルへと遷移する。１６Ｉ／Ｏのうちの特定のＩ／Ｏ，例
えばＩ／Ｏ１が高レベルに、その他のＩ／Ｏが低レベル
に切り替わった場合、特定のＩ／Ｏ１の他のＩ／Ｏが一
斉に地気Ｖｃｃに電流を流すため地気が浮いてしまうグ
ランドノイズが発生する。この結果、地気の浮きが特定
Ｉ／Ｏ１のＭＯＳトランジスタＴｒ３のゲートに流れ、
この浮きがＭＯＳトランジスタＴｒ３のスレッショルド
電圧Ｖｔｈを超えるとブートストラップ回路でＶｃｃ＋
Ｖｔｈ以上に昇圧しようとしているＡ点の電位をＭＯＳ
トランジスタＴｒ３を介してＩ／Ｏ１へ抜かれてしまい
十分な出力レベル（Ｖｃｃ以上の高レベル）が得られな
くなるという欠点がある。
【０００９】本発明の目的は、高レベルから低レベルへ
のデータの出力切り替があって地気が浮くグランドノイ
ズの発生があっても、ＭＯＳトランジスタＴｒ１のイン
パクトイオン化による基板電流防止用のＭＯＳトランジ
スタＴｒ３の動作によるＡ点の電位の低下のない出力回
路の提供にある。
のデータの出力切り替があって地気が浮くグランドノイ
ズの発生があっても、ＭＯＳトランジスタＴｒ１のイン
パクトイオン化による基板電流防止用のＭＯＳトランジ
スタＴｒ３の動作によるＡ点の電位の低下のない出力回
路の提供にある。
【００１０】
【課題を解決するための手段】本発明の出力回路は、相
補関係にある信号が入力される第１と第２の入力端子
と、第１の入力端子とインバータを介して接続されてい
るブートストラップ回路と、出力信号を出力する入出力
端子と、ドレインが第１の電源に、ゲートが前記ブーツ
ストラップ回路の出力端に、ソースが出力端子に、それ
ぞれ接続された第一のトランジスタと、ソースが前記出
力端子に、ドレインが第２の電源に接続され、ゲートが
インバータを介して第２の入力端子に接続された第２の
トランジスタと、ドレインがブートストラップ回路の出
力端に、ソースが出力端子に、ゲートが第２の電源に接
続された第３のトランジスタを有する二値信号の出力回
路において、前記第３のトランジスタのドレインとブー
トストラップとの間に介在し、ドレインがブートストラ
ップ回路の出力端に、ソースが第３のトランジスタのド
レインに、ゲートが第２の電源に接続された第４のトラ
ンジスタと、ドレインが第１の電源に、ソースが第３の
トランジスタのドレインに、ゲートがブートストラップ
回路の出力端に接続された第５のトランジスタを有す
る。
補関係にある信号が入力される第１と第２の入力端子
と、第１の入力端子とインバータを介して接続されてい
るブートストラップ回路と、出力信号を出力する入出力
端子と、ドレインが第１の電源に、ゲートが前記ブーツ
ストラップ回路の出力端に、ソースが出力端子に、それ
ぞれ接続された第一のトランジスタと、ソースが前記出
力端子に、ドレインが第２の電源に接続され、ゲートが
インバータを介して第２の入力端子に接続された第２の
トランジスタと、ドレインがブートストラップ回路の出
力端に、ソースが出力端子に、ゲートが第２の電源に接
続された第３のトランジスタを有する二値信号の出力回
路において、前記第３のトランジスタのドレインとブー
トストラップとの間に介在し、ドレインがブートストラ
ップ回路の出力端に、ソースが第３のトランジスタのド
レインに、ゲートが第２の電源に接続された第４のトラ
ンジスタと、ドレインが第１の電源に、ソースが第３の
トランジスタのドレインに、ゲートがブートストラップ
回路の出力端に接続された第５のトランジスタを有す
る。
【００１１】
【作用】多数のＩ／Ｏからの一斉地気によって地気Ｖｃ
ｃのグランドノイズが発生してもＭＯＳトランジスタＴ
ｒ３とＴｒ４との接続点ＢのレベルはＭＯＳトランジス
タ５がすでにオンしているのでＶｃｃ−Ｖｔｈのレベル
まで上がっており、ＭＯＳトランジスタＴｒ１のゲート
とブートストラップとの接点であるＡ点もすでにＶｃｃ
レベルまで上がっているため、地気のグランドノイズが
ＭＯＳトランジスタＴｒ３とＴｒ４のスレッショルド値
Ｖｔｈ以上になってもＭＯＳトランジスタＴｒ３がオン
するだけでＭＯＳトランジスタＴｒ４はＡ点がＶｃｃ、
Ｂ点ガＶｃｃ−Ｖｔｈレベルにあるためオンすることは
ない。したがって、Ａ点において出力をＶｃｃ以上にす
るための昇圧分が引き抜かれて舞うしまうようなことは
ない。
ｃのグランドノイズが発生してもＭＯＳトランジスタＴ
ｒ３とＴｒ４との接続点ＢのレベルはＭＯＳトランジス
タ５がすでにオンしているのでＶｃｃ−Ｖｔｈのレベル
まで上がっており、ＭＯＳトランジスタＴｒ１のゲート
とブートストラップとの接点であるＡ点もすでにＶｃｃ
レベルまで上がっているため、地気のグランドノイズが
ＭＯＳトランジスタＴｒ３とＴｒ４のスレッショルド値
Ｖｔｈ以上になってもＭＯＳトランジスタＴｒ３がオン
するだけでＭＯＳトランジスタＴｒ４はＡ点がＶｃｃ、
Ｂ点ガＶｃｃ−Ｖｔｈレベルにあるためオンすることは
ない。したがって、Ａ点において出力をＶｃｃ以上にす
るための昇圧分が引き抜かれて舞うしまうようなことは
ない。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の出力回路の一実施例の回路
図、図３（ａ）〜（ｆ）は本実施例のそれぞれのポイン
トにおける信号のレベルの変化を示す図である。
図、図３（ａ）〜（ｆ）は本実施例のそれぞれのポイン
トにおける信号のレベルの変化を示す図である。
【００１４】この出力回路は、相補関係にある入力端子
ＯｕｔＡ，ＯｕｔＢと、それらに接続されて入力信号を
反転するインバータ１１、１２と、インバータ１１に接
続されているブートストラップ回路１３と、第１の電源
Ｖｃｃと、ＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３
が従来の出力回路と同様の構成で組み込まれており、さ
らに、新たにＭＯＳトランジスタＴｒ４がブートストラ
ップ回路の出力端とＭＯＳトランジスタＴｒ３のドレイ
ンとの間に接続され、ゲートが地気に接続されており、
ＭＯＳトランジスタＴｒ５が一方の端子を第１の電源
に、他方の端子をＭＯＳトランジスタＴｒ３のドレイン
に、ゲートをブートストラップ回路１３に接続されて組
み込まれている。
ＯｕｔＡ，ＯｕｔＢと、それらに接続されて入力信号を
反転するインバータ１１、１２と、インバータ１１に接
続されているブートストラップ回路１３と、第１の電源
Ｖｃｃと、ＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３
が従来の出力回路と同様の構成で組み込まれており、さ
らに、新たにＭＯＳトランジスタＴｒ４がブートストラ
ップ回路の出力端とＭＯＳトランジスタＴｒ３のドレイ
ンとの間に接続され、ゲートが地気に接続されており、
ＭＯＳトランジスタＴｒ５が一方の端子を第１の電源
に、他方の端子をＭＯＳトランジスタＴｒ３のドレイン
に、ゲートをブートストラップ回路１３に接続されて組
み込まれている。
【００１５】次に、本実施例の動作について説明する。
【００１６】図３（ａ）は入力端子ＯｕｔＡへの入力信
号レベルの変化、（ｂ）は入力端子ＯｕｔＢへの入力信
号レベルの変化、（ｃ）はブートストラップ回路の出力
端Ａ点のレベル変化、（ｄ）は特定のＩ／Ｏ１の信号レ
ベルの変化、（ｅ）はＩ／Ｏ１以外ノＩ／Ｏのレベルの
変化、（ｆ）は（ｅ）の一斉変化によるグランドノイズ
を示す図である。
号レベルの変化、（ｂ）は入力端子ＯｕｔＢへの入力信
号レベルの変化、（ｃ）はブートストラップ回路の出力
端Ａ点のレベル変化、（ｄ）は特定のＩ／Ｏ１の信号レ
ベルの変化、（ｅ）はＩ／Ｏ１以外ノＩ／Ｏのレベルの
変化、（ｆ）は（ｅ）の一斉変化によるグランドノイズ
を示す図である。
【００１７】いま、図３（ａ）〜（ｆ）に示すように特
定のＩ／Ｏ１が”０”出力から”１”出力に、他のＩ／
Ｏは”１”出力から”０”出力に変化するとき、前記他
のＩ／Ｏから一斉に地気に対して放電することにより図
３（ｆ）に示すような地気Ｖｓｓにグランドノイズが乗
った場合、Ｉ／Ｏ１のＭＯＳトランジスタＴｒ３とＴｒ
４の間のＢ点はＭＯＳトランジスタＴｒ５が既にオンし
ているのでＶｃｃ−Ｖｔｈのレベルまで電位が上がって
おり、また、ＭＯＳトランジスタＴｒ１のゲートで、か
つ、ブートストラップ回路との接点でもあるＡ点も既に
Ｖｃｃレベルまで上がっているため、グランドノイズが
ＭＯＳトランジスタＴｒ３、Ｔｒ４のスレッショルド電
圧ＶｔｈになったとしてもＭＯＳトランジスタＴｒ３が
オンするだけで、ＭＯＳトランジスタＴｒ４は、Ａ点の
レベルがＶｃｃ、Ｂ点のレベルがＶｔｈになっているの
でオンすることはない。したがって、ＭＯＳトランジス
タＴｒ１のゲートであるＡ点の電位をＶｃｃ以上にして
出力するための昇圧レベルが引き抜かれることはなく、
Ｉ／Ｏの出力レベルはＶｃｃ＋Ｖｔｈ以上のレベルにす
ることができる。
定のＩ／Ｏ１が”０”出力から”１”出力に、他のＩ／
Ｏは”１”出力から”０”出力に変化するとき、前記他
のＩ／Ｏから一斉に地気に対して放電することにより図
３（ｆ）に示すような地気Ｖｓｓにグランドノイズが乗
った場合、Ｉ／Ｏ１のＭＯＳトランジスタＴｒ３とＴｒ
４の間のＢ点はＭＯＳトランジスタＴｒ５が既にオンし
ているのでＶｃｃ−Ｖｔｈのレベルまで電位が上がって
おり、また、ＭＯＳトランジスタＴｒ１のゲートで、か
つ、ブートストラップ回路との接点でもあるＡ点も既に
Ｖｃｃレベルまで上がっているため、グランドノイズが
ＭＯＳトランジスタＴｒ３、Ｔｒ４のスレッショルド電
圧ＶｔｈになったとしてもＭＯＳトランジスタＴｒ３が
オンするだけで、ＭＯＳトランジスタＴｒ４は、Ａ点の
レベルがＶｃｃ、Ｂ点のレベルがＶｔｈになっているの
でオンすることはない。したがって、ＭＯＳトランジス
タＴｒ１のゲートであるＡ点の電位をＶｃｃ以上にして
出力するための昇圧レベルが引き抜かれることはなく、
Ｉ／Ｏの出力レベルはＶｃｃ＋Ｖｔｈ以上のレベルにす
ることができる。
【００１８】さらに、本出力回路はＩ／Ｏにマイナス電
圧が印加された場合、ＭＯＳトランジスタＴｒ３、Ｔｒ
４、Ｔｒ５がオンすることによってＩ／Ｏに電流を流す
ため、ＭＯＳトランジスタＴｒ１のソースとドレインの
間が電源間の電位差以上でゲート，ソース間がドレイ
ン、ソース間の電位差より小さい状態すなわち、ＭＯＳ
トランジスタＴｒ１が飽和状態になることを妨げる。し
たがって、ピンチオフ状態でチャネル電流によるインパ
クトイオン化がおこって基板電流が著しく増加する現象
を抑えることになる。
圧が印加された場合、ＭＯＳトランジスタＴｒ３、Ｔｒ
４、Ｔｒ５がオンすることによってＩ／Ｏに電流を流す
ため、ＭＯＳトランジスタＴｒ１のソースとドレインの
間が電源間の電位差以上でゲート，ソース間がドレイ
ン、ソース間の電位差より小さい状態すなわち、ＭＯＳ
トランジスタＴｒ１が飽和状態になることを妨げる。し
たがって、ピンチオフ状態でチャネル電流によるインパ
クトイオン化がおこって基板電流が著しく増加する現象
を抑えることになる。
【００１９】
【発明の効果】以上説明したように本発明は、多数の入
出力端子を有するシステムにおいて、ブートストラップ
回路の出力端とインパクトイオン化防止用のＭＯＳトラ
ンジスタＴｒ３との間にソースとドレインが接続され、
ゲートが地気に接続されたＭＯＳトランジスタＴｒ４
と、第１の電源にドレインが、ＭＯＳトランジスタＴｒ
３のドレインにソースが、ブートストラップ回路の出力
端にゲートが接続されたＭＯＳトランジスタＴｒ５とを
有し、多数の入出力端子が一斉に低レベルに変化する時
に発生するグランドノイズに対してＭＯＳトランジスタ
Ｔｒ４がオフ状態を維持するので、グランドノイズによ
りブートストラップ回路の出力端において昇圧している
電位を引き抜かれることを防止する効果がある。
出力端子を有するシステムにおいて、ブートストラップ
回路の出力端とインパクトイオン化防止用のＭＯＳトラ
ンジスタＴｒ３との間にソースとドレインが接続され、
ゲートが地気に接続されたＭＯＳトランジスタＴｒ４
と、第１の電源にドレインが、ＭＯＳトランジスタＴｒ
３のドレインにソースが、ブートストラップ回路の出力
端にゲートが接続されたＭＯＳトランジスタＴｒ５とを
有し、多数の入出力端子が一斉に低レベルに変化する時
に発生するグランドノイズに対してＭＯＳトランジスタ
Ｔｒ４がオフ状態を維持するので、グランドノイズによ
りブートストラップ回路の出力端において昇圧している
電位を引き抜かれることを防止する効果がある。
【００２０】なた、同時に、出力端子にマイナス電圧が
印加された場合のインパクトイオン化電流を防止し、基
板電流の増加を抑えられることはもちろんである。
印加された場合のインパクトイオン化電流を防止し、基
板電流の増加を抑えられることはもちろんである。
【図１】本発明の出力回路の一実施例の回路図である。
【図２】従来の出力回路の一実施例の回路図である。
【図３】図１に示す出力回路の各位置における信号レベ
ルを示す図あって、（ａ）、（ｂ）はそれぞれ入力端子
ＯｕｔＡ，ＯｕｔＢ入力された信号のレベル、（ｃ）は
ブートストラップ回路の出力端のレベル、（ｄ）は特定
Ｉ／Ｏ１のレベル変化、（ｅ）はＩ／Ｏ１以外のＩ／Ｏ
のレベルの変化、（ｆ）はグランドノイズを示す図であ
る。
ルを示す図あって、（ａ）、（ｂ）はそれぞれ入力端子
ＯｕｔＡ，ＯｕｔＢ入力された信号のレベル、（ｃ）は
ブートストラップ回路の出力端のレベル、（ｄ）は特定
Ｉ／Ｏ１のレベル変化、（ｅ）はＩ／Ｏ１以外のＩ／Ｏ
のレベルの変化、（ｆ）はグランドノイズを示す図であ
る。
１１、１２ インバータ １３ ブートストラップ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】２． 第１の入力端子ＯｕｔＡが低レベ
ル、第２の入力端子ＯｕｔＢが高レベルになるとＭＯＳ
トランジスタＴｒ２はオフ状態、ＭＯＳトランジスタＴ
ｒ１のゲート電圧はブートストラップ回路が動作してＶ
ｃｃ＋Ｖｔｈ以上に昇圧される（Ｖｔｈはスレッショル
ド電圧）。そのため、入出力端子Ｉ／ＯにＶｃｃ以上の
高レベルが出力される。
ル、第２の入力端子ＯｕｔＢが高レベルになるとＭＯＳ
トランジスタＴｒ２はオフ状態、ＭＯＳトランジスタＴ
ｒ１のゲート電圧はブートストラップ回路が動作してＶ
ｃｃ＋Ｖｔｈ以上に昇圧される（Ｖｔｈはスレッショル
ド電圧）。そのため、入出力端子Ｉ／ＯにＶｃｃ以上の
高レベルが出力される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】システムに組み込まれて使用されるダイナ
ミックＲＡＭ（１６Ｉ／Ｏ）は、通常、出力に負荷抵抗
が殆ど無い状態で使用される場合が多いため、データは
高レベルから低レベルへ、または、低レベルから高レベ
ルへと遷移する。１６Ｉ／Ｏのうちの特定のＩ／Ｏ，例
えばＩ／Ｏ１が高レベルに、その他のＩ／Ｏが低レベル
に切り替わった場合、特定のＩ／Ｏ１の他のＩ／Ｏが一
斉に地気Ｖｓｓに電流を流すため地気が浮いてしまうグ
ランドノイズが発生する。この結果、地気の浮きが特定
Ｉ／Ｏ１のＭＯＳトランジスタＴｒ３のゲートに流れ、
この浮きがＭＯＳトランジスタＴｒ３のスレッショルド
電圧Ｖｔｈを超えるとブートストラップ回路でＶｃｃ＋
Ｖｔｈ以上に昇圧しようとしているＡ点の電位をＭＯＳ
トランジスタＴｒ３を介してＩ／Ｏ１へ抜かれてしまい
十分な出力レベル（Ｖｃｃ以上の高レベル）が得られな
くなるという欠点がある。
ミックＲＡＭ（１６Ｉ／Ｏ）は、通常、出力に負荷抵抗
が殆ど無い状態で使用される場合が多いため、データは
高レベルから低レベルへ、または、低レベルから高レベ
ルへと遷移する。１６Ｉ／Ｏのうちの特定のＩ／Ｏ，例
えばＩ／Ｏ１が高レベルに、その他のＩ／Ｏが低レベル
に切り替わった場合、特定のＩ／Ｏ１の他のＩ／Ｏが一
斉に地気Ｖｓｓに電流を流すため地気が浮いてしまうグ
ランドノイズが発生する。この結果、地気の浮きが特定
Ｉ／Ｏ１のＭＯＳトランジスタＴｒ３のゲートに流れ、
この浮きがＭＯＳトランジスタＴｒ３のスレッショルド
電圧Ｖｔｈを超えるとブートストラップ回路でＶｃｃ＋
Ｖｔｈ以上に昇圧しようとしているＡ点の電位をＭＯＳ
トランジスタＴｒ３を介してＩ／Ｏ１へ抜かれてしまい
十分な出力レベル（Ｖｃｃ以上の高レベル）が得られな
くなるという欠点がある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】本発明の出力装置は、別
個の入力端子に入力された相補関係に有る二値信号の第
１の入力データはインバータとブートストラップ回路を
介し、第２の入力データはインバータを介して受信し、
第１と第２の入力データがそれぞれ、高レベルと低レベ
ルである第１の入力条件では、第１の入力データによる
出力端子からの出力を停止し、第２の入力データによる
前記出力端子からの出力を低レベルとし、第１と第２の
入力データがそれぞれ低レベルと高レベルである第２の
入力条件では、第１の入力データによる前記出力端子か
らの出力は所定の電圧よりも高い電圧とし、第２のデー
タによる前記出力端子からの出力を停止し、第１と第２
の入力データが共に高レベルである第３の入力条件で
は、前記出力端子からの出力がなく、かつ、この状態中
に、該出力端子に前記ブートストラップ回路の出力端の
電圧より低い電圧が印加されると発生するインパクトイ
オン化による電圧降下を阻止する回路を有するインパク
トイオン化による電位降下のない出力回路において、多
数回路の一斉地気によるグランドノイズにみられる地気
端子における電圧の上昇が発生した場合、前記第２の入
力条件に際して前記ブートストラップ回路の出力端の電
位が出力端子へのリークにより電位降下することを防止
する回路を有する。また、 本発明の他出力回路は、相
補関係にある信号が入力される第１と第２の入力端子
と、第１の入力端子とインバータを介して接続されてい
るブートストラップ回路と、出力信号を出力する入出力
端子と、ドレインが第１の電源に、ゲートが前記ブーツ
ストラップ回路の出力端に、ソースが出力端子に、それ
ぞれ接続された第一のトランジスタと、ソースが前記出
力端子に、ドレインが第２の電源に接続され、ゲートが
インバータを介して第２の入力端子に接続された第２の
トランジスタと、ドレインがブートストラップ回路の出
力端に、ソースが出力端子に、ゲートが第２の電源に接
続された第３のトランジスタを有する二値信号の出力回
路において、前記第３のトランジスタのドレインとブー
トストラップとの間に介在し、ドレインがブートストラ
ップ回路の出力端に、ソースが第３のトランジスタのド
レインに、ゲートが第２の電源に接続された第４のトラ
ンジスタと、ドレインが第１の電源に、ソースが第３の
トランジスタのドレインに、ゲートがブートストラップ
回路の出力端に接続された第５のトランジスタを有す
る。
個の入力端子に入力された相補関係に有る二値信号の第
１の入力データはインバータとブートストラップ回路を
介し、第２の入力データはインバータを介して受信し、
第１と第２の入力データがそれぞれ、高レベルと低レベ
ルである第１の入力条件では、第１の入力データによる
出力端子からの出力を停止し、第２の入力データによる
前記出力端子からの出力を低レベルとし、第１と第２の
入力データがそれぞれ低レベルと高レベルである第２の
入力条件では、第１の入力データによる前記出力端子か
らの出力は所定の電圧よりも高い電圧とし、第２のデー
タによる前記出力端子からの出力を停止し、第１と第２
の入力データが共に高レベルである第３の入力条件で
は、前記出力端子からの出力がなく、かつ、この状態中
に、該出力端子に前記ブートストラップ回路の出力端の
電圧より低い電圧が印加されると発生するインパクトイ
オン化による電圧降下を阻止する回路を有するインパク
トイオン化による電位降下のない出力回路において、多
数回路の一斉地気によるグランドノイズにみられる地気
端子における電圧の上昇が発生した場合、前記第２の入
力条件に際して前記ブートストラップ回路の出力端の電
位が出力端子へのリークにより電位降下することを防止
する回路を有する。また、 本発明の他出力回路は、相
補関係にある信号が入力される第１と第２の入力端子
と、第１の入力端子とインバータを介して接続されてい
るブートストラップ回路と、出力信号を出力する入出力
端子と、ドレインが第１の電源に、ゲートが前記ブーツ
ストラップ回路の出力端に、ソースが出力端子に、それ
ぞれ接続された第一のトランジスタと、ソースが前記出
力端子に、ドレインが第２の電源に接続され、ゲートが
インバータを介して第２の入力端子に接続された第２の
トランジスタと、ドレインがブートストラップ回路の出
力端に、ソースが出力端子に、ゲートが第２の電源に接
続された第３のトランジスタを有する二値信号の出力回
路において、前記第３のトランジスタのドレインとブー
トストラップとの間に介在し、ドレインがブートストラ
ップ回路の出力端に、ソースが第３のトランジスタのド
レインに、ゲートが第２の電源に接続された第４のトラ
ンジスタと、ドレインが第１の電源に、ソースが第３の
トランジスタのドレインに、ゲートがブートストラップ
回路の出力端に接続された第５のトランジスタを有す
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【作用】多数のＩ／Ｏからの一斉地気によって地気Ｖｓ
ｓのグランドノイズが発生してもＭＯＳトランジスタＴ
ｒ３とＴｒ４との接続点ＢのレベルはＭＯＳトランジス
タ５がすでにオンしているのでＶｃｃ−Ｖｔｈのレベル
まで上がっており、ＭＯＳトランジスタＴｒ１のゲート
とブートストラップとの接点であるＡ点もすでにＶｃｃ
レベルまで上がっているため、地気のグランドノイズが
ＭＯＳトランジスタＴｒ３とＴｒ４のスレッショルド値
Ｖｔｈ以上になってもＭＯＳトランジスタＴｒ３がオン
するだけでＭＯＳトランジスタＴｒ４はＡ点がＶｃｃ、
Ｂ点ガＶｃｃ−Ｖｔｈレベルにあるためオンすることは
ない。したがって、Ａ点において出力をＶｃｃ以上にす
るための昇圧分が引き抜かれて舞うしまうようなことは
ない。
ｓのグランドノイズが発生してもＭＯＳトランジスタＴ
ｒ３とＴｒ４との接続点ＢのレベルはＭＯＳトランジス
タ５がすでにオンしているのでＶｃｃ−Ｖｔｈのレベル
まで上がっており、ＭＯＳトランジスタＴｒ１のゲート
とブートストラップとの接点であるＡ点もすでにＶｃｃ
レベルまで上がっているため、地気のグランドノイズが
ＭＯＳトランジスタＴｒ３とＴｒ４のスレッショルド値
Ｖｔｈ以上になってもＭＯＳトランジスタＴｒ３がオン
するだけでＭＯＳトランジスタＴｒ４はＡ点がＶｃｃ、
Ｂ点ガＶｃｃ−Ｖｔｈレベルにあるためオンすることは
ない。したがって、Ａ点において出力をＶｃｃ以上にす
るための昇圧分が引き抜かれて舞うしまうようなことは
ない。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/094 8839−5Ｊ Ｈ０３Ｋ 19/094 Ｃ
Claims (1)
- 【請求項１】 相補関係にある信号が入力される第１と
第２の入力端子と、第１の入力端子とインバータを介し
て接続されているブートストラップ回路と、出力信号を
出力する入出力端子と、ドレインが第１の電源に、ゲー
トが前記ブーツストラップ回路の出力端に、ソースが出
力端子に、それぞれ接続された第一のトランジスタと、
ソースが前記出力端子に、ドレインが第２の電源に接続
され、ゲートがインバータを介して第２の入力端子に接
続された第２のトランジスタと、ドレインがブートスト
ラップ回路の出力端に、ソースが出力端子に、ゲートが
第２の電源に接続された第３のトランジスタを有する二
値信号の出力回路において、 前記第３のトランジスタのソースとブートストラップと
の間に介在し、ドレインがブートストラップ回路の出力
端に、ソースが第３のトランジスタのドレインに、ゲー
トが第２の電源に接続された第４のトランジスタと、 ドレインが第１の電源に、ソースが第３のトランジスタ
のドレインに、ゲートがブートストラップ回路の出力端
に接続された第５のトランジスタを有することを特徴と
する出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5250272A JP2570984B2 (ja) | 1993-10-06 | 1993-10-06 | 出力回路 |
| EP94115671A EP0647944B1 (en) | 1993-10-06 | 1994-10-05 | Output circuit for multibit-outputting memory circuit |
| US08/318,087 US5467054A (en) | 1993-10-06 | 1994-10-05 | Output circuit for multibit-outputting memory circuit |
| DE69415759T DE69415759T2 (de) | 1993-10-06 | 1994-10-05 | Ausgangschaltung für Speicherschaltung mit mehreren Bits |
| KR1019940025524A KR0135477B1 (ko) | 1993-10-06 | 1994-10-06 | 다(多)비트 출력 메모리 회로용 출력 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5250272A JP2570984B2 (ja) | 1993-10-06 | 1993-10-06 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106933A true JPH07106933A (ja) | 1995-04-21 |
| JP2570984B2 JP2570984B2 (ja) | 1997-01-16 |
Family
ID=17205433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5250272A Expired - Lifetime JP2570984B2 (ja) | 1993-10-06 | 1993-10-06 | 出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5467054A (ja) |
| EP (1) | EP0647944B1 (ja) |
| JP (1) | JP2570984B2 (ja) |
| KR (1) | KR0135477B1 (ja) |
| DE (1) | DE69415759T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007221789A (ja) * | 2006-02-13 | 2007-08-30 | Samsung Electronics Co Ltd | 回路、及び、半導体装置の動作方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0154157B1 (ko) * | 1994-04-29 | 1998-12-15 | 김주용 | 반도체 소자의 부스트랩 회로 |
| EP0821362B1 (en) | 1996-07-24 | 2004-05-26 | STMicroelectronics S.r.l. | Output stage for a memory device and for low voltage applications |
| US6066977A (en) * | 1998-05-21 | 2000-05-23 | Lattice Semiconductor Corporation | Programmable output voltage levels |
| KR20010111787A (ko) * | 2000-06-13 | 2001-12-20 | 유인균 | 프리캐스트 콘크리트 기둥용 거푸집 및 이를 이용한기둥시공방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166726A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Output circuit for boosted signal |
| JPS594223A (ja) * | 1982-06-30 | 1984-01-11 | Fujitsu Ltd | クロツク発生回路 |
| US4698789A (en) * | 1984-11-30 | 1987-10-06 | Kabushiki Kaisha Toshiba | MOS semiconductor device |
| JP2541317B2 (ja) * | 1988-11-25 | 1996-10-09 | 三菱電機株式会社 | 半導体装置のための出力回路 |
| JPH0812754B2 (ja) * | 1990-08-20 | 1996-02-07 | 富士通株式会社 | 昇圧回路 |
| US5323067A (en) * | 1993-04-14 | 1994-06-21 | National Semiconductor Corporation | Self-disabling power-up detection circuit |
-
1993
- 1993-10-06 JP JP5250272A patent/JP2570984B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-05 DE DE69415759T patent/DE69415759T2/de not_active Expired - Lifetime
- 1994-10-05 US US08/318,087 patent/US5467054A/en not_active Expired - Lifetime
- 1994-10-05 EP EP94115671A patent/EP0647944B1/en not_active Expired - Lifetime
- 1994-10-06 KR KR1019940025524A patent/KR0135477B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007221789A (ja) * | 2006-02-13 | 2007-08-30 | Samsung Electronics Co Ltd | 回路、及び、半導体装置の動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69415759D1 (de) | 1999-02-18 |
| KR950012459A (ko) | 1995-05-16 |
| EP0647944A2 (en) | 1995-04-12 |
| JP2570984B2 (ja) | 1997-01-16 |
| US5467054A (en) | 1995-11-14 |
| KR0135477B1 (ko) | 1998-04-25 |
| DE69415759T2 (de) | 1999-07-29 |
| EP0647944B1 (en) | 1999-01-07 |
| EP0647944A3 (en) | 1995-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0399240B1 (en) | Semiconductor memory device | |
| US4972100A (en) | Data output buffer circuit for byte-wide memory | |
| TW200505019A (en) | Semiconductor device, and display device and electronic device utilizing the same | |
| KR860000659A (ko) | M0s 스태틱형 ram | |
| US4988894A (en) | Power supply switching circuit | |
| US4490632A (en) | Noninverting amplifier circuit for one propagation delay complex logic gates | |
| US4027174A (en) | Dynamic decoder circuit | |
| US4549102A (en) | Driver circuit having a bootstrap buffer circuit | |
| JPH07106933A (ja) | 出力回路 | |
| US4568844A (en) | Field effect transistor inverter-level shifter circuitry | |
| KR930009150B1 (ko) | 반도체 회로장치 | |
| KR940026953A (ko) | 반도체 메모리 장치 | |
| US6396740B1 (en) | Reference cell circuit for split gate flash memory | |
| JP3423693B2 (ja) | ３つの異なる電位を有する出力信号を発生させるデコーダ素子およびこのデコーダ素子の作動方法 | |
| JP3505149B2 (ja) | ３つの異なった電位を有する出力信号を生成するためのデコーダエレメント | |
| JP2758735B2 (ja) | 論理回路 | |
| JPH05288782A (ja) | 高電位検知回路 | |
| JP3197765B2 (ja) | 半導体装置 | |
| KR930000822B1 (ko) | 전위검지회로 | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JPS5970022A (ja) | ダイナミツク型半導体装置 | |
| KR19990003762A (ko) | 반도체 메모리 소자의 워드라인 누설전류 제어장치 | |
| KR920007259B1 (ko) | 고전압 제너레이터의 클램핑회로 | |
| JP2884895B2 (ja) | 電圧検知回路 | |
| JPS6040599A (ja) | メモリ書き込み回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121024 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131024 Year of fee payment: 17 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |