JP2002526953A - ３つの異なる電位を有する出力信号を発生させるデコーダ素子およびこのデコーダ素子の作動方法 - Google Patents

３つの異なる電位を有する出力信号を発生させるデコーダ素子およびこのデコーダ素子の作動方法

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Abstract

(57)【要約】 デコーダ素子（ＤＥ）は１つの出力側（ＷＬｉ）を有し、この出力側（ＷＬｉ）で３つの異なる電位（−２Ｖ，０Ｖ，４Ｖ）を発生させる。出力信号の発生は、デコーダ素子（ＤＥ）の端子（１，２，３）のおける入力信号に依存して行われる。

Description

【発明の詳細な説明】
【０００１】 本発明は、３つの異なる電位を有する出力信号を発生させるデコーダ素子およ
びこのデコーダ素子の作動方法に関する。
【０００２】 本発明の課題は、出力側において、デコーダ素子の入力信号に依存して３つの
異なる電位をとることのできる出力信号を発生させるデコーダ素子を提供するこ
とである。
【０００３】 この課題は、請求項１によるデコーダ素子によって解決される。その第３の端
子が互いに接続されているこの種の２つのデコーダ素子により、１つのデコーダ
回路を有利に実現することができる。
【０００４】 請求項５による作動方法により、有利には出力信号の電位のうちの１つが発生
される。
【０００５】 続いて、本発明を図を参照してより詳細に説明する。
【０００６】 図１は、デコーダ素子の実施例を示す。
【０００７】 図２は、図１の２つのデコーダ素子を有するデコーダ回路の実施例を示す。
【０００８】 図３は、デコーダ素子のうちの１つの出力側における電位とその入力側の電位
との依存関係を示す。
【０００９】 図１は、本発明によるデコーダ素子ＤＥを示している。第１の端子１と出力側
ＷＬ０との間に、ｐ型のトランジスタＴ１とｎ型の第２のトランジスタＴ２とか
ら成る直列回路が配置されている。第２のトランジスタＴ２のゲートはアース（
０Ｖ）に接続されている。さらに第２の端子２とアースとの間に、ｐ型の第３の
トランジスタＴ３とｎ型の第４のトランジスタＴ４とから成る直列回路が配置さ
れている。第３のトランジスタＴ３および第４のトランジスタＴ４のドレインは
、出力側ＷＬ０に接続されている。第３の端子３は、第３のトランジスタＴ３の
ゲートおよび第４のトランジスタＴ４のゲートに接続されている。さらに第３の
端子３は、ｐ型の第５のトランジスタＴ５を介して、第１のトランジスタＴ１の
ゲートに接続されている。第１のトランジスタＴ１のゲートも、ｎ型の第６のト
ランジスタＴ６を介してアースに接続されている。第５のトランジスタＴ５のゲ
ートと第６のトランジスタＴ６のゲートは、第２の端子２に接続されている。図
１のデコーダ素子ＤＥの機能は、以下の明細書で図３に基づいて説明する。
【００１０】 図３は、図１のデコーダ素子ＤＥの出力側ＷＬ０において、端子１，２，３に
おける電位に依存して、３つの異なる電位、すなわち０Ｖ，−２Ｖ，４Ｖが発生
されるということを示している。出力側ＷＬ０で０Ｖの電位を生じさせるために
、第２の端子と第３の端子には４Ｖが印加され、第１の端子１には−２Ｖまたは
０Ｖが印加される。すると第３のトランジスタＴ３は遮断され、第４のトランジ
スタＴ４は導通する。これにより、出力側ＷＬ０は導通状態のトランジスタＴ４
を介してアースに接続される。第２のトランジスタＴ２のゲートはアースに接続
されているので、このトランジスタは遮断される。第２の端子２での４Ｖは、第
５のトランジスタＴ５も遮断し、第６のトランジスタＴ６を導通状態に切り換え
る。これにより、第６のトランジスタＴ６を介して、第１のトランジスタＴ１の
ゲートがアースされる。第１の端子１における電位は、第１のトランジスタＴ１
のゲート電位より低いかまたは等しいので、このトランジスタも遮断される。
【００１１】 出力側ＷＬ０で−２Ｖの電位を発生させるために、図１のデコーダ素子ＤＥは
まず出力状態に置かれる。この出力状態において、第１の端子１には０Ｖ、第２
の端子２には−２Ｖ、そして第３の端子３には４Ｖが印加される。有利には、事
前に既に第１の端子１には０Ｖ、第２の端子２には４Ｖ、そして第３の端子３に
は４Ｖが印加されている場合には、まず出力側ＷＬ０に０Ｖの電位を発生させる
（図３の表の第１行参照）。そして第２の端子２における電位が４Ｖから−２Ｖ
に変化するときには、まずは出力側ＷＬ０の電位は０Ｖに維持される。というの
も、第３のトランジスタＴ３は今まで通り遮断状態にあり、第４のトランジスタ
Ｔ４も今まで通り導通状態にあるからである。第２の端子における−２Ｖは、第
６のトランジスタＴ６を遮断し、第５のトランジスタＴ５によって第３の端子に
おける４Ｖが第１のトランジスタＴ１のゲートに結合されるように作用する。こ
のため、第１のトランジスタＴ１は引き続き遮断状態に留まる。
【００１２】 第１の時点ｔ１で、第３の端子３における電位は、４Ｖから−２Ｖへの負の信
号エッジを有する。このため、第４のトランジスタＴ４が遮断され、出力側ＷＬ
０はアースから切り離される。第３のトランジスタＴ３はさらに遮断状態に留ま
る。というのも、そのゲート‐ソース電圧が０Ｖだからである。第５のトランジ
スタＴ５は、第３の端子３における電位の下降エッジの間は、まだ導通状態に留
まり、第１のトランジスタＴ１のゲート電位は、まず第３の端子３における電位
とともに低下する。第５のトランジスタＴ５は、そのゲート‐ソース電圧が投入
電圧より低くなってはじめて遮断される。目下の場合では、第５のトランジスタ
Ｔ５の投入電圧は０．７Ｖである。そのため、第１のトランジスタＴ１のゲート
電位は、第３の端子３における電位の負のエッジに従って、第５のトランジスタ
Ｔ５は遮断される前に、−２Ｖ＋０．７Ｖ＝−１．３Ｖまで低下する。
【００１３】 第１の時点ｔ１より後の第２の時点ｔ２において、第１の端子１における電位
は、０Ｖから−２Ｖへの負の信号エッジを有する。この時点で第５のトランジス
タＴ５だけでなく第６のトランジスタＴ６も遮断状態にあるので、第１のトラン
ジスタＴ１のゲート電位は、ここにおいて生起するブートストラップ効果に基づ
いて、第１の端子１における電位とともに低下する。このようにして、第１のト
ランジスタＴ１のゲート電位は、第１の端子１における電位の負の信号エッジが
終了する時点までに、およそ−１．３Ｖ−２Ｖ＝−３．３Ｖの値に到達する（図
３では、下降エッジが無限の急峻度で記入されているが、実際には、この下降す
るエッジは有限の急峻度を有しており、そのため電位は緩慢に変化する。）第１
のトランジスタＴ１のゲートに、少なくともこのトランジスタの投入電圧分だけ
第１の端子の電位より低い電位が印加されるとすぐに、第１のトランジスタＴ１
が導通し、それによって、そのドレインとソースにおける電位が一致する。その
ため、出力側ＷＬ０における電位は、第１の端子１における電位の下降エッジと
同時に、同様に０Ｖから−２Ｖまでの下降エッジを有する。つまり、第２のトラ
ンジスタＴ２は、導通状態にある第１のトランジスタＴ１のドレインにおける負
の電位を出力側ＷＬ０に接続する。というのも、第２のトランジスタＴ２のゲー
トはアースに接続されているからである。出力側ＷＬ０における下降エッジは、
ほぼ第２の時点ｔ２で始まる。
【００１４】 最後に４Ｖの第３の電位を出力側ＷＬ０で発生させるために、第１の端子１に
は−２Ｖまたは０Ｖが、第２の端子には４Ｖが、そして第３の端子３には−２Ｖ
が印加される（図３の表の最後の行参照）。第２の端子３における４Ｖにより、
第５のトランジスタＴ５は遮断され、第６のトランジスタＴ６は、第１のトラン
ジスタＴ１のゲートをアースに接続する。これによって、第１のトランジスタＴ
１は確実に遮断される。第３の端子３における−２Ｖは、第４のトランジスタＴ
４を遮断し、第３のトランジスタＴ３を導通させるように作用する。これによっ
て、第２の端子２の４Ｖは出力側ＷＬ０に印加される。
【００１５】 図２は、デコーダ装置を示している。このデコーダ装置では、それぞれ２つの
デコーダ回路ＤＳが示されており、これらデコーダ回路ＤＳのそれぞれは、図１
に示されたようなデコーダ素子を２つ有している。図２の各デコーダ回路ＤＳの
上側のデコーダ素子ＤＥの第１の端子１には、共通の第１の信号Ｒ０が供給され
、第２の端子２には、共通の第２の信号ＤＲＶ０が供給される。デコーダ回路Ｄ
Ｓの下側のデコーダ素子ＤＥの第１の端子１には、共通の第１の信号Ｒ１が供給
され、第２の端子２には共通の第２の信号ＤＲＶ１が供給される。各デコーダ回
路ＤＳの第３の端子３は互いに接続されている。これら第３の端子３には、デコ
ーダ回路ＤＳごとに１つの別個の第３の信号ＤＥＣ０，ＤＥＣ１が供給される。
デコーダ回路ＤＳの第１の信号Ｒ０，Ｒ１、第２の信号ＤＲＶ０，ＤＲＶ１およ
び第３の信号ＤＥＣ０，ＤＥＣ１は、出力側ＷＬｉにおいて所望の出力電位を発
生させるために、図３に示された電位ないし電位経過を示す。
【００１６】 明らかに、図２のデコーダ装置は、問題なくさらなるデコーダ回路ＤＳを補完
することができる。その際には、デコーダ回路ごとに１つの別個の第３の信号Ｄ
ＥＣｉが必要なだけである。このようにして、任意の個数の出力側ＷＬｉを有す
るデコーダ回路を得ることができる。上記デコーダ回路ＤＳのうちの１つの第３
の出力側に恒常的に４Ｖが印加されると、このデコーダ回路は非活動化され、こ
れによって出力側ＷＬｉには定常的に０Ｖが印加される。これに対して、デコー
ダ回路ＤＳの第３の端子３における電位が、４Ｖから−２Ｖの負のエッジを有す
ると、第１の端子１および第２の端子２における電位経過の選択によって、出力
側ＷＬｉのうちどの出力側に−２Ｖを印加し、どの出力側に４Ｖを印加すべきか
を決定することができる。
【００１７】 図２に示されているデコーダ装置は、例えば集積化されたメモリのワードライ
ンデコーダの構成要素として適している。ワードラインデコーダでは、デコーダ
素子ＤＥの出力側ＷＬｉはぞれぞれワードラインに接続されており、第１の信号
Ｒ０，Ｒ１、第２の信号ＤＲＶ０，ＤＲＶ１および第３の信号ＤＥＣ０，ＤＥＣ
１の電位は、メモリに供給されるワードラインアドレスに依存して変化する。
【図面の簡単な説明】
【図１】 デコーダ素子の実施例を示す。
【図２】 図１の２つのデコーダ素子を有するデコーダ回路の実施例を示す。
【図３】 デコーダ素子のうちの１つの出力側における電位とその入力側の電位との依存
関係を示す。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年９月５日（２０００．９．５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゾルタン マンヨーキ ドイツ連邦共和国 ミュンヘン テレーゼ −ギーゼ−アレー 53 (72)発明者 トーマス ベーム ドイツ連邦共和国 ツォルネディング ヘ ルツォーク−ハインリヒ−ヴェーク ５ (72)発明者 エルンスト ノイホールト オーストリア国 グラーツ ドクトル エ ンペルガーヴェーク 28 (72)発明者 ゲオルク ブラウン ドイツ連邦共和国 ミュンヘン テレジー エンヘーエ ６ ベー Ｆターム(参考） 5J042 BA13 CA07 DA04 5J064 AA02 CA01 CB07 CC04

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ３つの異なる電位（−２Ｖ，０Ｖ，４Ｖ）を有する出力信号
    を出力側（ＷＬｉ）で発生させるデコーダ素子であって、 前記第２の電位（０Ｖ）は、前記第１の電位（−２Ｖ）と前記第３の電位（４
    Ｖ）との間にある形式のものにおいて、 第１の端子（１）を有し、該第１の端子（１）は、第１の伝導形の第１のトラ
    ンジスタ（Ｔ１）および第２の伝導形の第２のトランジスタ（Ｔ２）を介して、
    前記出力側（ＷＬｉ）に接続されており、前記第２のトランジスタ（Ｔ２）の制
    御端子は前記第２の電位（０Ｖ）に接続されており、 第２の端子（２）を有し、該第２の端子（２）は、第１の伝導形の第３のトラ
    ンジスタ（Ｔ３）を介して、前記出力側（ＷＬｉ）に接続されており、 前記出力側（ＷＬｉ）は、第２の伝導形の第４のトランジスタ（Ｔ４）を介し
    て、前記第２の電位（０Ｖ）に接続されており、 第３の端子（３）を有し、該第３の端子（３）は、前記第３（Ｔ３）および第
    ４（Ｔ４）のトランジスタの制御端子に接続されており、第１の伝導形の第５の
    トランジスタ（Ｔ５）を介して、前記第１のトランジスタ（Ｔ１）の制御端子に
    接続されており、 第２の伝導形の第６のトランジスタ（Ｔ６）を有し、該第６のトランジスタ（
    Ｔ６）を介して、前記第１のトランジスタ（Ｔ１）の制御端子は前記第２の電位
    （０Ｖ）に接続されており、 前記第２の端子（２）は、前記第５（Ｔ５）および第６（Ｔ６）のトランジス
    タの制御端子に接続されていることを特徴とするデコーダ素子。
  2. 【請求項２】 前記第２の電位（０Ｖ）を有する出力信号を発生させるため
    に、前記第１の端子（１）に前記第１（−２Ｖ）または第２（０Ｖ）の電位が印
    加され、前記第２の端子（２）および第３の端子（３）には前記第３の電位（４
    Ｖ）が印加される、請求項１記載のデコーダ素子。
  3. 【請求項３】 前記第３の電位（４Ｖ）を有する出力信号を発生させるため
    に、前記第１の端子（１）に前記第１（−２Ｖ）または第２（０Ｖ）の電位が印
    加され、前記第２の端子（２）には前記第３の電位（４Ｖ）が印加され、第３の
    端子（３）には前記第１の電位（−２Ｖ）が印加される、請求項１記載のデコー
    ダ素子。
  4. 【請求項４】 請求項１または２に記載の２つのデコーダ素子（ＤＥ）を有
    し、 前記デコーダ素子の第３の端子（３）が互いに接続されていることを特徴とす
    るデコーダ回路（ＤＣ）。
  5. 【請求項５】 請求項１に記載のデコーダ素子の作動方法において、 前記第１の電位（−２Ｖ）を有する出力信号を発生させるために、まず前記第
    ２の端子（２）に前記第１の電位（−２Ｖ）を印加し、 続いて前記第３の端子（３）に、前記第３（４Ｖ）から第１（−２Ｖ）の電位
    まで変化する電位を供給し、 そのあと、前記第１の端子（１）に、前記第２（０Ｖ）から第１（−２Ｖ）の
    電位まで変化する電位を供給することを特徴とする作動方法。
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