JP2000165227A - 論理出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 常導通型ＦＥＴを使用する論理出力回路にあ
って、単一電源の下でも、温度変化や製造ばらつきの影
響を少なくしつつ、ＴＴＬを確実に動作させられるよう
なハイレベルとロウレベルを出力する。 【解決手段】 ハイまたはロウの入力信号がゲートに与
えられる第１の常導通型ＦＥＴと、この第１のＦＥＴの
ソースとロウレベル側基準電位の間に直列に介在すると
ともに、第１のＦＥＴのゲート入力信号と同相の入力信
号がゲートに与えられる第２の常導通型ＦＥＴと、第１
のＦＥＴのドレイン電圧と同極性の固定電圧がドレイン
に印加され、かつソースが第１の電解効果トランジスタ
のソースに共通接続されるとともに、第１のＦＥＴのゲ
ート入力信号と逆相の入力信号がゲートに与えられる第
３の常導通型ＦＥＴとを有し、第１のＦＥＴのドレイン
からハイまたはロウの２値論理出力を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理出力回路、さ
らには常時導通（ノーマリーオン）型のＦＥＴ（電界効
果トランジスタ）を用いて、ＴＴＬ（Ｔransistor Ｔra
nsistor Ｌogic）の駆動が可能な論理出力回路に適用し
て有効な技術に関するものであって、たとえばＧａＡｓ
ショットキーゲートＦＥＴに代表されるＭＥＳＦＥＴ
（ＭＥtal Ｓemiconductor ＦＥＴ）を用いた論理出力
回路に利用して有効な技術に関するものである。

【０００２】

【従来の技術】ＧａＡｓショットキーゲートＦＥＴなど
のＭＥＳＦＥＴは、ＭＯＳ（ＭetalＯxide Ｓemiconduc
tor）ＦＥＴに比べて、高周波特性が非常にすぐれてい
るといった利点を有する（森崎弘著「改訂 電子デバイ
ス入門」技術評論社発行１１６，１１７ページ）。しか
し、このＭＥＳＦＥＴは、ドレイン電圧に対して逆極性
のゲート電圧を与えたときにはじめてオフとなる常導通
型であって、これをオン／オフ動作させてＴＴＬレベル
の２値論理出力を生成させるためには、ハイとロウの２
値論理レベルを生成するための正電圧電源のほかに、逆
極性のゲート電圧を与えるための負電圧電源が必要とな
る。つまり、正負両極性の電源が必要になる。しかし、
正負両極性の電源を使うことは、電源そのものの構成が
複雑になることに加えて、電源端子数および配線数の増
大といった多くの不利をともなう。

【０００３】そこで、本発明者は、図２に示すように、
ＭＥＳＦＥＴのソースとロウレベル側基準電位の間に自
己バイアス回路を挿入する方式を検討した。

【０００４】図２は、本発明に先立って検討した論理出
力回路の構成例を示す。

【０００５】同図において、７はドレイン負荷抵抗、８
は２値論理出力端子、９は正電源電位、１０はロウレベ
ル側基準電位（共通接地電位＝０Ｖ）、１１は２値論理
入力端子、１２は常導通型のＧａＡｓショットキーゲー
トＦＥＴ、１３はダイオードをそれぞれ示す。

【０００６】ＦＥＴ１２は、ドレインが負荷抵抗７を直
列に介してハイ側の正電源電位９に接続されるととも
に、ソースがダイオード１３の順方向を直列に介してロ
ウ側の基準電位（０Ｖ）１０に接続されることにより、
ソース接地型のインバータ回路を形成する。

【０００７】この回路にて、入力端子１１に正電源電位
付近のハイレベルを与えると、ＦＥＴ１２のゲートに
は、ソース電位に対して、しきい値を越える正電圧が印
加される。これにより、ＦＥＴ１２がオン状態となって
出力端子８がロウ駆動される。

【０００８】入力端子１１に基準電位（０Ｖ）付近のロ
ウレベルを与えると、ＦＥＴ１２のゲートには、ソース
電位に対して、ダイオード１３の順方向電圧に相当する
負電圧が印加される。これにより、ＦＥＴ１２がオフ状
態となって出力端子８がハイ駆動される。

【０００９】ダイオード１３には、ＦＥＴ１２がオン状
態のときはオン電流が流れ、オフ状態のときはサブスレ
ッショルド電流（sub-threshold current）が流れる。
サブスレッショルド電流は、しきい値以下のゲート電圧
で流れる電流、すなわちＦＥＴがオフのときでも流れる
一種のリーク電流であって、この電流により、ダイオー
ド１３には、ＦＥＴ１２がオンまたはオフのいずれの状
態のときにも順方向電圧が生じる。この順方向電圧がＦ
ＥＴ１２のソース電位を押し上げることにより、ゲート
がソース電位に対して負電位にバイアスされる。

【００１０】このように、ダイオード１３の順方向電圧
を利用した自己バイアス回路を形成することにより、常
導通型のＦＥＴ１２を単一電源下でもオン／オフ動作さ
せることができる。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。

【００１２】すなわち、上述した論理出力回路では、Ｆ
ＥＴ１２のソースと基準電位間にダイオード１３が直列
に介在しているため、ＦＥＴ１２のオンによるロウレベ
ル出力には、そのダイオード１３の順方向電圧が加算さ
れてしまう。しかも、そのダイオード１３の順方向電圧
には大きな温度依存性がある。このため、ＦＥＴ１２を
オンさせても、出力端子８を十分なロウレベルまで確実
に下げることができないという問題が生じる。

【００１３】ダイオードの順方向電圧は０．６Ｖ〜０．
８Ｖくらいあり、他方、標準ロジックと言われるＴＴＬ
はロウレベル入力として０．８Ｖ以下を要求する。した
がって、上述した論理出力回路では、ＴＴＬを確実に動
作させられるだけのロウレベルを得ることが難しい。

【００１４】また、ＦＥＴ１２をオフさせて出力端子８
をハイ駆動する場合は、ダイオード１３の順方向電流の
温度変化と、ＦＥＴのしきい値電圧およびサブスレッシ
ョルド電流の製造ばらつきにより、所定のハイレベル出
力を再現性良く得ることが難しく、さらに、このことが
ＩＣ（集積回路）の製造歩留まりを悪くする、という問
題も生じる。

【００１５】本発明の目的は、常導通型ＦＥＴを使用す
る論理出力回路にあって、単一電源の下でも、温度変化
や製造ばらつきの影響を少なくしつつ、ＴＴＬを確実に
動作させられるようなハイレベルとロウレベルの生成を
可能にする、という技術を提供することにある。

【００１６】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１８】すなわち、第１の手段は、ドレイン電圧に
対して逆極性のゲート電圧を与えたときにオフとなる常
導通型電界効果トランジスタを使用し、この電界効果ト
ランジスタを正または負のいずれか一方の極性の単一電
源下でオン／オフ動作させることにより、その電界効果
トランジスタのドレインからハイまたはロウの２値論理
出力を得る論理出力回路にあって、ドレインが負荷回路
を直列に介して電源電位に接続されるとともに、ハイま
たはロウの入力信号がゲートに与えられる第１の常導通
型電界効果トランジスタと、この第１の電界効果トラン
ジスタのソースとロウレベル側基準電位の間に直列に介
在するとともに、第１の電界効果トランジスタのゲート
入力信号と同相の入力信号がゲートに与えられる第２の
常導通型電界効果トランジスタと、第１の電界効果トラ
ンジスタのドレイン電圧と同極性の固定電圧がドレイン
に印加され、かつソースが第１の電界効果トランジスタ
のソースに共通接続されるとともに、第１の電界効果ト
ランジスタのゲート入力信号と逆相の入力信号がゲート
に与えられる第３の常導通型電界効果トランジスタとを
有し、第１の電界効果トランジスタのドレインからハイ
またはロウの２値論理出力を得るというものである（第
１発明）。

【００１９】第２の手段は、常導通型電界効果トランジ
スタとしてＧａＡｓショットキーゲート電界効果トラン
ジスタを用いるというものである（第２発明）。

【００２０】第３の手段は、第１の電界効果トランジス
タのゲート入力信号のハイレベルを第２の電界効果トラ
ンジスタのゲート入力信号のそれよりも電源電位側へシ
フトさせるレベルシフト回路を備えるというものである
（第３発明）。

【００２１】第４の手段は、第３の電界効果トランジス
タのソースにダイオードを順方向に直列に介在させると
いうものである（第４発明）。

【００２２】上述した手段によれば、ハイレベル出力時
には常導通型ＦＥＴを確実にオフさせることができるゲ
ートバイアス状態を自己バイアス回路によって形成する
ことができるとともに、ロウレベル出力時には上記自己
バイアス回路によるロウレベル出力電圧の上昇を最小限
に下げることができる。

【００２３】これにより、常導通型ＦＥＴを使用する論
理出力回路にあって、単一電源の下でも、温度変化や製
造ばらつきの影響を少なくしつつ、ＴＴＬを確実に動作
させられるようなハイレベルとロウレベルの生成を可能
にするという目的が達成される。

【００２４】

【発明の実施の形態】以下、本発明の好適な実施態様を
図面を参照しながら説明する。

【００２５】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。

【００２６】図１は本発明の技術が適用された論理出力
回路の第１の実施態様を示す。

【００２７】同図に示す論理出力回路１００は、第１〜
第３の３つのＭＥＳＦＥＴ（５，６，４）を用いて構成
されている。

【００２８】第１のＭＥＳＦＥＴ５は、ドレインが負荷
抵抗７を直列に介してハイレベル側正電源電位９に接続
されるとともに、ハイまたはロウの入力信号が入力端子
２からゲートに与えられる。

【００２９】第２のＭＥＳＦＥＴ６は、第１のＭＥＳＦ
ＥＴ５のソースとロウレベル側基準電位（０Ｖ）１０の
間に直列に介在するとともに、第１のＭＥＳＦＥＴ５の
ゲート入力信号と同相の入力信号が入力端子３からゲー
トに与えられる。

【００３０】第３のＭＥＳＦＥＴ７は、第１のＭＥＳＦ
ＥＴ５のドレイン電圧と同極性の正電源電圧（９）がド
レインに印加され、かつソースが第１のＭＥＳＦＥＴ５
のソースに共通接続されるとともに、第１のＭＥＳＦＥ
Ｔ５のゲート入力信号と逆相の入力信号が入力端子１か
らゲートに与えられる。

【００３１】ＭＥＳＦＥＴ（５，６，４）はそれぞれＧ
ａＡｓショットキーゲートＦＥＴであって、ゲート電圧
をドレイン電圧に対して逆極性にしたとき、つまりゲー
トをソースよりも負側にバイアスしたときにオフとなる
常導通型ＦＥＴである。各ＦＥＴ（５，６，４）のゲー
トにそれぞれ印加される入力信号（２，３，１）は、共
通入力信号をあらかじめレベルシフトおよび位相反転す
ることにより生成することができる。

【００３２】次に、動作について説明する。

【００３３】図１において、出力端子８をハイレベルに
駆動する場合は、第１および第２のＦＥＴ５，６のゲー
トにそれぞれ０Ｖ付近のロウレベルを与えるとともに、
第３のＦＥＴ４のゲートに正電源電位９に近いハイレベ
ルを与える。

【００３４】この場合、第２のＦＥＴ６は、ソース電位
が０Ｖ付近のロウレベル基準電位に接続されているの
で、ゲートにロウレベルが与えられても、ソースに対す
るゲート電位は０Ｖ以下にならない。このため、ＦＥＴ
６は、ゲートにハイレベルが与えられた場合に比べれば
通電量の少ない低コンダクタンス状態にはなるが、オフ
状態までにはいたらず、オン状態をとり続ける。

【００３５】他方、第３のＦＥＴ４は、ゲートにハイレ
ベルが与えられることにより、高コンダクタンス状態で
オンさせられて、第２のＦＥＴ６に電流を供給する。こ
の第３のＦＥＴ４からの供給電流により、第２のＦＥＴ
６に一定のドレイン・ソース間電圧が生じる。この第２
のＦＥＴ６のドレイン・ソース間電圧により、第１のＦ
ＥＴ５のソース電位は正側へ持ち上げられる。これによ
り、ゲートに０Ｖ付近のロウレベルが与えられた第１の
ＦＥＴ５は、ゲートがソースよりも負側にバイアスされ
てオフ状態となる。この第１のＦＥＴ５のオフにより、
出力端子８はハイレベルに駆動される。

【００３６】出力端子８をロウレベルに駆動する場合
は、上記の場合とは反対に、第１および第２のＦＥＴ
５，６のゲートにそれぞれ正電源電位９に近いハイレベ
ルを与えるとともに、第３のＦＥＴ４のゲートにロウレ
ベルを与える。この場合、第１のＦＥＴ５と第２のＦＥ
Ｔ６はそれぞれ、正電源電位９に近いハイレベルがゲー
トに与えられることにより、高コンダクタンス状態でオ
ンさせられる。これにより、出力端子８は基準電位側へ
引き下げられる。

【００３７】他方、ゲートに０Ｖ付近のロウレベルが与
えられた第３のＦＥＴ４は、第２のＦＥＴ６にて生じる
ドレイン・ソース間電圧でゲートがソースよりも負側に
バイアスされることにより、オフ状態となる。

【００３８】以上のように、上述した論理出力回路で
は、第１，第２のＦＥＴ５，６の各ゲートにロウレベル
を与えるとともに、第３のＦＥＴ４のゲートにハイレベ
ル与えることで、第１のＦＥＴ５をオフさせることがで
き、これにより出力端子８をハイ駆動することができ
る。

【００３９】また、上述した論理出力回路では、第１，
第２のＦＥＴ５，６の各ゲートにハイレベルを与えると
ともに、第３のＦＥＴ４のゲートにロウレベル与えるこ
とで、第１のＦＥＴ５をオンさせることができ、これに
より出力端子８をハイ駆動することができる。

【００４０】ハイレベル出力時、第１のＦＥＴ５のゲー
トは、第２のＦＥＴ６のドレイン・ソース間電圧によっ
てオフレベルにバイアスされるが、そのドレイン・ソー
ス間電圧は、高コンダクタンス状態でオンさせられた第
３のＦＥＴ４から、低コンダクタンス状態でオンさせら
れた第２のＦＥＴ６に供給される電流によって生じる。
これにより、第１のＦＥＴ５がオフ状態にあっても、第
２のＦＥＴ６に一定レベルのドレイン・ソース電圧を発
生させて、第１のＦＥＴ５のゲートを確実なオフレベル
にバイアスさせることができる。

【００４１】ロウレベル出力時、第２のＦＥＴ６に生じ
るドレイン・ソース間電圧が第１のＦＥＴ５のゲートを
負方向にバイアスするが、両ＦＥＴ５，６はそれぞれゲ
ートにハイレベルを与えられることにより、出力端子８
をロウ駆動するのに十分な高コンダクタンス状態でオン
させられる。これにより、出力端子８を確実にロウ駆動
することができる。

【００４２】さらに、上述した論理出力回路では、各Ｆ
ＥＴ５，６，４のしきい値電圧に製造ばらつきや温度に
よる変動が生じても、その変動をＦＥＴ間で相殺する自
己補正効果も得られる。

【００４３】すなわち、出力端子８をハイ駆動する場合
に、第１のＦＥＴ５のゲートは、第２のＦＥＴ６に生じ
るドレイン・ソース間電圧によってオフレベルにバイア
スされる。したがって、その第２のＦＥＴ６のしきい値
電圧が変動すれば、上記ドレイン・ソース間電圧も変動
して、第１のＦＥＴ５のゲートバイアス条件が変動する
ことになるが、第３のＦＥＴ４のしきい値電圧が第２の
ＦＥＴ６と同じ変動要因を受けて低くなることにより、
第２のＦＥＴ６への供給電流が増大して上記ドレイン・
ソース間電圧をＶｔｈの変動分より高くするように作用
する。この作用により、第２のＦＥＴ６のドレイン・ソ
ース間電圧は、製造ばらつきや温度変化などの変動要因
に応じて変化し、出力端子８のハイ駆動を確実かつ安定
に行わせることができる。

【００４４】図３は本発明の第２の実施態様を示す。

【００４５】同図に示すのは、図１の論理出力回路に前
段入力回路を含めたものであって、論理出力回路１００
に入力信号を与える手段として、差動増幅回路３３とレ
ベルシフト回路３６が設けられている。

【００４６】差動増幅回路３３は一対の入力端子３１，
３２に与えられる差動入力信号を増幅する。入力端子３
１，３２には、電源電位９と基準電位１０のほぼ中間の
直流レベルを有する信号が入力される。差動増幅回路３
３で増幅された信号は正相と逆相に分けて出力され、正
相信号は端子３５に、逆相信号は端子３４にそれぞれ出
力される。

【００４７】レベルシフト回路３６は、差動増幅回路３
３から出力される正相信号（３５）と逆相信号（３４）
をレベルシフト処理することで、互いにレベル差のある
第１，第２の入力信号（２，３）と、第１および第２の
入力信号（２，３）に対して逆相となる第３の入力信号
（１）を生成し、これらを論理出力回路１００をなすＭ
ＥＳＦＥＴ５，６，４の各ゲートに与える。

【００４８】この場合、レベルシフト回路３６は、第１
のＦＥＴ５のゲート入力信号（２）のハイレベルを、第
２のＦＥＴ６のゲート入力信号（３）のハイレベルに対
して、電源電位９側へシフトさせる。これにより、ロウ
レベル出力時において、第１のＦＥＴ５のゲートに与え
られるハイレベルが、第２のＦＥＴ６のドレイン・ソー
ス間電圧による負バイアスによって低減されてしまうこ
とを、確実に回避させることができる。つまり、第１の
ＦＥＴ５を、出力端子８を確実にロウ駆動するのに十分
な高コンダクタンス状態でオンさせることができる。

【００４９】図４は本発明の第３の実施態様であって、
図３に示した回路の具体的な構成例を示す。

【００５０】同図において、波線の右側部分は図１に示
した論理出力回路１００を示す。また、波線の左側部分
は、図２に示した差動増幅回路３３とレベルシフト回路
３６を示す。

【００５１】差動入力信号（３１，３２）は、ＦＥＴ４
１，４２と抵抗４３，４４を介して、ダイオード４５〜
４８、抵抗４９，５０，５４，５６に導かれる。

【００５２】このとき、正相側の信号（３２）は、ダイ
オード４７，４８および抵抗５０，５６にてレベルシフ
トされるとともに、抵抗５０にて所定のレベル差を有す
る２つの信号に分割される。高レベル側の信号は、論理
出力回路１００のＦＥＴ５に第１の入力信号（２）とし
て入力される。低レベル側の信号は、論理出力回路１０
０のＦＥＴ６に第２の入力信号（３）として入力され
る。

【００５３】逆相側の信号（３１）は、ダイオード４
５，４６および抵抗４９，５４にてレベルシフトされた
のち、論理出力回路１００のＦＥＴ４に第３の入力信号
（１）として入力される。

【００５４】図５は本発明の第４の実施態様であって、
図３に示した回路のさらに具体的な構成例を示す。

【００５５】同図において、差動増幅回路３３は、ＭＥ
ＳＦＥＴ７４，７５，７８と抵抗６１〜６３，７８で形
成される。ＦＥＴ７４と７５は、各ドレインが個別の負
荷抵抗６２，６３および共通負荷抵抗６１を介して電源
電位９に接続されるとともに、ソース同士が共通接続さ
れてソース結合型の差動増幅回路を形成する。ＦＥＴ７
７は、ソースが負荷抵抗７８を介して基準電位１０に接
続されるとともに、ゲートに一定の制御電圧７７が与え
られることにより、ＦＥＴ７４と７５から一定の共通ソ
ース電流を流す定電流回路を形成する。この差動増幅回
路３３の出力はＦＥＴ７４と７５のドレインから取り出
される。６４，６５はその出力端子を示す。

【００５６】レベルシフト回路３６は、ＭＥＳＦＥＴ６
６，６７，８０，８２、ダイオード６８〜７３、抵抗８
１〜８５で形成されている。

【００５７】ＦＥＴ６６は、差動増幅回路３３の出力端
子６４から逆相信号をゲートに受けてソースから出力す
るソースフォロワ回路を形成する。このＦＥＴ６６のソ
ースフォロワ出力には、ダイオード６８〜７０、ドレイ
ンとゲート間が接続されたＦＥＴ８０、および抵抗８４
が順次直列に接続されていて、上記逆相信号をレベルシ
フトする。このレベルシフトされた逆相信号は、論理出
力回路１００に第３の入力信号（１）として入力され
る。

【００５８】ＦＥＴ６７は、差動増幅回路３３の出力端
子６５から正相信号をゲートに受けてソースから出力す
るソースフォロワ回路を形成する。このＦＥＴ７７のソ
ースフォロワ出力には、ダイオード７１〜７３、抵抗８
１、ＦＥＴ８２、抵抗８４が順次直列に接続されてい
る。

【００５９】ＦＥＴ８２は、ソースが負荷抵抗８４を介
して基準電位１０に接続されるとともに、ゲートに一定
の制御電圧７７が与えられることにより、しきい値変動
や温度変化に応じてＦＥＴ６７のソースから抵抗８３，
８５に流れ込む電流を変化させ、端子２，３の電圧が不
要に上昇するのを防止するように作用する。

【００６０】このレベルシフト回路において、ＦＥＴ６
７、ダイオード７１〜７３、および抵抗８１によってレ
ベルシフトされた正相信号が得られるが、この信号は、
論理出力回路１００に第１の入力信号（２）として入力
される。さらに、両抵抗８３と８５の中間から分圧され
て取り出される信号が、論理出力回路１００に第２の入
力信号（３）として入力される。

【００６１】論理出力回路１００は、基本的には図１に
示したものと同様であるが、ここでは、第３のＦＥＴ４
のソースにダイオード８６が順方向に直列に挿入されて
いる。このダイオード８６は、ロウレベル出力時にＦＥ
Ｔ４を、より確実にオフ状態にするように作用する。こ
れにより、ロウレベル駆動時に第２のＦＥＴ６に流れ込
む電流が低減されて、その第２のＦＥＴ６に生じるドレ
イン・ソース間電圧が小さくなり、この結果、ロウレベ
ル出力電圧を、より確実に下げることができるようにな
るという作用が得られる。

【００６２】図６は、図５に示した回路の特性を示す。

【００６３】同図において、（ａ）は入出力間の伝達特
性図であって、横軸は差動増幅回路３３の正相側入力電
圧（Ｖｉｎ１）を示し、縦軸は論理出力回路１００の出
力電圧（Ｖｏｕｔ）を示す。逆相側入力電圧は、図示を
省略するが、正相側入力電圧に対して相補的に変化す
る。

【００６４】同図（ａ）に示すように、入力電圧（Ｖｉ
ｎ１）に対する出力電圧（Ｖｏｕｔ）の特性は、温度を
−４０℃から＋１５０℃（−４０℃，＋２５℃，＋１０
０℃，＋１５０℃）まで大きく変化させた場合でも、ほ
ぼ一定の特性に揃えることができる。さらに、ハイレベ
ル出力電圧は電源電位（ＶＤＤ＝５．０Ｖ）に等しい５
Ｖまで上げることができ、ロウレベル出力電圧はＴＴＬ
のロウレベル入力（０．８Ｖ以下）よりも低い０．６Ｖ
まで下げることができた。

【００６５】同図（ｂ）は、このときの論理出力回路１
００の各入力端子１，２，３での電圧の変化状態を示
す。（ｂ）に示すように、第１および第２の端子２，３
での電圧と第３の端子１での電圧は互いに相補的に変化
している。

【００６６】なお、同図の特性は、負荷抵抗７の値を２
ｋΩとし、ＭＥＳＦＥＴは全てゲート長２μｍで、ＦＥ
Ｔ４はゲート幅３０μｍ、ＦＥＴ５は同１５０μｍ、Ｆ
ＥＴ６は同６０μｍで作成し、ダイオード８６は金属電
極長が１．４μｍで幅１００μｍのショットキー型を使
用した場合である。このとき、ＦＥＴのしきい値電圧は
＋２５℃で−０．１６Ｖ、温度変化係数は−１．２３ｍ
Ｖ／℃であった。さらに、製造ばらつきを想定して、＋
２５℃でしきい値電圧を−０．３１Ｖおよび−０．０６
Ｖとした場合の各特性もそれぞれ調べたが、この場合
も、同図（ａ）とほぼ同様の特性を得ることができた。

【００６７】図７は本発明の第５の実施態様を示す。

【００６８】同図に示す回路は、０Ｖ付近で変化する論
理入力信号が得られる場合の実施態様であって、入力端
子９１に入力された論理入力信号は、論理出力回路１０
０のＦＥＴ５と６の各ゲートに第１および第２の入力信
号としてそのまま与えられるとともに、ＭＥＳＦＥＴ９
２，９３，９４からなるインバータ回路で論理反転され
たのち、論理出力回路１００のＭＥＳＦＥＴ４のゲート
に第３の入力信号として与えられる。

【００６９】以上説明したように、本願発明の第１の発
明は、ドレイン電圧に対して逆極性のゲート電圧を与え
たときにオフとなる常導通型電界効果トランジスタを使
用し、この電界効果トランジスタを正または負のいずれ
か一方の極性の単一電源下でオン／オフ動作させること
により、その電界効果トランジスタのドレインからハイ
またはロウの２値論理出力を得る論理出力回路であっ
て、ドレインが負荷回路（７）を直列に介して電源電位
（９）に接続されるとともに、ハイまたはロウの入力信
号がゲートに与えられる第１の常導通型電界効果トラン
ジスタ（５）と、この第１の電界効果トランジスタのソ
ースとロウレベル側基準電位（１０）の間に直列に介在
するとともに、第１の電界効果トランジスタのゲート入
力信号と同相の入力信号（２）がゲートに与えられる第
２の常導通型電界効果トランジスタ（６）と、第１の電
界効果トランジスタのドレイン電圧と同極性の固定電圧
（９）がドレインに印加され、かつソースが第１の電界
効果トランジスタのソースに共通接続されるとともに、
第１の電界効果トランジスタのゲート入力信号と逆相の
入力信号がゲートに与えられる第３の常導通型電界効果
トランジスタ（４）とを有し、第１の電界効果トランジ
スタのドレインからハイまたはロウの２値論理出力を得
るというものである。

【００７０】これにより、常導通型ＦＥＴを使用する論
理出力回路にあって、単一電源の下でも、温度変化や製
造ばらつきの影響を少なくしつつ、ＴＴＬを確実に動作
させられるようなハイレベルとロウレベルの生成を可能
にするという目的が達成される。

【００７１】第２の発明は、第１の発明において、常導
通型電界効果トランジスタ（５，６，４）としてＧａＡ
ｓショットキーゲート電界効果トランジスタを用いると
いうものである。

【００７２】これにより、高周波特性にすぐれたＧａＡ
ｓショットキーゲート電界効果トランジスタを使ってＴ
ＴＬ互換の２値論理出力を得ることができる。

【００７３】第３の発明は、第１または第２の発明にお
いて、第１の電界効果トランジスタ（５）のゲート入力
信号のハイレベルを第２の電界効果トランジスタ（６）
のゲート入力信号のそれよりも電源電位（９）側へシフ
トさせるレベルシフト回路（３６）を備えるというもの
である。

【００７４】これにより、出力端子をハイまたはロウに
論理駆動する第１の電界効果トランジスタ（５）のオン
／オフ動作を一層確実に行わせて、より安定かつ確実に
ハイレベル出力およびロウレベル出力を得ることができ
る。

【００７５】第４の発明は、第１から第３のいずれかの
発明において、第３の電界効果トランジスタ（４）のソ
ースにダイオード（８６）を順方向に直列に介在させる
というものである。

【００７６】これにより、ロウレベル出力電圧を、より
確実に下げることができるようになる。

【００７７】以上、本発明者によってなされた発明を実
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００７８】すなわち、電界効果トランジスタとしては
ＭＥＳＦＥＴに限らず、ＨＦＥＴ（Ｈeterostructure
ＦＥＴ），ＨＩＧＦＥＴ（Ｈeterostructure Ｉnsulate
d Ｇate ＦＥＴ）などの化合物半導体電界効果トランジ
スタやＭＯＳＦＥＴを用いても良い。

【００７９】また、本発明の第３の実施例 図４におい
て、出力端子１へは、必ずしも端子２と逆相の入力を行
う必要はなく、例えば、ロウレベルが図４の回路に比べ
０．１３Ｖ程度上昇するが、端子１をＦＥＴ５のソース
に接続して使用することや、１．２Ｖ程度の固定電位に
接続して使用することは可能である。

【００８０】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるＴＴ
Ｌ互換出力を有する論理出力回路に適用した場合につい
て説明したが、それに限定されるものではなく、たとえ
ば通信ネットのラインドライバなどにも適用できる。

【００８１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００８２】すなわち、常導通型ＦＥＴを使用する論理
出力回路にあって、単一電源の下でも、温度変化や製造
ばらつきの影響を少なくしつつ、ＴＴＬを確実に動作さ
せられるようなハイレベルとロウレベルの生成を可能に
する、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の技術が適用された論理出力回路の第１
の実施態様を示す回路図

【図２】本発明に先立って検討した論理出力回路の構成
例を示す回路図

【図３】本発明の第２の実施態様を示す回路図

【図４】図３に示した回路の具体的な構成例を示す回路
図（第３実施態様）

【図５】図３に示した回路のさらに具体的な構成例を示
す回路図（第４実施態様）

【図６】図５に示した回路の特性を示す図

【図７】本発明の第５の実施態様を示す回路図

【符号の説明】

１００ 論理出力回路 １ 入力端子（第３） ２ 入力端子（第１） ３ 入力端子（第２） ４ ＭＥＳＦＥＴ（第３） ５ ＭＥＳＦＥＴ（第１） ６ ＭＥＳＦＥＴ（第２） ７ ドレイン負荷抵抗 ８ 出力端子 ９ 正電源電位 １０ 基準電位 ３３ 差動増幅回路 ３１，３２ 入力端子（差動増幅回路） ３４，３５ 出力端子（差動増幅回路） ３６ レベルシフト回路 ８６ ダイオード

───────────────────────────────────────────────────── フロントページの続き (72)発明者 香山 聡 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 高橋 健 茨城県土浦市木田余町3550番地 日立電線 株式会社アドバンスリサ−チセンタ内 Ｆターム(参考） 5J056 AA04 BB28 BB38 CC00 CC21 CC25 DD14 DD17 DD55 FF10 GG09 KK03

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ドレイン電圧に対して逆極性のゲート電
   圧を与えたときにオフとなる常導通型電界効果トランジ
   スタを使用し、この電界効果トランジスタを正または負
   のいずれか一方の極性の単一電源下でオン／オフ動作さ
   せることにより、その電界効果トランジスタのドレイン
   からハイまたはロウの２値論理出力を得る論理出力回路
   であって、ドレインが負荷回路を直列に介して電源電位
   に接続されるとともに、ハイまたはロウの入力信号がゲ
   ートに与えられる第１の常導通型電界効果トランジスタ
   と、この第１の電界効果トランジスタのソースとロウレ
   ベル側基準電位の間に直列に介在するとともに、第１の
   電界効果トランジスタのゲート入力信号と同相の入力信
   号がゲートに与えられる第２の常導通型電界効果トラン
   ジスタと、第１の電界効果トランジスタのドレイン電圧
   と同極性の固定電圧がドレインに印加され、かつソース
   が第１の電界効果トランジスタのソースに共通接続され
   るとともに、第１の電界効果トランジスタのゲート入力
   信号と逆相の入力信号がゲートに与えられる第３の常導
   通型電界効果トランジスタとを有し、第１の電界効果ト
   ランジスタのドレインからハイまたはロウの２値論理出
   力を得るようにしたことを特徴とする論理出力回路。
2. 【請求項２】 常導通型電界効果トランジスタとしてＧ
   ａＡｓショットキーゲート電界効果トランジスタを用い
   たことを特徴とする請求項１に記載の論理出力回路。
3. 【請求項３】 第１の電界効果トランジスタのゲート入
   力信号のハイレベルを第２の電界効果トランジスタのゲ
   ート入力信号のそれよりも電源電位側へシフトさせるレ
   ベルシフト回路を備えたことを特徴とする請求項１また
   は２に記載の論理出力回路。
4. 【請求項４】 第３の電界効果トランジスタのソースに
   ダイオードを順方向に直列に介在させたことを特徴とす
   る請求項１から３のいずれかに記載の論理出力回路。