TWI740114B - 具有自低電力待機至低頻信號傳輸之快速變換之轉發器 - Google Patents

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Abstract

描述轉發器，其操作以自低電力待機狀態快速變換至一低頻信號傳輸狀態。保留用於高頻信號傳輸之頻寬。

Description

具有自低電力待機至低頻信號傳輸之快速變換之轉發器
隨著行動裝置之資料消耗容量的快速增加，對於高頻寬、緊湊且功率節省之信號調節電路的需要正在增長。為支援高資料容量，信號調節電路必須滿足嚴格的效能規範，如當離開斷電模式時之快速設定、低抖動以及低待機偏壓電流。各種I/O (輸入/輸出)標準之輸送速度的快速增長使得信號調節電路設計之規格變得較苛刻且複雜。
由轉發器執行之信號調節為串列通信系統中之關鍵任務。轉發器使用於大範圍應用中，包括重驅動器以及重定時器。轉發器之一個目的為重新產生信號來提昇高速介面之信號品質。轉發器為解決遍及每一行業以及串列資料協定中之較高資料速率引入的信號完整性挑戰之關鍵技術。
具有功率管理之轉發器通常提供多個待機狀態。每一待機狀態對應於不同量之待機電流消耗，例如針對不同的偏壓條件。通常，待機電流愈低，其變換至信號傳輸狀態之時間愈長。舉例而言，具有最高電流(亦即，最小功率節省)之待機狀態之變換時間可在微秒範圍內，而具有最低電流(亦即，最大功率節省)之待機狀態之變換時間可在毫秒範圍內。
特定串列資料協定約束自待機至傳輸用於旁頻帶通信之低頻信號的變換時間。在特定場景中，因為符合變換時間要求之需要，所以轉發器可較少地進入具有較高功率節省之待機狀態。
根據第一類實施方案，電路包括電力供應節點以及內部電路節點。該電路亦包括電壓模式電路，其包括緩衝器，以及連接於緩衝器之輸出節點與電力供應節點之間的開關，電壓模式電路可部分地基於信號偵測器之第一狀態組態，以經由緩衝器將符合串列資料協定之低頻信號提供至內部電路節點。該電路亦包括電流模式電路，其包括開關以及電流模式放大器，電流模式電路可部分地基於信號偵測器之第二狀態組態，以經由電流模式放大器將符合串列資料協定之高頻信號提供至內部電路節點。
第一類實施方案內之實施方案可以任何合適之組合包括以下特徵中之一或多者。一種電路，其中緩衝器包含三態裝置，三態裝置經組態以回應於信號偵測器處於第一狀態之指示，導致緩衝器之輸出節點遵循至緩衝器之輸入信號，三態裝置亦經組態以回應於信號偵測器處於第二狀態之指示，在緩衝器之輸出節點處產生高阻抗。該電路進一步包括：開關控制邏輯，其經組態以導致開關在信號偵測器處於第二狀態時，將緩衝器之輸出節點連接至電力供應節點，使得電壓模式電路不使電流模式電路之傳信頻寬降級。該電路，其中串列資料協定對應於DisplayPort標準、串列ATA標準、周邊組件互連高速(peripheral component interconnect express；PCI-E)標準，或通用串列匯流排(universal serial bus；USB)標準中之一者。該電路，其中高頻信號對應於通用串列匯流排(USB) SuperSpeed信號或USB SuperspeedPlus信號，且低頻信號對應於USB低頻週期性信號(low-frequency periodic signal；LFPS)信號。該電路進一步包括：內部阻抗元件。該電路進一步包括電流源。該電路進一步包括用於將外部負載阻抗耦接至內部電路節點之傳輸埠。進一步，該電路，其中電流模式電路經組態以部分地基於電流源之電流量值，以及對應於內部阻抗元件以及外部負載阻抗之並聯等效阻抗，在內部電路節點處驅動高頻信號，且其中電壓模式電路經組態以部分地基於緩衝器之輸出節點處之電壓量值，以及對應於內部阻抗元件以及外部負載阻抗之串聯等效阻抗，在內部電路節點處驅動低頻信號。該電路，其中電流模式電路以及電壓模式電路均包括內部阻抗元件以及開關。該電路，其中信號偵測器經組態以偵測低頻信號之存在，且處於第一狀態之信號偵測器對應於電流模式電路中之電流模式放大器、電流模式放大器之預驅動器或電流模式放大器之預加重電路中至少一者的減小之偏壓電流。
根據第二類實施方案，電路包括：電力供應節點；第一內部電路節點；第二內部電路節點。該電路亦包括電壓模式電路，其包括第一緩衝器、第一開關、第二緩衝器，以及第二開關，第一開關連接於電力供應節點與第一緩衝器之輸出節點之間，第二開關連接於電力供應節點與第二緩衝器之輸出節點之間，電壓模式電路可部分地基於信號偵測器之第一狀態組態，以經由第一緩衝器及第二緩衝器在第一內部電路節點及第二內部電路節點處提供符合串列資料協定之差分低頻信號。該電路亦包括電流模式電路，其包括第一開關及第二開關以及差分電流模式放大器，電流模式電路可部分地基於信號偵測器之第二狀態組態，以經由差分電流模式放大器將符合串列資料協定之差分高頻信號提供至第一內部電路節點及第二內部電路節點。
第二類實施方案內之實施方案可以任何合適之組合包括以下特徵中之一或多者。該電路，其中第一緩衝器及第二緩衝器中之每一者包括三態裝置，三態裝置經組態以回應於信號偵測器處於第一狀態之指示，導致每個緩衝器之對應輸出節點遵循至每個緩衝器之對應輸入信號，三態裝置亦經組態以回應於信號偵測器處於第二狀態之指示，在每個緩衝器之對應輸出節點處產生高阻抗。該電路進一步包括：開關控制邏輯，其經組態以在信號偵測器處於第二狀態時，導致第一開關及第二開關將第一緩衝器及第二緩衝器之輸出節點連接至電力供應節點，使得電壓模式電路不使電流模式電路之傳信頻寬降級。該電路，其中串列資料協定對應於DisplayPort標準、串列ATA標準、周邊組件互連高速(PCI-E)標準、或通用串列匯流排(USB)標準中之一者。該電路，其中差分高頻信號對應於通用串列匯流排(USB) SuperSpeed信號或USB SuperspeedPlus信號，且差分低頻信號對應於USB差分低頻週期性信號(LFPS)信號。該電路進一步包括：第一內部阻抗元件。該電路進一步包括第二內部阻抗元件。該電路進一步包括電流源。電路進一步包括傳輸埠，其用於將第一外部負載阻抗以及第二外部負載阻抗耦接至第一內部電路節點及第二內部電路節點。進一步，該電路，其中電流模式電路經組態以在第一內部電路節點及第二內部電路節點處部分地基於電流源之電流量值，以及對應於關聯的內部阻抗元件及關聯的外部負載阻抗之並聯等效阻抗，對於差分高頻信號之特定末端驅動差分高頻信號之每一端，且其中該電路進一步包括電壓模式電路，其經組態以在第一內部電路節點及第二內部電路節點處部分地基於關聯緩衝器之關聯輸出節點處的電壓量值，以及對應於關聯的內部阻抗元件及關聯的外部負載阻抗之等效阻抗，對於低頻信號之特定末端驅動差分信號之每一端。該電路，其中電流模式電路以及電壓模式電路均包括第一內部阻抗元件及第二內部阻抗元件，以及第一開關及第二開關。該電路，其中信號偵測器經組態以偵測差分低頻信號之存在，且信號偵測器處於第一狀態，對應於電流模式電路中之差分電流模式放大器、差分電流模式放大器之預驅動器或差分電流模式放大器之預加重電路中之至少一者的減小之偏壓電流。
根據第三類實施方案，電路包括：內部電路節點；第一電路，其可組態成以電壓模式操作，以將低頻信號傳輸至內部電路節點，低頻信號對應於串列資料協定；以及第二電路，其可組態成以電流模式操作，以將高頻信號傳輸至內部電路節點，高頻信號對應於串列資料協定。
第三類實施方案內之實施方案可以任何合適之組合包括以下特徵中之一或多者。該電路進一步包括具有經由開關連接至電力供應節點之輸出節點的緩衝器，緩衝器包含三態裝置：三態裝置經組態以回應於信號偵測器處於第一狀態之指示，導致緩衝器之輸出節點遵循至緩衝器之輸入信號。該電路進一步包括三態裝置亦經組態以回應於信號偵測器處於第二狀態之指示，在緩衝器之輸出節點處產生高阻抗。該電路進一步包括：開關控制邏輯，其經組態以導致開關在信號偵測器處於第二狀態時，將緩衝器之輸出節點連接至電力供應節點，使得電壓模式電路不使電流模式電路之傳信頻寬降級。該電路進一步包括：內部阻抗元件。該電路進一步包括電流源。該電路進一步包括用於將外部負載阻抗耦接至內部電路節點之傳輸埠。進一步，該電路，其中電流模式電路經組態以部分地基於電流源之電流量值，以及對應於內部阻抗元件及外部負載阻抗之並聯等效阻抗，在內部電路節點處驅動高頻信號，且其中該電路進一步包括電壓模式電路經組態以部分地基於緩衝器之輸出節點處的電壓量值，以及對應於內部阻抗元件及外部負載阻抗之串聯等效阻抗，在內部電路節點處驅動低頻信號。該電路，其中電流模式電路以及電壓模式電路均包括內部阻抗元件以及開關。該電路，其中信號偵測器經組態以偵測低頻信號之存在，且信號偵測器處於第一狀態，對應於電流模式電路中之電流模式放大器、電流模式放大器之預驅動器或電流模式放大器之預加重電路中之至少一者的減小之偏壓電流。該電路進一步包括具有自低電力待機快速變換至信號傳輸之轉發器。該電路，其中串列資料協定對應於DisplayPort標準、串列ATA標準、周邊組件互連高速(PCI-E)標準，或通用串列匯流排(USB)標準中之一者。該電路，其中高頻信號對應於通用串列匯流排(USB) SuperSpeed信號或USB SuperspeedPlus信號，且低頻信號對應於USB低頻週期性信號(low-frequency periodic signal；LFPS)信號。
可以藉由參考說明書之其餘部分及附圖來實現各種實施方案之性質以及優勢的進一步理解。
現將詳細參考具體實施方案。在附圖中說明此等實施方案之實例。出於說明之目的提供此等實例，而不希望限制本揭露之範疇。相反地，如由隨附申請專利範圍限定，所描述之實施方案之替代物、修改以及等效物包括於本揭露之範疇內。此外，可提供具體細節來促進對描述之實施方案的徹底理解。可在沒有此等細節中之一些或全部的情況下，實踐本揭露之範疇內的一些實施方案。此外，為了清楚起見，可不詳細地描述熟知特徵。
描述用於根據串列資料協定傳輸低頻信號以及高頻信號之轉發器。本揭露實現之轉發器被設計為有助於自低電力待機狀態快速變換至低頻信號傳輸狀態。
本揭露實現之自待機狀態快速變換至低頻信號傳輸狀態增加可採用具有較高功率節省之待機狀態的時長，藉此縮減整體功率消耗。
在某些實施方案中，轉發器具有電壓模式電路用於低頻傳信，以及電流模式電路用於高頻傳信。電壓模式電路與電流模式電路之間的關係使得甚至自極低電力之待機模式亦能夠實現自待機至低頻傳信之快速變換。因為電壓模式電路變換出高阻抗狀態，而非低電力狀態，所以變換時間可在奈秒之時間範圍內發生。藉由變換出高阻抗狀態，電壓模式電路不涉及當電流模式電路自極低電力待機模式離開時發生的偏壓穩定延遲。
根據各種實施方案，轉發器包括放大器，用於使用電流模式操作將高頻信號傳輸至轉發器之內部電路節點。放大器耦接至開關電路，其能夠選擇性地斷開電力供應電壓以將放大器置入待機狀態。
在某些實施方案中，內部電路節點與放大器之輸出節點相同，或緊密地連接至輸出節點。對於一些實施方案，放大器為差分放大器，且放大器輸出節點處之電壓係藉由流動穿過放大器輸出節點處之阻抗的電流量來判定。
當放大器處於待機狀態時，三態裝置自高阻抗模式變換為傳輸模式。在傳輸模式中，三態裝置使用電壓模式操作，將低頻信號傳輸至相同之內部電路節點。
三態裝置自高阻抗模式至傳輸模式之變換時間短於放大器偏壓離開待機狀態時穩定化的時間。
根據特定類別之實施方案，三態裝置之輸出節點經由將電力供應電壓提供至放大器之相同開關電路連接至電力供應電壓。當放大器被供電時，開關電路閉合，使得三態裝置之輸出節點被上拉至電力供應電壓。因為三態裝置之輸出節點相對於例如50歐姆終端阻抗呈現高阻抗，所以當放大器處於作用中且準備好傳輸高頻信號時，三態裝置不引入會使放大器頻寬降級之顯著寄生電容。
根據特定類別之實施方案，三態裝置之輸出節點以及放大器均與其連接的轉發器之內部電路節點亦連接至內部阻抗元件，內部阻抗元件與待連接至轉發器之負載的阻抗匹配。內部阻抗元件對於三態裝置提供靜電放電(electrostatic discharge；ESD)保護。
根據特定類別之實施方案，三態裝置回應於指示低頻信號存在之控制信號而變換至傳輸模式。控制信號由獨立於放大器之信號偵測器提供。因此，三態裝置之邏輯控制不取決於放大器之特定待機狀態之具體組態。
本揭露實現可藉由以下特徵中之一或多者來表徵的轉發器：低待機功率消耗、自待機至低頻信號傳輸之快速變換、強ESD保護、低邏輯控制複雜度、對於高頻傳信之減小之頻寬降級，及/或半導體晶粒區域之高效使用。一些實例將為說明性的。
圖1為描繪串列匯流排通信系統100之實施方案的實例方塊圖。串列匯流排通信系統100包括上游裝置102、下游裝置104，以及串列匯流排106。
串列匯流排106包括串聯耦接之一或多個中介信號調節裝置(單獨且共同地「轉發器108」)。如本文所使用，轉發器為置放在傳輸頻道(傳輸鏈)中之裝置，用於補償頻道降級。轉發器包括但不限於重驅動器以及重定時器。重驅動器等化上游頻道信號，且將信號重新傳輸至下游頻道。重驅動器不具有時脈及資料恢復(clock and data recovery；CDR)電路，且當重驅動器重新傳輸信號時不實行重定時。重定時器等化上游頻道信號，使用CDR恢復時脈，且產生傳輸至下游頻道之信號。
應瞭解，取決於串列匯流排之跡線或電纜長度，可在串列匯流排106中使用單一轉發器108。為了清楚起見而非限制，將假定使用跡線。因此，轉發器108可被用作用於串列匯流排106之串列鏈路驅動器介面，多個轉發器108可用於對串列匯流排106提供串列鏈路驅動器介面。此外，應瞭解串列匯流排106包括形成於如導電材料之傳輸介質中的跡線，或其他用於傳播電信號之構件。亦應瞭解，對於使用多個轉發器108之實施方案，該多個轉發器中之一或多者可包括本文所描述之轉發器實施方案。
應瞭解，串列匯流排通信系統100可為雙向通信系統，其中上游裝置102能夠傳輸以及接收，且下游裝置104能夠傳輸以及接收。串列匯流排通信系統100之雙向實施方案包括具有兩個轉發器之全雙工實施方案，其中一個處於上游裝置102之傳輸鏈中，另一處於下游裝置104之傳輸鏈中。亦應瞭解，兩個轉發器可在一個裝置中，或在分開的裝置中。
串列匯流排通信系統100之雙向實施方案亦包括半雙工實施方案，其具有一個轉發器以及用於傳輸與接收埠之切換介面。應進一步理解，串列匯流排通信系統100可為單向傳輸通信系統，其中上游裝置102能夠傳輸，且下游裝置104能夠接收，或其中上游裝置102能夠接收，且下游裝置104能夠傳輸。在單向傳輸通信系統中，用於上游裝置102抑或下游裝置104之單一傳輸鏈包括本文描述之轉發器實施方案。
上游裝置102可以較大區塊實施，如各種積體電路或裝置，包括但不限於輸入/輸出(「I/O」)集線器、根複合體、伺服器，以及筆記本電腦銜接台等等。此外，應瞭解下游裝置104可嵌入於較大區塊中，如各種周邊裝置中之任一種，包括但不限於硬碟驅動器、圖形卡，以及子卡等等。應瞭解，參考上游裝置以及下游裝置係出於說明性目的，且上文所列之上游裝置102以及下游裝置104的實例可對應於不利用主從或分層拓樸之串列標準的終端通信裝置。
上游裝置102可包括差動輸出驅動器(未示出)用於提供差分信號。轉發器108處理來自上游裝置102之輸出傳輸，以將此等經處理輸出傳輸提供至另一轉發器或直接提供至下游裝置104。下游裝置104可包括差分輸入驅動器(未示出)。
存在許多可與串列匯流排通信系統100一起使用之已知差分數位傳信協定，例如電流模式邏輯(「CML」)、差分Stub串聯終止邏輯(「SSTL」)、差分高速收發器邏輯(「HSTL」)、低電壓差分信號(「LVDS」)、差分低電壓正極發射極耦合邏輯(「LVPECL」)，以及減小擺動差分信號(「RSDS」)，以及其他差分數位傳信協定。此外，預期使用單端串列介面協定之實施方案，例如用於PCI之低電壓電晶體-電晶體邏輯(「LVTTL」)，以及弱電互補金屬氧化物半導體(「LVCMOS」)，以及其他單端串列介面協定。應瞭解，經由串列匯流排106之通信可使用差分或單端傳信協定。
圖2為轉發器200之特定實施方案之簡化方塊圖，轉發器以自待機狀態至低頻信號傳輸狀態之快速變換時間進行操作。
轉發器200包括接收埠212來接收傳入信號。轉發器200進一步包含電壓模式電路222以及電流模式電路224，其各自經組態以自接收埠212接收傳入信號。電壓模式電路222以及電流模式電路224同樣各自經組態以將輸出提供至傳輸埠214，以將信號傳輸至負載，例如下游裝置204。
應注意，轉發器200內之特定電路元件在電壓模式電路222與電路224之間共用。共用電路元件之非限制性實例包括內部阻抗元件、用於連接至電力供應電壓之開關，以及信號偵測器。在電壓模式電路222與電流模式電路224之間共用電路元件可允許相對於習知轉發器減小轉發器200之大小。
轉發器200亦包括選擇邏輯210，用於控制電壓模式電路222或電流模式電路224之一或多個輸出是否被提供至傳輸埠214。應注意，圖2僅示出自上游裝置202至下游裝置204之下行傳輸路徑207。然而，應理解，上行傳輸路徑209可包括大體上相同電路，用於自下游裝置204將串列資料傳輸至上游裝置202。
為了清楚起見，轉發器200內之信號路徑被描繪為單一端。然而，應理解，信號路徑可為差分性的，如由來自上游裝置202之RXP及RXN跡線對所說明，或為單端的。應進一步注意，傳入資料可使用不歸零(non-return to zero；NRZ)或歸零(return to zero；RZ)傳信。
應瞭解，圖2將轉發器200描繪為與上游裝置202之傳輸器電路分離。然而，應進一步理解，本文所描述之轉發器200可包括在上游裝置202之傳輸器電路中，或下游裝置204之傳輸器電路中。
習知轉發器包括電流模式電路，其用於傳輸高頻資料信號以及低頻鏈路管理信號。電流模式電路被組態成對應於不同偏壓條件，處於不同的低電力狀態。舉例而言，電流模式電路被設計為兼容通用串列匯流排(USB)標準之3.0以及3.1版本。在通用串列匯流排 3.0 規範 ，修訂版1.0，2011年6月6日 (USB 3.0或1代)中描述版本3.0；在通用串列匯流排 3.1 規範 ，修訂版1.0，2013年7月26日 (USB 3.1或2代)中描述版本3.1；出於所有目的將其全部內容以引用之方式併入本文中。
在USB標準中，低電力狀態對應於U1、U2以及U3狀態。具體而言，鏈路保持空載之時間愈長，藉由自U0 (鏈路處於作用中)前進至U1 (鏈路待機，快速退出)至U2 (鏈路待機，慢速退出)至U3 (暫停)可實現的功率節省效果愈大。
此等狀態中之每一者具有自低電力狀態退出且開始傳輸低頻週期性信號(LFPS)之對應定時要求。在USB 3.0中，LFPS係以較低頻率(10至50 MHz，而非5 Gbps)發送至SuperSpeed資料線之旁頻帶訊號交換。此旁頻帶信號有助於管理信號發起以及低電力管理。
歸因於對符合微秒範圍內之最快回應時間要求的需要，處於U1之USB傳輸器消耗較多電流，而處於U3，亦即具有毫秒範圍內之最慢回應時間的狀態之USB傳輸器消耗最少電流。一般地，在需要傳輸資料封包時發起此變換。LFPS提供將「喚醒信號」發送至鏈路配偶體之低電力機制。兩側必須與LFPS「訊號交換」交互以避免進入恢復鏈路狀態，其涉及利用低潛時恢復序列在鏈路配偶體就緒之前重新訓練鏈接。
本揭露實現之混合模式轉發器為具有用於傳輸高頻信號，如Superspeed (USB 3.0)或SuperspeedPlus (USB 3.1)信號之電流模式電路，以及用於傳輸低頻信號，如LFPS之電壓模式電路之轉發器。混合模式轉發器消除對電流模式電路保持在高待機偏壓電流狀態，如U1，以滿足初始化傳輸如LFPS之信號的回應時間要求之必要。替代地，電流模式電路能夠保持在U3，具有最小待機偏壓電流且電壓模式電路能夠經歷快速設定來傳輸如LFPS之信號的狀態。因此，混合模式轉發器相對於僅使用電流模式之轉發器消耗較少功率。
混合模式轉發器有利之應用的實例包括筆記型電腦、迷你筆記型電腦、平板電腦、智能手機，以及其他需要謹慎使用功率來最大化電池使用時間之功率敏感消費者裝置。此外，歸因於用於在高頻與低頻傳信之間切換的簡化控制邏輯，本揭露實現之混合模式轉發器的特定實施方案降低轉發器設計之整體成本以及複雜度。
應再次注意，參考本文描述之實例描述的原理大致適用於高速串列介面，其例如包括根據DisplayPort標準、串列ATA (Serial ATA；SATA)標準、周邊組件互連高速(PCI-E)標準，或通用串列匯流排(USB)標準實施之轉發器。本揭露之範疇將因此不受本文描述之實例的限制。
圖3描繪轉發器300，其包括電流模式電路以及電壓模式電路。在所描繪之實施方案中，電流模式電路包括耦接至電晶體M3與M4之源極端的電流源322，該等電晶體組態為雙路輸入，由輸出差分放大器平衡。具體而言，M3之汲極在電阻器R1之第一端處耦接至第一節點TXP，且M4之汲極在電阻器R2之第一端處耦接至第二節點TXN。差分放大器在對應於TXP與TXN之內部電路節點處提供高共模抑制比率(common mode rejection ratio；CMRR)以及DC平衡，此有利於USB 3.0 SuperSpeed與其他高速串列資料協定維持信號完整性。
應瞭解，節點TXP與TXN之差分對各自耦接至負載(未示出)，其例如具有50歐姆之特性阻抗。應進一步理解，R1與R2各自為50歐姆，以最小化來自50歐姆負載阻抗之信號反射。
R1與R2之第二端經由電晶體M1與M2之汲極端對應地各自耦接至電力供應節點VDD 304，其中每一電晶體充當開關。當M1與M2之閘極被拉高(開關斷開)時，電流模式電路中之差分放大器斷開，例如，處於最小待機電流消耗狀態。應注意，電力供應節點可對應於在此項技術中已知的廣泛多種電壓或電流源，包括但不限於未經調節電力供應、經調節電力供應，或被調節至不同值之經調節電力供應(例如，處於1.8V，向下調節至1V之經調節電力供應)。
使差分放大器進入作用中狀態以重發傳入信號包括上拉M1與M2之閘極(開關閉合)，且等待如在電晶體M3與M4處之偏壓穩定化。因為在特定使用場景中，習知轉發器中之穩定時間超過USB標準指定的變換時間，所以在此類場景中，習知轉發器避免將差分放大器組態成進入最小待機電流狀態。因此，習知轉發器犧牲功率節省來符合變換時間要求。應瞭解，除最小待機電流狀態外，可存在其他低電力狀態，其對於特定鏈路管理場景超出變換時間要求，且類似地出於電力節約目的未被習知轉發器充分利用。
與此對比，在轉發器300中，使用電壓模式電路傳輸諸如USB LFPS或SATA帶外(out of band；OOB)信號之信號，而不上拉M1與M2之閘極。電壓模式電路之設定時間比差分放大器之設定時間快，此係因為電壓模式電路並不變換至低電力狀態之外，且因此不產生類似之偏壓穩定延遲。替代地，電壓模式電路變換至高阻抗狀態之外，其在某些實施方案中可在奈秒時間範圍內發生。
如本文所使用，電壓模式與電流模式描述驅動器電路。在通信系統中，驅動器經由頻道(諸如50歐姆跡線)發送信號。驅動器被設計為對預期之頻道提供足夠電壓與電流，且通常消耗轉發器中之大部分功率。
在電流模式架構中，驅動信號之電壓係基於電流源以及內部阻抗與負載阻抗之並聯等效。舉例而言，圖3中之節點TXP處的驅動信號之電壓係基於電流源322之量值以及電阻器R1與TXP處之負載(未示出)的阻抗之並聯等效。
在電壓模式架構中，驅動信號之電壓係基於電壓源以及內部阻抗與負載阻抗之串聯等效。舉例而言，TXP處之電壓取決於三態裝置318之輸出節點OP處的電壓之量值以及電阻器R1與TXP處之負載的阻抗之串聯等效。
應瞭解，藉由將電流模式電路中之差分放大器保持為待機狀態且甚至不以低電力待機狀態操作電壓模式電路所達成的功率節省導致淨功率節省。在一些實施方案中，因為電壓模式電路不需要預驅動器，如用於電流模式電路之預驅動器326，所以電壓模式電路之電力消耗低於電流模式電路之電力消耗。然而，應注意，預期電壓模式電路可具有有助於淨功率節省之一或多個低電力待機狀態的實施方案。
在圖3中，電壓模式電路對應地以三態裝置318與320驅動節點TXP與TXN。三態裝置318與320之輸出節點，對應地，OP與ON，對應地連接至R1與R2之第二端。因此，電流模式電路經由電晶體M3與M4在R1與R2之第一端處驅動節點TXP與TXN，而電壓模式電路經由三態裝置318與320之輸出節點在R1與R2之第二端處啟動節點TXP與TXN。換言之，電流模式電路與電壓模式電路共用R1與R2。應瞭解，內部阻抗元件(例如，50歐姆電阻)，如R1與R2，消耗半導體晶粒之相對較大面積，因此重新利用R1與R2允許高效使用空間，即使在轉發器300具有混合操作模式(例如，電壓模式與電流模式)之情況下亦如此。應進一步理解，R1與R2保護三態裝置318與320免受來自節點TXP與TXN之靜電放電(ESD)。
轉發器300之電流模式電路與電壓模式電路亦共用開關M1與M2。當電壓模式電路處於作用中且準備好重發如LFPS之信號時，電晶體M3與M4以及電流源322被斷電，使得電流模式電路中之差分放大器被置入低電力狀態。此外，藉由斷開開關M1與M2，由三態裝置318與320之輸出判定輸出節點OP與ON，而非將該等輸出節點上拉至VDD。
當三態裝置318與320處於高阻抗狀態，且電流模式電路準備好重發信號時，開關M1與M2閉合，使得差分放大器被偏壓以用於信號傳輸。藉由使開關M1與M2閉合，三態裝置318與320之輸出節點OP與ON被上拉至VDD (具有較小之V=IR電壓降，因為例如開關M1與M2之內阻)。由於OP與ON之高阻抗被並聯連接至VDD之低阻抗，因此無論三態裝置中電路元件之大小(例如，電晶體閘極大小)如何，均在差分放大器之輸出處引入最小寄生電容。換言之，三態裝置之存在並不明顯地使高速傳信之頻寬降級，如USB 3.0 Superspeed信號之5 Gb/秒資料速率。因此，當前揭露之轉發器設計允許整體功率消耗之減小，以及高傳信頻寬之保留。
應瞭解，類似於電阻R1與R2，在電壓模式與電流模式電路之間重新利用開關M1與M2允許高效使用晶粒區域。
在一些實施方案中，開關M1與M2由偏壓邏輯控制328控制。基於特定串列資料協定之鏈路功率管理方案，偏壓邏輯控制328藉由將開關M1與M2 (其在此實例中為PMOS裝置)組態為藉由拉高其閘極而斷開，來斷開電流模式電路中之差分放大器。當電流模式電路準備好重發信號或用於其他高速狀態時，偏壓邏輯控制328將開關M1與M2組態成閉合。舉例而言，當開關M1與M2閉合時，可對於R1與R2組態分壓器網路，且/或電流源322提供之電流可被減小以用於較低之待機電流。應瞭解，出於此等目的，偏壓邏輯控制328 (圖3未描繪)之一或多個輸出可被提供至控制電壓分路器電路及/或電流源322。應進一步理解，雖然圖3將偏壓邏輯控制328描繪為接收上游裝置信號RXP與RXN作為輸入，但偏壓邏輯控制328能夠接收各種其他輸入，如來自信號偵測器之類比或數位指示，及/或邏輯控制信號。
應瞭解，圖3中所描繪的用於開關M1與M2之PMOS電晶體對僅為說明性的，且此項技術之技術人員應理解，可使用廣泛多種替代電路來實施開關M1與M2。
三態邏輯控制324將一或多個控制輸入提供至三態裝置318與320。三態裝置之輸出節點OP與ON部分地基於來自三態邏輯控制324之指示來控制三態裝置傳播LFPS，該等輸出節點將遵循三態裝置318與320之輸入處的信號狀態 (如圖3中所描繪之RXP與RXN)。
應瞭解，雖然三態裝置318與320之當前論述係在遵循接收到的信號之數位緩衝器之背景下，但在一些實施方案中，三態裝置可包括或被耦接至提供反轉、增幅、衰減、延遲、濾波低頻信號預加重及/或其他信號調節之電路。
輸出節點OP與ON部分地基於來自三態邏輯控制324之停用信號傳播的指示，被設定成高阻抗模式，由此允許轉發器300使用電流模式電路重發高頻信號。
在一些實施方案中，三態邏輯控制324包括信號偵測器。舉例而言，三態邏輯控制324偵測LFPS之存在，且控制三態裝置退出高阻抗模式。作為另一實例，三態邏輯控制324可部分地基於偵測到USB SuperSpeed信號不存在，產生控制信號。在某些實施方案中，三態邏輯控制324可自偏壓邏輯控制328接收一或多個信號，例如電流模式電路處於低電力狀態，如U3狀態之指示。
本揭露實現之轉發器設計中的至少一些允許減小邏輯控制之複雜度。舉例而言，歸因於三態裝置318與320之設定時間遵守USB標準中最嚴格之變換要求(亦即，U1至U0)，三態邏輯控制324之各種實施方案可不需要判定及協調來判斷電流模式電路係處於U1、U2亦是U3狀態。此外，因為LFPS信號(其需要禁用高頻信號預加重)並不藉由電流模式電路傳輸(如習知設計般)，所以不需要電流模式電路之預加重之開/關切換。
應瞭解，圖3中之偏壓邏輯控制328與三態邏輯控制324之分開描述僅係出於說明性目的，且此項技術之技術人員應意識到，此邏輯控制可以各種組態合併或分散至轉發器300中。
圖4A描繪適用作三態裝置318與320之三態裝置的實施方案之實例。使用三態邏輯閘極430與輸出驅動緩衝器432示出三態裝置。三態邏輯閘極430包括對應於單端輸入，或差分對(RXP與RXN)中之一個信號的第一輸入RXP。三態邏輯閘極430包括對應於啟用信號之第二輸入EN。當EN為高時，緩衝器432之輸出遵循至閘極430之輸入。當EN為低時，緩衝器432之輸出為高阻抗，其允許與如上文所描述之電流模式電路共用電路。
作為另一非限制性實例，圖4B描繪使用PMOS電晶體M5與M6，以及NMOS電晶體M7與M8之三態裝置的實施方案。取決於電晶體M6與M7之閘極處的互補啟用信號之狀態，輸出OP為電晶體M5與M8的閘極處之反轉輸入，或為高阻抗。此項技術之技術人員應意識到，三態裝置318與320可以各種電路設計實施，包括但不限於傳輸閘極、閘極開關、邏輯閘極、緩衝器等。
可使用各種標準或專有CMOS製程，實施本文描述之各種實施方案。此外，應注意，預期實施方案可使用較廣泛之半導體材料與製造製程，包括例如GaAs、SiGe等。本文所描述之轉發器可(但不限於)在軟體(非暫時性電腦可讀媒體中之目標碼或機器碼)中表示、在編譯之不同階段中表示為一或多個接線對照表(例如，SPICE接線對照表)、在模擬語言中表示、在硬體描述語言(例如，Verilog、VHDL)中表示、表示為一組半導體處理遮罩，以及表示為部分或完全地實現之半導體裝置(例如，ASIC)。一些實施方案可為獨立積體電路，而其他實施方案可作為較大系統晶片之一部分嵌入。
此項技術之技術人員將理解，可作出對上述實施方案之形式與細節的變化，而不脫離本揭露之範疇。此外，雖然已參考一些實施方案描述各種優勢，但本揭露之範疇不應受此等優勢限制。相反地，本揭露之範疇應參考隨附申請專利範圍判定。
100‧‧‧串列匯流排通信系統 102‧‧‧上游裝置 104‧‧‧下游裝置 106‧‧‧串列匯流排 108‧‧‧轉發器 200‧‧‧轉發器 202‧‧‧上游裝置 204‧‧‧下游裝置 207‧‧‧下行傳輸路徑 209‧‧‧上行傳輸路徑 210‧‧‧選擇邏輯 212‧‧‧接收埠 214‧‧‧傳輸埠 222‧‧‧電壓模式電路 224‧‧‧電流模式電路 300‧‧‧轉發器 304‧‧‧電力供應節點VDD 318‧‧‧三態裝置 320‧‧‧三態裝置 322‧‧‧電流源 324‧‧‧三態邏輯控制 326‧‧‧預驅動器 328‧‧‧偏壓邏輯控制 430‧‧‧三態邏輯閘極 432‧‧‧輸出驅動緩衝器 EN‧‧‧第二輸入 M1‧‧‧電晶體/開關 M2‧‧‧電晶體/開關 M3‧‧‧電晶體 M4‧‧‧電晶體 M5‧‧‧PMOS電晶體 M6‧‧‧PMOS電晶體 M7‧‧‧NMOS電晶體 M8‧‧‧NMOS電晶體 ON‧‧‧輸出節點 OP‧‧‧輸出節點 R1‧‧‧電阻器 R2‧‧‧電阻器 RXN‧‧‧跡線對/上游裝置信號/差分對 RXP‧‧‧跡線對/上游裝置信號/差分對/第一輸入 TXN‧‧‧第二節點 TXP‧‧‧第一節點
圖1為包括轉發器之串列資料傳輸系統中之簡化方塊圖。 圖2為轉發器之具體實施方案之簡化方塊圖。 圖3為轉發器之另一具體實施方案之簡化方塊圖。 圖4A為三態裝置之具體實施方案之簡化方塊圖。 圖4B為三態裝置之另一具體實施方案之簡化方塊圖。
200‧‧‧轉發器
202‧‧‧上游裝置
204‧‧‧下游裝置
207‧‧‧下行傳輸路徑
209‧‧‧上行傳輸路徑
210‧‧‧選擇邏輯
212‧‧‧接收埠
214‧‧‧傳輸埠
222‧‧‧電壓模式電路
224‧‧‧電流模式電路
RXN‧‧‧跡線對/上游裝置信號/差分對
RXP‧‧‧跡線對/上游裝置信號/差分對/第一輸入
TXN‧‧‧第二節點
TXP‧‧‧第一節點

Claims (23)

  1. 一種電路，其包含：一電力供應節點；一內部電路節點；電壓模式電路，其包括一緩衝器，以及連接於該緩衝器之一輸出節點與該電力供應節點之間的一開關，該電壓模式電路能夠部分地基於一信號偵測器之一第一狀態組態，以經由該緩衝器將符合一串列資料協定之一低頻信號提供至該內部電路節點；以及電流模式電路，其包含該開關以及一電流模式放大器，該電流模式電路能夠部分地基於該信號偵測器之一第二狀態組態，以經由該電流模式放大器將符合該串列資料協定之一高頻信號提供至該內部電路節點。
  2. 如請求項1之電路，其中該緩衝器包含一三態裝置，該三態裝置經組態以回應於該信號偵測器處於該第一狀態之一指示，導致該緩衝器之該輸出節點遵循至該緩衝器之一輸入信號，該三態裝置亦經組態以回應於該信號偵測器處於該第二狀態之一指示，在該緩衝器之該輸出節點處產生一高阻抗。
  3. 如請求項1之電路，其進一步包含：開關控制邏輯，其經組態以導致該開關在該信號偵測器處於該第二狀態時，將該緩衝器之該輸出節點連接至該電力供應節點，使得該電壓模式電路不使該電流模式電路之一傳信頻寬降級。
  4. 如請求項1之電路，其中該串列資料協定對應於一DisplayPort標準、一串列ATA標準、一周邊組件互連高速(PCI-E)標準，或一通用串列匯流排(USB)標準中之一者。
  5. 如請求項1之電路，其中該高頻信號對應於一通用串列匯流排(USB)SuperSpeed信號或USB SuperspeedPlus信號，且該低頻信號對應於一USB低頻週期性信號(LFPS)信號。
  6. 如請求項1之電路，其進一步包含：一內部阻抗元件；一電流源；以及一傳輸埠，其用於將一外部負載阻抗耦接至該內部電路節點；其中該電流模式電路經組態以部分地基於該電流源之一電流量值，以及對應於該內部阻抗元件及該外部負載阻抗之一並聯等效阻抗，在該內部電路節點處驅動該高頻信號，且其中該電壓模式電路經組態以部分地基於該緩衝器之該輸出節點處的一電壓量值，以及對應於該內部阻抗元件及該外部負載阻抗之一串聯等效阻抗，在該內部電路節點處驅動該低頻信號。
  7. 如請求項6之電路，其中該電流模式電路以及電壓模式電路均包括該內部阻抗元件以及該開關。
  8. 如請求項7之電路，其中該信號偵測器經組態以偵測該低頻信號之一存在，且該信號偵測器處於該第一狀態，對應於該電流模式電路中之該電流模式放大器、該電流模式放大器之一預驅動器或該電流模式放大器之一預加重電路中之至少一者的一減小之偏壓電流。
  9. 一種電路，其包含：一電力供應節點；一第一內部電路節點；一第二內部電路節點；電壓模式電路，其包括一第一緩衝器、一第一開關、一第二緩衝器，以及一第二開關，該第一開關連接於該電力供應節點與該第一緩衝器之一輸出節點之間，該第二開關連接於該電力供應節點與該第二緩衝器之一輸出節點之間，該電壓模式電路能夠部分地基於一信號偵測器之一第一狀態組態，以經由該第一緩衝器及該第二緩衝器在該第一內部電路節點及該第二內部電路節點處提供符合一串列資料協定之一差分低頻信號；以及電流模式電路，其包含該第一開關及該第二開關以及一差分電流模式放大器，該電流模式電路能夠部分地基於該信號偵測器之一第二狀態組態，以經由該差分電流模式放大器將符合該串列資料協定之一差分高頻信號提供至該第一內部電路節點及該第二內部電路節點。
  10. 如請求項9之電路，其中該第一緩衝器及該第二緩衝器中之每一者包含一三態裝置：該三態裝置經組態以回應於該信號偵測器處於該第一狀態之一指 示，導致每個緩衝器之該對應輸出節點遵循至每個緩衝器之一對應輸入信號，該三態裝置亦經組態以回應於該信號偵測器處於該第二狀態之一指示，在每個緩衝器之該對應輸出節點處產生一高阻抗。
  11. 如請求項9之電路，其進一步包含：開關控制邏輯，其經組態以導致該第一開關及該第二開關在該信號偵測器處於該第二狀態時，將該第一緩衝器及該第二緩衝器之該等輸出節點連接至該電力供應節點，使得該電壓模式電路不使該電流模式電路之傳信頻寬降級。
  12. 如請求項9之電路，其中該串列資料協定對應於一DisplayPort標準、一串列ATA標準、一周邊組件互連高速(PCI-E)標準，或一通用串列匯流排(USB)標準中之一者。
  13. 如請求項9之電路，其中該差分高頻信號對應於一通用串列匯流排(USB)SuperSpeed信號或USB SuperspeedPlus信號，且該差分低頻信號對應於一USB差分低頻週期性信號(LFPS)信號。
  14. 如請求項9之電路，其進一步包含：一第一內部阻抗元件；一第二內部阻抗元件；一電流源；以及一傳輸埠，其用於將一第一外部負載阻抗以及一第二外部負載阻抗 耦接至該第一內部電路節點及該第二內部電路節點；其中該電流模式電路經組態以在該第一內部電路節點及該第二內部電路節點處部分地基於該電流源之一電流量值，以及對應於該關聯之內部阻抗元件及該關聯之外部負載阻抗的一並聯等效阻抗，對於該差分高頻信號之特定末端驅動該差分高頻信號之每一端，且其中該電壓模式電路經組態以在該第一內部電路節點及該第二內部電路節點處部分地基於該關聯緩衝器之該關聯輸出節點處的一電壓量值，以及對應於該關聯之內部阻抗元件及該關聯之外部負載阻抗的一串聯等效阻抗，對於該差分低頻信號之特定末端驅動該差分低頻信號之每一端。
  15. 如請求項14之電路，其中該電流模式電路以及電壓模式電路均包括該第一內部阻抗元件及該第二內部阻抗元件、以及該第一開關及該第二開關。
  16. 如請求項15之電路，其中該信號偵測器經組態以偵測該差分低頻信號之一存在，且該信號偵測器處於該第一狀態，對應於該電流模式電路中之該差分電流模式放大器、該差分電流模式放大器之一預驅動器或該差分電流模式放大器之一預加重電路中之至少一者的一減小之偏壓電流。
  17. 一種電路，其包含：一緩衝器，其具有經由一開關連接至一電力供應節點之一輸出節點，該緩衝器包含一三態裝置：該三態裝置經組態以回應於一信號偵測器處於一第一狀態之一指 示，導致該緩衝器之該輸出節點遵循至該緩衝器之一輸入信號；以及該三態裝置亦經組態以回應於該信號偵測器處於一第二狀態之一指示，在該緩衝器之該輸出節點處導致一高阻抗；一內部電路節點；第一電路，其能夠組態成以一電壓模式操作，以經由該緩衝器之該輸出節點而將一低頻信號傳輸至該內部電路節點，該低頻信號對應於一串列資料協定；以及第二電路，其能夠組態成以一電流模式操作，以將一高頻信號傳輸至該內部電路節點，該高頻信號對應於該串列資料協定。
  18. 如請求項17之電路，其進一步包含：開關控制邏輯，其經組態以導致該開關在該信號偵測器處於該第二狀態時，將該緩衝器之該輸出節點連接至該電力供應節點，使得該第一電路不使該第二電路之一傳信頻寬降級。
  19. 如請求項17之電路，其中該串列資料協定對應於一DisplayPort標準、一串列ATA標準、一周邊組件互連高速(PCI-E)標準，或一通用串列匯流排(USB)標準中之一者。
  20. 如請求項17之電路，其中該高頻信號對應於一通用串列匯流排(USB)SuperSpeed信號或USB SuperspeedPlus信號，且該低頻信號對應於一USB低頻週期性信號(LFPS)信號。
  21. 如請求項18之電路，其進一步包含：一內部阻抗元件；一電流源；以及一傳輸埠，其用於將一外部負載阻抗耦接至該內部電路節點；其中該第二電路經組態以部分地基於該電流源之一電流量值，以及對應於該內部阻抗元件及該外部負載阻抗之一並聯等效阻抗，在該內部電路節點處驅動該高頻信號，且其中該第一電路經組態以部分地基於該緩衝器之該輸出節點處的一電壓量值，以及對應於該內部阻抗元件及該外部負載阻抗之一串聯等效阻抗，在該內部電路節點處驅動該低頻信號。
  22. 如請求項21之電路，其中該第二電路以及該第一電路均包括該內部阻抗元件以及該開關。
  23. 如請求項22之電路，其中該信號偵測器經組態以偵測該低頻信號之一存在，且該信號偵測器處於該第一狀態，對應於該第二電路中之一電流模式放大器、該電流模式放大器之一預驅動器或該電流模式放大器之一預加重電路中之至少一者的一減小之偏壓電流。
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