JP2016072790A - 伝送装置、伝送方法、及び、フィルタ回路 - Google Patents

Abstract

【課題】速度が異なる複数の信号を含む信号を高品質で伝送する。
【解決手段】伝送装置は、速度が異なる複数の信号を入力信号からそれぞれ検出する検出部を備える。また、伝送装置は、検出部による複数の信号の検出結果に基づいて、複数の信号を含む出力信号の出力を制御する出力制御部を備える。本技術は、例えば、USB3.0の規格に準拠したシリアル信号を伝送する伝送装置や、上記のシリアル信号をミリ波信号又は光信号に変換して送受信する伝送装置に適用することができる。
【選択図】図１

Description

本技術は、伝送装置、伝送方法、及び、フィルタ回路に関し、特に、速度が異なる複数の信号を含む信号を伝送する場合に用いて好適な伝送装置、伝送方法、及び、フィルタ回路に関する。

近年、USB（Universal Serial Bus）3.0の規格に準拠したシリアル信号（以下、USB3.0信号と称する）を光信号やミリ波信号に変換して伝送したいという要望がある。

USB3.0では、20ns〜100nsの長い周期の低速制御信号であるLFPS（Low Frequency Periodic Signaling）と5Gbpsの高速伝送信号の２種類の信号が伝送される。また、USB3.0では、伝送信号がない期間において、伝送路上に信号のない状態であるElectrical Idle状態にする仕様が規定されている。

従って、上記の要望を実現するためには、低速制御信号と高速伝送信号の速度が異なる複数の信号を含むシリアル信号を受信し、受信したシリアル信号を高品質で、後段の光通信又はミリ波通信を行う通信装置に伝送できるようにすることが望ましい。

一方、従来、USB3.0信号を少ない消費電力で検出できるようにする技術が提案されている（例えば、特許文献１参照）。

特開２０１３−１４５４６９号公報

しかしながら、特許文献１では、USB3.0信号を受信し、受信したUSB3.0信号を高品質で後段の通信装置に伝送できるようにすることは検討されていない。

そこで、本技術は、例えばUSB3.0信号等の、速度が異なる複数の信号を含む信号を高品質で伝送できるようにするものである。

本技術の第１の側面の伝送装置は、速度が異なる複数の信号を入力信号からそれぞれ検出する検出部と、前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御部とを備える。

前記出力制御部には、前記複数の信号のいずれかが検出されている間、検出された信号を出力し、前記複数の信号のいずれも検出されていない間、前記出力信号を所定のレベルに保つように制御させることができる。

前記出力制御部には、前記複数の信号のうちの一部が検出されている間、検出した信号を生成し、生成した信号を出力し、前記複数の信号のうちの残りが検出されている間、前記入力信号を出力するように制御させることができる。

前記出力制御部には、前記複数の信号のいずれかが検出されている間、前記入力信号を出力するように制御させることができる。

前記複数の信号に、第１の信号及び前記第１の信号より高速の第２の信号を含ませ、前記検出部には、前記入力信号から前記第２の信号を除去するフィルタ回路と、前記第２の信号が除去された前記入力信号から前記第１の信号を検出する第１の検出回路とを設けることができる。

前記入力信号を差動信号とし、前記検出部には、前記入力信号の正側の信号と負側の信号を比較する第１のヒステリシス付比較器をさらに設け、前記フィルタ回路には、前記第１のヒステリシス付比較器によりデジタル信号に変換された前記入力信号から前記第２の信号を除去させることができる。

前記フィルタ回路には、信号のパルス幅を短縮するパルス幅短縮器が多段接続された第１の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第２の回路のうち少なくとも一方を設けることができる。

前記フィルタ回路において、前記第１の回路の後段又は前段に前記第２の回路を設けることができる。

前記複数の信号に、第１の信号及び前記第１の信号より高速の第２の信号を含ませ、前記検出部には、前記入力信号の立ち上がりを検出する第２の検出回路と、前記第２の検出回路から出力される検出信号の検波を行う検波回路と、前記検波回路から出力される検波信号を所定の基準レベルと比較し、比較した結果を前記第２の信号の検出結果として出力する第２のヒステリシス付比較器とを設けることができる。

前記入力信号を差動信号とし、前記検出部には、前記入力信号の正側の信号と負側の信号を比較する第３のヒステリシス付比較器をさらに設け、前記第２の検出回路には、前記第３のヒステリシス付比較器によりデジタル信号に変換された前記入力信号の立ち上がりを検出させることができる。

前記出力信号をミリ波信号に変換して送信する送信部をさらに設けることができる。

前記出力信号を光信号に変換して送信する送信部をさらに設けることができる。

ミリ波信号を受信し、前記ミリ波信号からベースバンド信号を抽出する受信部をさらに設け、前記検出部には、前記ベースバンド信号に含まれる前記複数の信号を検出させ、前記出力制御部には、前記バースバンド信号に含まれる前記複数の信号を含む前記出力信号の出力を制御させることができる。

光信号を受信し、前記光信号を電気信号に変換する受信部をさらに設け、前記出力制御部には、前記電気信号に含まれる前記複数の信号を含む前記出力信号の出力を制御させることができる。

前記複数の信号に、LFPS（Low Frequency Periodic Signaling）を含ませることができる。

本技術の第１の側面の伝送方法は、速度が異なる複数の信号を入力信号からそれぞれ検出する検出ステップと、前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御ステップとを含む。

本技術の第２の側面のフィルタ回路は、信号のパルス幅を短縮するパルス幅短縮器が多段接続された第１の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第２の回路のうち少なくとも一方を備える。

前記第１の回路の後段又は前段に前記第２の回路を設けることができる。

本技術の第１の側面においては、速度が異なる複数の信号が入力信号からそれぞれ検出され、前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力が制御される。

本技術の第２の側面においては、正論理又は負論理の信号の所定の幅より狭いパルスが除去される。

本技術の第１の側面によれば、速度が異なる複数の信号を含む信号を高品質で伝送することができる。

本技術の第２の側面によれば、簡単な回路構成により、パルス幅の狭い高速の信号を除去することができる。

本技術を適用した伝送装置の一実施の形態を示すブロック図である。 低速制御信号を検出する検出器の構成例を示すブロック図である。 高速信号フィルタの構成例を示すブロック図である。 パルス幅短縮器の構成例を示す回路図である。 高速伝送信号を検出する検出器の構成例を示す回路図である。 出力制御部の構成例を示す図である。 伝送装置の動作を説明するためのタイミングチャートである。 本技術を適用した伝送装置の第１の変形例を示すブロック図である。 本技術を適用した伝送装置の第２の変形例を示すブロック図である。 伝送装置の検出部の変形例を示す図である。 高速信号フィルタの第１の変形例を示すブロック図である。 パルス幅伸長器の構成例を示す回路図である。 高速信号フィルタの第２の変形例を示すブロック図である。 高速信号フィルタの第３の変形例を示すブロック図である。 本技術を適用した送信装置の第１の実施の形態を示すブロック図である。 本技術を適用した送信装置の第２の実施の形態を示すブロック図である。 本技術を適用した受信装置の第１の実施の形態を示すブロック図である。 本技術を適用した受信装置の第２の実施の形態を示すブロック図である。

以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．変形例

＜１．実施の形態＞
｛伝送装置１の構成例｝
図１は、本技術を適用した伝送装置１の一実施の形態を示すブロック図である。伝送装置１は、例えば、USB3.0信号を光信号に変換して伝送する光伝送装置やミリ波信号に変換して伝送するミリ波伝送装置に用いられる。

上述したように、USB3.0では、低速制御信号（LFPS）と高速伝送信号の２種類の信号が伝送される。低速制御信号は、20ns〜100nsの長い周期の信号であり、所定の期間伝送される。最も短い低速制御信号は、最短で２パルスのLFPS pingと呼ばれる制御信号である。一方、高速伝送信号は、情報の伝送に用いられる5Gbpsの信号である。

また、上述したように、USB3.0では、伝送信号がない期間にElectrical Idle状態にする仕様が規定されている。Electrical Idle状態では、出力信号を所定のレベルに保ち、伝送路上のノイズを小さくすることが推奨されている。

伝送装置１は、検出部１１及び出力制御部１２を含むように構成される。検出部１１は、検出器２１及び検出器２２を含むように構成される。

検出器２１、検出器２２、及び、出力制御部１２には、入力端子ＩＮａから入力信号が入力される。入力信号は、USB3.0に準拠したシリアルの差動信号である。

検出器２１は、入力信号に含まれる低速制御信号の検出を行い、検出結果を示す信号（以下、検出信号１と称する）を出力制御部１２に供給する。

検出器２２は、入力信号に含まれる高速伝送信号の検出を行い、検出結果を示す信号（以下、検出信号２と称する）を出力制御部１２に供給する。

出力制御部１２は、検出信号１及び検出信号２に基づいて、出力端子ＯＵＴａからの出力信号の出力を制御する。出力信号は、入力信号の品質を高めた信号であり、入力信号と同様に低速制御信号及び高速伝送信号を含む。

｛検出器２１の構成例｝
図２は、検出器２１の構成例を示している。検出器２１は、ヒステリシス付比較器４１、高速信号フィルタ４２、及び、低速制御信号検出器４３を含むように構成される。

ヒステリシス付比較器４１には、差動信号である入力信号の正側の信号が入力端子ＩＮｂ１Ｐから入力され、入力信号の負側の信号が入力端子ＩＮｂ１Ｎから入力される。ヒステリシス付比較器４１は、入力信号の正側の信号と負側の信号を比較し、比較結果を示す信号を出力する。これにより、入力信号がデジタル信号に変換されるとともに、ノイズが除去される。そして、ヒステリシス付比較器４１は、デジタル信号に変換した入力信号を高速信号フィルタ４２に供給する。

高速信号フィルタ４２は、デジタル信号に変換された入力信号から高速伝送信号を除去し、高速伝送信号を除去した入力信号を低速制御信号検出器４３に供給する。

低速制御信号検出器４３は、伝送装置１の内部又は外部から入力端子ＩＮｂ２に入力されるクロック信号に同期して入力信号をサンプリングし、入力信号に含まれる低速制御信号の検出を行う。低速制御信号検出器４３は、検出結果を示す検出信号１を出力端子ＯＵＴｂから出力し、出力制御部１２に供給する。

低速制御信号検出器４３は、入力信号が所定の閾値以上の場合、検出信号１をＨｉｇｈレベルに設定し、入力信号が所定の閾値未満の場合、検出信号１をＬｏｗレベルに設定する。ここで、高速信号フィルタ４２により入力信号から高速伝送信号が除去されているため、検出信号１は、低速制御信号の伝送期間において、Ｈｉｇｈレベルとなる。

｛高速信号フィルタ４２の構成例｝
図３は、高速信号フィルタ４２の構成例を示している。高速信号フィルタ４２は、直列に多段接続されたパルス幅短縮器６１−１乃至６１−ｎにより構成される。

なお、以下、パルス幅短縮器６１−１乃至６１−ｎを個々に区別する必要がない場合、単にパルス幅短縮器６１と称する。

図４は、パルス幅短縮器６１の回路の構成例を示している。パルス幅短縮器６１は、遅延素子７１とＡＮＤ回路７２を含むように構成される。

入力端子ＩＮｄから入力された信号は、遅延素子７１及びＡＮＤ回路７２に供給される。遅延素子７１は、所定の時間だけ信号を遅延させて、ＡＮＤ回路７２に供給する。ＡＮＤ回路７２は、入力端子ＩＮｄからの信号と遅延素子７１からの信号の論理積を示す信号を出力端子ＯＵＴｄから出力する。これにより、パルス幅短縮器６１に入力された信号は、遅延素子７１による遅延時間だけパルス幅が短縮されて出力される。

従って、高速信号フィルタ４２では、入力端子ＩＮｃから入力された信号のパルス幅が、パルス幅短縮器６１を通過するごとに短くなる。そして、所定の幅より狭いパルスが除去されて、出力端子ＯＵＴｃから出力される。従って、パルス幅短縮器６１の遅延素子７１の遅延量、及び、パルス幅短縮器６１の数を適切に設定することにより、簡単な回路構成で、低速でパルス幅の広い低速制御信号を残したまま、高速でパルス幅の狭い高速伝送信号を入力信号から除去することが可能になる。

｛検出器２２の構成例｝
図５は、伝送装置１の検出器２２の構成例を示している。検出器２２は、ヒステリシス付比較器１０１、検出回路１０２、検波回路１０３、電源１０４、及び、ヒステリシス付比較器１０５を含むように構成される。検出回路１０２は、遅延素子１１１、インバータ１１２、及び、ＡＮＤ回路１１３を含むように構成される。検波回路１０３は、ダイオード１２１、コンデンサ１２２、及び、抵抗１２３を含むように構成される。

ヒステリシス付比較器１０１の入力端子は、入力端子ＩＮｅＰ及びＩＮｅＮに接続され、出力端子は、遅延素子１１１の入力端子及びＡＮＤ回路１１３の入力端子に接続されている。遅延素子１１１の出力端子は、インバータ１１２を介して、ＡＮＤ回路１１３の入力端子に接続されている。ＡＮＤ回路１１３の出力端子は、ダイオード１２１のアノードに接続されている。コンデンサ１２２は、ダイオード１２１のカソードとグラウンドの間に接続されている。抵抗１２３は、ダイオード１２１のカソードとグラウンドの間に接続されている。電源１０４の＋端子はヒステリシス付比較器１０５の入力端子に接続され、−端子はグラウンドに接続されている。ヒステリシス付比較器１０５の入力端子は、ダイオード１２１のカソードに接続され、出力端子は出力端子ＯＵＴｅに接続されている。

ヒステリシス付比較器１０１には、入力信号の正側の信号が入力端子ＩＮｅＰから入力され、入力信号の負側の信号が入力端子ＩＮｅＮから入力される。そして、ヒステリシス付比較器１０１は、検出器２１のヒステリシス付比較器４１と同様に、入力信号をデジタル信号に変換するとともに、ノイズの除去を行う。ヒステリシス付比較器１０１は、デジタル信号に変換した入力信号を、遅延素子１１１及びＡＮＤ回路１１３に供給する。

検出回路１０２は、デジタル信号に変換された入力信号の立ち上がりの検出を行い、検出結果を示す信号（以下、立ち上がり検出信号と称する）を出力する。具体的には、検出回路１０２は、入力信号がＬｏｗレベルからＨｉｇｈレベルに変化したとき、遅延素子１１１による遅延時間だけＨｉｇｈレベルとなる立ち上がり検出信号を出力する。

検波回路１０３は、立ち上がり検出信号の検波を行う。すなわち、検波回路１０３は、立ち上がり検出信号によりコンデンサ１２２により蓄積される電荷に応じた電圧を示す検波信号を出力する。

検波信号は、入力信号のレベルが短い周期で変化する期間（例えば、高速伝送信号の伝送期間）において、Ｌｏｗレベルから徐々に値が大きくなり、所定のＨｉｇｈレベルに達した後、そのまま維持される。その後、入力信号のレベルが長い周期で変化する期間（例えば、低速制御信号の伝送期間）や入力信号のレベルが一定の期間（例えば、Electrical Idle状態の期間）が続くと、検波信号のレベルは徐々に下がり、所定のＬｏｗレベルに達した後、そのまま維持される。このように、検波信号は、ＬｏｗレベルからＨｉｇｈレベルに達するまでの立ち上がり、及び、ＨｉｇｈレベルからＬｏｗレベルに達するまでの立ち下がりに所定の時間を要する。

ヒステリシス付比較器１０５は、検波回路からの検波信号と、電源１０４により規定される基準レベル（基準電圧）とを比較する。そして、ヒステリシス付比較器１０５は、比較結果を示す信号を、高速伝送制御信号の検出結果を示す検出信号２として、出力端子ＯＵＴｅから出力する。

ここで、検出信号２は、検波信号が基準レベル＋ΔＬ１以上になったとき、Ｈｉｇｈレベルになり、検波信号が基準レベル−ΔＬ２以下になったとき、Ｌｏｗレベルになる。なお、Δ１、Δ２は、所定の値に設定される。

これにより、検出信号２は、入力信号が短い周期で変化する期間において、Ｈｉｇｈレベルとなり、入力信号が長い周期で変化する期間、又は、入力信号のレベルが一定の期間において、Ｌｏｗレベルとなる。従って、検出信号２は、例えば、入力信号が変化する周期が短い高速伝送信号の伝送期間において、Ｈｉｇｈレベルとなり、それ以外の期間においてＬｏｗレベルとなる。

ただし、上述したように検波信号の立ち上がりに時間を要するため、高速伝送信号の伝送期間が開始されてから検出信号２がＨｉｇｈレベルになるまでに所定の時間を要する。同様に、検波信号の立ち下がりに時間を要するため、高速伝送信号の伝送期間が終了してから検出信号２がＬｏｗレベルになるまでに所定の時間を要する。

｛出力制御部１２の構成例｝
図６は、出力制御部１２の構成例を示している。出力制御部１２は、制御信号生成器１５１、制御論理回路１５２、可変電源１５３、スイッチ１５４、及び、セレクタ１５５を含むように構成される。

入力端子ＩＮｆ１には、図１の入力端子ＩＮａから入力信号が入力される。入力端子ＩＮｆ２には、検出器２１から検出信号１が入力される。入力端子ＩＮｆ３には、検出器２２から検出信号２が入力される。入力端子ＩＮｆ４には、伝送装置１の内部又は外部から所定の周波数のクロック信号が入力される。

制御信号生成器１５１は、入力端子ＩＮｆ２から供給される検出信号１がＨｉｇｈレベルの間、入力端子ＩＮｆ４から供給されるクロック信号により低速制御信号を生成し、生成した低速制御信号をセレクタ１５５の入力端子１に供給する。一方、制御信号生成器１５１は、検出信号１がＬｏｗレベルの間、低速制御信号の生成及び供給を停止する。

制御論理回路１５２は、入力端子ＩＮｆ３から供給される検出信号２に基づいて、スイッチ１５４に供給するスイッチ制御信号の出力を制御する。具体的には、制御論理回路１５２は、検出信号２がＨｉｇｈレベルのとき、スイッチ制御信号をＨｉｇｈレベルに設定し、検出信号２がＬｏｗレベルのとき、スイッチ制御信号をＬｏｗレベルに設定する。

また、制御論理回路１５２は、入力端子ＩＮｆ２から供給される検出信号１に基づいて、セレクタ１５５に供給するセレクタ信号の出力を制御する。具体的には、制御論理回路１５２は、検出信号１がＨｉｇｈレベルのとき、セレクタ信号をＨｉｇｈレベルに設定し、検出信号１がＬｏｗレベルのとき、セレクタ信号をＬｏｗレベルに設定する。

可変電源１５３は、出力電圧が可変の電源であり、＋端子がスイッチ１５４の端子ｂに接続され、−端子がグラウンドに接続されている。可変電源１５３は、Electrical Idle状態のときの出力信号のレベル（以下、アイドルレベルと称する）を規定する。

スイッチ１５４の端子ａは入力端子ＩＮｆ１に接続され、端子ｃはセレクタ１５５の入力端子０に接続されている。スイッチ１５４は、制御論理回路１５２からのスイッチ制御信号により、接点の状態が変化する。具体的には、スイッチ制御信号がＨｉｇｈレベルのとき、スイッチ１５４の接点は端子ａに接続され、スイッチ制御信号がＬｏｗレベルのとき、スイッチ１５４の接点は端子ｂに接続される。

セレクタ１５５は、制御論理回路１５２からのセレクタ信号に基づいて、入力端子１に入力されるセレクタ入力信号１及び入力端子０に入力されるセレクタ入力信号０のうちいずれか一方を選択して、出力する。具体的には、セレクタ１５５は、セレクタ信号がＨｉｇｈレベルのとき、セレクタ入力信号１を出力し、セレクタ信号がＬｏｗレベルのとき、セレクタ入力信号０を出力する。セレクタ１５５から出力される信号は、出力端子ＯＵＴｆ、及び、図１の出力端子ＯＵＴａを介して、出力信号として伝送装置１の後段の装置に出力される。

｛伝送装置１の動作｝
次に、図７のタイミングチャートに従って、伝送装置１の動作について説明する。なお、図７のタイミングチャートでは、上段から順に、入力信号、検出信号１、検出信号２、セレクタ信号、スイッチ制御信号、セレクタ入力信号１、セレクタ入力信号０、及び、出力信号の時系列に沿った変化が示されている。

時刻ｔ０において、入力信号は、Electrical Idle状態であり、所定のアイドルレベルに設定される。これにより、検出器２１から制御信号生成器１５１及び制御論理回路１５２に入力される検出信号１は、Ｌｏｗレベルになる。そして、制御信号生成器１５１は、セレクタ１５５の入力端子１への低速制御信号を停止した状態となる。また、制御論理回路１５２は、セレクタ１５５に入力するセレクタ信号をＬｏｗレベルに設定する。これにより、セレクタ１５５は、入力端子０に入力されるセレクタ入力信号０を出力した状態となる。

また、検出器２２から制御論理回路１５２に入力される検出信号２は、Ｌｏｗレベルになる。これにより、制御論理回路１５２は、スイッチ１５４に入力するスイッチ制御信号をＬｏｗレベルに設定する。その結果、スイッチ１５４の接点が端子ｂに接続され、セレクタ１５５の入力端子０に入力されるセレクタ入力信号１が、可変電源１５３により規定されるアイドルレベルに設定される。

これにより、伝送装置１からは、可変電源１５３により規定されるアイドルレベルの出力信号が出力される。また、Electrical Idle状態の期間に入力信号にノイズが乗っていても、出力信号は、ノイズの影響を受けずにアイドルレベルに保たれる。

次に、時刻ｔ１において、低速制御信号の伝送が開始された場合、時刻ｔ１から非常に短い時間が経過した時刻ｔ２において、検出信号１がＨｉｇｈレベルになる。これにより、制御信号生成器１５１は、低速制御信号の生成を開始し、生成した低速制御信号をセレクタ１５５の入力端子１に入力する。なお、低速制御信号は予め決められたパターンの信号であり、制御信号生成器１５１は、その決められたパターンの信号を生成する。

また、制御論理回路１５２は、セレクタ信号をＨｉｇｈレベルに設定し、セレクタ１５５は、セレクタ入力信号１の出力を開始する。これにより、伝送装置１からは、制御信号生成器１５１により生成された低速制御信号が、出力信号として出力される。

次に、時刻ｔ３において、低速制御信号の伝送が終了し、Electrical Idle状態に戻った場合、時刻ｔ３から非常に短い時間が経過した時刻ｔ４において、検出信号１がＬｏｗレベルになる。これにより、制御信号生成器１５１は、低速制御信号の生成を終了し、セレクタ１５５の入力端子１への低速制御信号の供給を停止する。

また、制御論理回路１５２は、セレクタ信号をＬｏｗレベルに設定し、セレクタ１５５はセレクタ入力信号０の出力を開始する。これにより、伝送装置１からは、アイドルレベルの出力信号が出力される。また、Electrical Idle状態の期間に入力信号にノイズが乗っていても、出力信号は、ノイズの影響を受けずにアイドルレベルに保たれる。

次に、時刻ｔ６において、高速伝送信号の伝送が開始された場合、時刻ｔ６から所定の時間が経過した時刻ｔ７において、検出信号２がＨｉｇｈレベルになる。これにより、制御論理回路１５２は、スイッチ制御信号をＨｉｇｈレベルに設定し、スイッチ１５４の接点が端子ａに接続される。そして、入力端子ＩＮｆ１から入力される入力信号が、セレクタ１５５の入力端子０に入力される。

一方、制御論理回路１５２は、セレクタ信号をＬｏｗレベルに維持し、セレクタ１５５は、セレクタ入力信号０の出力を維持する。従って、伝送装置１からは、入力信号がそのまま出力される。より具体的には、高速伝送信号の伝送期間なので、伝送装置１からは、入力信号に含まれる高速伝送信号が出力される。

なお、時刻ｔ６と時刻ｔ７の間の時間は、検出器２２の高速伝送信号の検出遅延時間に相当し、その遅延時間だけ高速伝送信号の先頭部分のデータが欠けてしまう。しかし、一般的に、高速のシリアル伝送信号のデータの先頭部には、十分な長さのトレーニングデータが配置される。従って、高速伝送信号の先頭部分のデータが欠けても、特に問題は発生しない。

ちなみに、USB3.0の場合、高速伝送信号の先頭に2msのトレーニングデータ期間が配置される。一方、検出器２２の高速伝送信号の検出遅延時間は、数100ns程度である。

次に、時刻ｔ８において、高速伝送信号の伝送が終了し、Electrical Idle状態に戻った場合、時刻ｔ８から所定の時間が経過した時刻ｔ９において、検出信号２がＬｏｗレベルになる。これにより、制御論理回路１５２は、スイッチ制御信号をＬｏｗレベルに設定し、スイッチ１５４の接点が端子ｂに接続される。そして、セレクタ１５５の入力端子０に入力されるセレクタ入力信号０がアイドルレベルに設定される。

一方、制御論理回路１５２は、セレクタ信号をＬｏｗレベルに維持し、セレクタ１５５はセレクタ入力信号０の出力を維持する。従って、伝送装置１からは、アイドルレベルの出力信号が出力される。また、Electrical Idle状態の期間に入力信号にノイズが乗っていても、出力信号は、ノイズの影響を受けずにアイドルレベルに保たれる。

以上のようにして、伝送装置１は、USB3.0の規格に準拠した入力信号を受信し、受信した入力信号よりノイズ量が少なく高品質の出力信号を後段の装置に伝送することができる。より具体的には、伝送装置１は、入力信号の低速制御信号及びElectrical Idle状態の期間の信号からノイズを除去した信号を、出力信号として後段の装置に伝送することができる。

また、低速制御信号を内部で生成するため、LFPS pingのような非常に短い信号も欠落させずに、確実に後段の装置に伝送することができる。

さらに、入力信号のノイズを除去し、デジタル信号に変換してから低速制御信号及び高速伝送信号の検出するため、入力信号の振幅が小さくても、確実に低速制御信号及び高速伝送信号を検出して、後段の装置に伝送することができる。

なお、検出器２２において、高速伝送信号だけでなく、低速制御信号も検出するようにした場合、低速制御信号の伝送期間に検出器２２から出力される検出信号２は、一点鎖線で示されるように遷移する。すなわち、検出信号２がＨｉｇｈレベルになる期間は、検出信号１がＨｉｇｈレベルになる期間より所定の時間だけ遅れた期間となる。

これに対して、制御論理回路１５２は、検出信号１及び検出信号２がともにＨｉｇｈレベルの期間は、スイッチ制御信号をＬｏｗレベルに設定する。また、制御論理回路１５２は、時刻ｔ４において検出信号１がＬｏｗレベルになった後も、最低でも検出信号２がＬｏｗレベルになる時刻ｔ５までの期間は、検出信号２がＨｉｇｈレベルでも、スイッチ制御信号をＬｏｗレベルに維持する。

これにより、スイッチ制御信号が、一点鎖線で示される部分のように、低速制御信号の伝送期間が終了した後、短期間だけＨｉｇｈレベルに設定されることにより、Electrical Idle状態の入力信号が出力信号として出力されることが防止される。

＜２．変形例＞
以下、上述した本技術の実施の形態の変形例について説明する。

｛伝送装置１の変形例｝
図８は、伝送装置１の第１の変形例である伝送装置２０１の構成例を示すブロック図である。なお、図中、図１と対応する部分には同じ符号を付している。

伝送装置２０１は、図１の伝送装置１と比較して、バッファ２１１−１乃至２１１−ｍが設けられている点が異なる。

バッファ２１１−１乃至２１１−ｍは、入力端子ＩＮａと出力制御部１２との間に接続される。バッファ２１１−１乃至２１１−ｍは、それぞれ入力信号の振幅を増幅する。これにより、伝送装置２０１は、高速伝送信号の振幅を増幅して出力することができる。

図９は、伝送装置１の第２の変形例である伝送装置２５１の構成例を示すブロック図である。なお、図中、図１と対応する部分には同じ符号を付している。

伝送装置２５１は、図１の伝送装置１と比較して、入力端子ＩＮａと検出器２１との間にバッファ２６１−１が設けられ、入力端子ＩＮａと出力制御部１２との間にバッファ２６１−１乃至２６１−ｐが設けられている点が異なる。

伝送装置２５１は、図８の伝送装置２０１と比較して、出力制御部１２に入力される入力信号だけでなく、検出器２１に入力される入力信号の振幅も増幅する。これにより、検出器２１による低速制御信号の検出精度を向上させることができる。

なお、図示は省略するが、検出器２２に入力される入力信号の振幅も増幅するようにしてもよい。或いは、検出器２２に入力される入力信号の振幅を増幅して、検出器２１に入力される入力信号の振幅を増幅しないようにしてもよい。

｛検出部１１の変形例｝
図１０は、検出部１１の変形例である検出部３０１の構成例を示すブロック図である。なお、図中、図２及び図５と対応する部分には同じ符号を付してある。

検出部３０１は、検出器２１のヒステリシス付比較器４１と検出器２２のヒステリシス付比較器１０１とを共通化するようにしたものある。具体的には、ヒステリシス付比較器４１及びヒステリシス付比較器１０１の代わりに、ヒステリシス付比較器３１１が設けられている。

ヒステリシス付比較器３１１には、入力信号の正側の信号が入力端子ＩＮｇ１Ｐから入力され、入力信号の負側の信号が入力端子ＩＮｇ１Ｎから入力される。そして、ヒステリシス付比較器３１１は、ヒステリシス付比較器４１及びヒステリシス付比較器１０１と同様に、入力信号をデジタル信号に変換するとともに、ノイズの除去を行う。ヒステリシス付比較器３１１は、デジタル信号に変換した入力信号を、高速信号フィルタ４２、遅延素子１１１及びＡＮＤ回路１１３に供給する。

｛高速信号フィルタ４２の変形例｝
図１１は、高速信号フィルタ４２の第１の変形例である高速信号フィルタ３３１の構成例を示している。

高速信号フィルタ３３１は、図３の高速信号フィルタ４２と比較して、パルス幅短縮器６１−１乃至６１−ｎの後段に、直列に多段接続されたパルス幅伸長器３４１−１乃至３４１−ｎが設けられている点が異なる。なお、以下、パルス幅伸長器３４１−１乃至３４１−ｎを個々に区別する必要がない場合、単にパルス幅伸長器３４１と称する。

図１２は、パルス幅伸長器３４１の回路の構成例を示している。パルス幅伸長器３４１は、遅延素子３５１とＯＲ回路３５２を含むように構成される。

入力端子ＩＮｉから入力された信号は、遅延素子３５１及びＯＲ回路３５２に供給される。遅延素子３５１は、所定の時間だけ信号を遅延させて、ＯＲ回路３５２に供給する。ＯＲ回路３５２は、入力端子ＩＮｉからの信号と遅延素子３５１からの信号の論理和を示す信号を出力端子ＯＵＴｉから出力する。これにより、パルス幅伸長器３４１に入力された信号は、遅延素子３５１による遅延時間だけパルス幅が伸長されて出力される。

従って、高速信号フィルタ３３１では、入力端子ＩＮｈから入力された信号のパルス幅が、パルス幅短縮器６１を通過するごとに短くなる。そして、所定の幅より狭いパルスが除去される。その後、パルス幅伸長器３４１を通過するごと、信号のパルス幅が長くなる。これにより、入力信号から高速伝送信号を除去した後、低速制御信号のパルス幅を元に戻すことができる。

なお、高速信号フィルタ３３１において、パルス幅短縮器６１とパルス幅伸長器３４１の数は、必ずしも一致していなくてもよい。

図１３は、高速信号フィルタ４２の第２の変形例である高速信号フィルタ３７１の回路の構成例を示している。

高速信号フィルタ３７１は、直列に多段接続されたパルス幅伸長器３４１−１乃至３４１−ｎにより構成される。

上述した高速信号フィルタ４２及び高速信号フィルタ３３１は、正論理の信号から、パルス幅の狭い高速信号を除去するフィルタであるのに対し、高速信号フィルタ３７１は、負論理の信号から、パルス幅の狭い高速信号を除去するフィルタである。

パルス幅伸長器３４１は、正論理の信号のパルス幅を伸長するが、裏を返せば、負論理の信号のパルス幅を短縮する。従って、高速信号フィルタ３７１では、入力端子ＩＮｊから入力された負論理の信号のパルス幅が、パルス幅伸長器３４１を通過するごとに短くなる。そして、所定の幅より狭いパルスが除去された信号が、出力端子ＯＵＴｊから出力される。

従って、パルス幅伸長器３４１の遅延素子３５１の遅延量、及び、パルス幅伸長器３４１の数を適切に設定することにより、負論理の入力信号において、パルス幅の広い低速制御信号を残したまま、パルス幅の狭い高速伝送信号を除去することができる。

図１４は、高速信号フィルタ４２の第３の変形例である高速信号フィルタ３８１の回路の構成例を示している。

高速信号フィルタ３８１は、図１３の高速信号フィルタ３７１と比較して、パルス幅伸長器３４１−１乃至３４１−ｎの後段に、直列に多段接続されたパルス幅短縮器６１−１乃至６１−ｎが設けられている点が異なる。

パルス幅短縮器６１は、正論理の信号のパルス幅を短縮するが、裏を返せば、負論理の信号のパルス幅を伸長する。従って、高速信号フィルタ３８１では、入力端子ＩＮｊから入力された負論理の信号のパルス幅が、パルス幅伸長器３４１を通過するごとに短くなる。そして、所定の幅より狭いパルスが除去される。その後、パルス幅短縮器６１を通過するごと、信号のパルス幅が長くなる。これにより、負論理の入力信号から高速伝送信号を除去した後、低速制御信号のパルス幅を元に戻すことができる。

なお、高速信号フィルタ３８１において、パルス幅短縮器６１とパルス幅伸長器３４１の数は、必ずしも一致していなくてもよい。

＜３．本技術の適用例＞
次に、本技術の適用例について説明する。

図１５は、光信号を送信する伝送装置の１つである送信装置５０１に、伝送装置１を用いた例を示している。

送信装置５０１は、伝送装置１及び送信部５１１を含むように構成される。送信部５１１は、レーザドライバ５２１及びレーザダイオード（電気−光変換素子）５２２を含むように構成される。

伝送装置１は、USB3.0信号である入力電気信号が入力されると、上述した処理により、入力電気信号よりノイズ量が少なく高品質の出力電気信号を生成し、レーザドライバ５２１に供給する。

レーザダイオード５２２は、レーザドライバ５２１の制御の下に、差動信号である出力電気信号をデジタル信号に変換し、さらに光信号（出力光信号）に変換して、出力する。

このように、送信装置５０１は、USB3.0信号を光信号に変換して送信することができる。また、送信装置５０１は、送信する光信号のノイズ量を減らし、品質を向上させることができる。

図１６は、ミリ波信号を送信する伝送装置の１つである送信装置５５１に、伝送装置１を用いた例を示している。

送信装置５０１は、伝送装置１及びミリ波送信部５６１を含むように構成される。

伝送装置１は、USB3.0信号である入力ベースバンド信号が入力されると、上述した処理により、入力ベースバンド信号よりノイズ量が少なく高品質の出力ベースバンド信号を生成し、ミリ波送信部５６１に供給する。

ミリ波送信器５６１は、差動信号である出力ベースバンド信号をデジタル信号に変換し、デジタル信号に変換した出力ベースバンド信号を周波数の搬送波に重畳することにより、出力ミリ波信号を生成する。ミリ波送信器５６１は、生成した出力ミリ波信号を送信する。

このように、送信装置５５１は、USB3.0信号をミリ波信号に変換して送信することができる。また、送信装置５５１は、送信するミリ波信号のノイズ量を減らし、品質を向上させることができる。

図１７は、光信号を受信する伝送装置の１つである受信装置６０１に、伝送装置１を用いた例を示している。

受信装置６０１は、受信部６１１及び伝送装置１を含むように構成される。受信部６１１は、光電変換素子６２１及び電流電圧変換回路６２２を含むように構成される。

光電変換素子６２１には、図示せぬ受信装置が受信した入力光信号が入力される。入力光信号は、USB3.0信号を光信号に変換した信号である。光電変換素子６２１は、入力光信号を電気信号に光電変換し、電流電圧変換回路６２２に供給する。

電流電圧変換回路６２２は、光電変換素子６２１から供給される電流による電気信号を電圧による電気信号に変換するとともに、デジタル信号から差動信号に変換し、伝送装置１に供給する。

伝送装置１は、上述した処理により、電流電圧変換回路６２２から供給される電気信号（USB3.0信号）よりノイズ量が少なく高品質の出力電気信号を生成する。伝送装置１は、生成した出力電気信号を後段の装置に出力する。

このように、受信装置６０１は、受信した光信号をUSB3.0信号に変換して、後段の装置に供給することができる。また、受信装置６０１は、後段の装置に供給するUSB3.0信号のノイズ量を減らし、品質を向上させることができる。

図１８は、ミリ波信号を受信する伝送装置の１つである受信装置６５１に、伝送装置１を用いた例を示している。

受信装置６５１は、ミリ波受信器６６１及び伝送装置１を含むように構成される。

ミリ波受信器６６１は、入力ミリ波信号を受信する。入力ミリ波信号は、所定の周波数の搬送波に、デジタル信号に変換したUSB3.0信号がベースバンド信号として重畳された信号である。ミリ波受信器６６１は、入力ミリ波信号からベースバンド信号を抽出し、抽出したベースバンド信号（USB3.0信号）を伝送装置１に供給する。

伝送装置１は、上述した処理により、ミリ波受信器６６１から供給されるベースバンド信号よりノイズ量が少なく高品質の出力ベースバンド信号を生成する。伝送装置１は、生成した出力ベースバンド信号を後段の装置に出力する。

このように、受信装置６５１は、受信したミリ波信号からUSB3.0信号を抽出して、後段の装置に供給することができる。また、受信装置６５１は、後段の装置に供給するUSB3.0信号のノイズ量を減らし、品質を向上させることができる。

なお、図１５乃至図１８の各装置において、伝送装置１の代わりに、伝送装置２０１又は伝送装置２５１を用いることも可能である。

また、以上の説明では、USB3.0の規格に準拠した信号の伝送に本技術を適用する例を示したが、他の規格に準拠した信号の伝送に本技術を適用することも可能である。例えば、本技術は、USB3.1等、速度が異なる信号を含むシリアル信号や、伝送信号がない場合に信号を所定のレベルに保つシリアル信号を伝送する場合に適用することができる。

さらに、以上の説明では、低速の信号（例えば、低速制御信号）を伝送装置１内で生成して出力する例を示したが、信号の仕様等に応じて、高速の信号（例えば、高速伝送信号）と同様に、低速の信号の伝送時に入力信号をそのまま出力するようにしてもよい。逆に、信号等の仕様に応じて、高速の信号を伝送装置１内で生成するようにしてもよい。

また、本技術は、速度が異なる３種類以上の信号を含む信号の伝送にも適用することが可能である。この場合、例えば、伝送装置が、速度が異なる３種類以上の複数の信号を入力信号からそれぞれ検出し、その検出結果に基づいて、複数の信号を含む出力信号の出力を制御するようにすればよい。また、例えば、伝送装置が、複数の信号のいずれかが検出されている間、検出された信号を出力し、複数の信号のいずれも検出されていない間、出力信号を所定のレベルに保つように制御するようにしてもよい。さらに、例えば、伝送装置が、複数の信号のうちの一部（例えば、低速制御信号等）が検出されている間、検出した信号を生成し、生成した信号を出力し、複数の信号のうちの残り（例えば、高速伝送信号等）が検出されている間、入力信号を出力するように制御するようにしてもよい。また、例えば、伝送装置が、複数の信号のいずれかが検出されている間、入力信号をそのまま出力するように制御するようにしてもよい。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

また、例えば、本技術は以下のような構成も取ることができる。

（１）
速度が異なる複数の信号を入力信号からそれぞれ検出する検出部と、
前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御部と
を備える伝送装置。
（２）
前記出力制御部は、前記複数の信号のいずれかが検出されている間、検出された信号を出力し、前記複数の信号のいずれも検出されていない間、前記出力信号を所定のレベルに保つように制御する
上記（１）に記載の伝送装置。
（３）
前記出力制御部は、前記複数の信号のうちの一部が検出されている間、検出した信号を生成し、生成した信号を出力し、前記複数の信号のうちの残りが検出されている間、前記入力信号を出力するように制御する
上記（２）に記載の伝送装置。
（４）
前記出力制御部は、前記複数の信号のいずれかが検出されている間、前記入力信号を出力するように制御する
上記（２）に記載の伝送装置。
（５）
前記複数の信号は、第１の信号及び前記第１の信号より高速の第２の信号を含み、
前記検出部は、
前記入力信号から前記第２の信号を除去するフィルタ回路と、
前記第２の信号が除去された前記入力信号から前記第１の信号を検出する第１の検出回路と
を備える上記（１）乃至（４）のいずれかに記載の伝送装置。
（６）
前記入力信号は差動信号であり、
前記検出部は、
前記入力信号の正側の信号と負側の信号を比較する第１のヒステリシス付比較器を
さらに備え、
前記フィルタ回路は、前記第１のヒステリシス付比較器によりデジタル信号に変換された前記入力信号から前記第２の信号を除去する
上記（５）に記載の伝送装置。
（７）
前記フィルタ回路は、信号のパルス幅を短縮するパルス幅短縮器が多段接続された第１の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第２の回路のうち少なくとも一方を備える
上記（５）又は（６）に記載の伝送装置。
（８）
前記フィルタ回路において、前記第１の回路の後段又は前段に前記第２の回路が設けられている
上記（７）に記載の伝送装置。
（９）
前記複数の信号は、第１の信号及び前記第１の信号より高速の第２の信号を含み、
前記検出部は、
前記入力信号の立ち上がりを検出する第２の検出回路と、
前記第２の検出回路から出力される検出信号の検波を行う検波回路と、
前記検波回路から出力される検波信号を所定の基準レベルと比較し、比較した結果を前記第２の信号の検出結果として出力する第２のヒステリシス付比較器と
を備える上記（１）乃至（８）のいずれかに記載の伝送装置。
（１０）
前記入力信号は差動信号であり、
前記検出部は、
前記入力信号の正側の信号と負側の信号を比較する第３のヒステリシス付比較器を
さらに備え、
前記第２の検出回路は、前記第３のヒステリシス付比較器によりデジタル信号に変換された前記入力信号の立ち上がりを検出する
上記（９）に記載の伝送装置。
（１１）
前記出力信号をミリ波信号に変換して送信する送信部を
さらに備える上記（１）乃至（１０）のいずれかに記載の伝送装置。
（１２）
前記出力信号を光信号に変換して送信する送信部を
さらに備える上記（１）乃至（１０）のいずれかに記載の伝送装置。
（１３）
ミリ波信号を受信し、前記ミリ波信号からベースバンド信号を抽出する受信部を
さらに備え、
前記検出部は、前記ベースバンド信号に含まれる前記複数の信号を検出し、
前記出力制御部は、前記バースバンド信号に含まれる前記複数の信号を含む前記出力信号の出力を制御する
上記（１）乃至（１０）のいずれかに記載の伝送装置。
（１４）
光信号を受信し、前記光信号を電気信号に変換する受信部を
さらに備え、
前記出力制御部は、前記電気信号に含まれる前記複数の信号を含む前記出力信号の出力を制御する
上記（１）乃至（１０）のいずれかに記載の伝送装置。
（１５）
前記複数の信号は、LFPS（Low Frequency Periodic Signaling）を含む
上記（１）乃至（１４）のいずれかに記載の伝送装置。
（１６）
速度が異なる複数の信号を入力信号からそれぞれ検出する検出ステップと、
前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御ステップと
を含む伝送方法。
（１７）
信号のパルス幅を短縮するパルス幅短縮器が多段接続された第１の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第２の回路のうち少なくとも一方を備える
フィルタ回路。
（１８）
前記第１の回路の後段又は前段に前記第２の回路が設けられている
上記（１７）に記載のフィルタ回路。

１ 伝送装置， １１ 検出部， １２ 出力制御部， ２１，２２ 検出器， ４１ ヒステリシス付比較器， ４２ 高速信号フィルタ， ４３ 低速制御信号検出器， ６１−１乃至６１−ｎ パルス幅短縮器， １０１ ヒステリシス付比較器， １０２ 検出回路， １０３ 検波回路， １０４ 電源， １０５ ヒステリシス付比較器， １５１ 制御信号生成器， １５２ 制御論理回路， １５３ 可変電源， １５４ スイッチ， １５５ セレクタ， ２０１ 伝送装置， ２１１−１乃至２１１−ｍ バッファ， ２５１ 伝送装置， ２６１−１乃至２６１−ｐ バッファ， ３０１ 検出部， ３１１ ヒステリシス付比較器， ３３１ 高速信号フィルタ， ３４１−１乃至３４１−ｎ パルス幅伸長器， ３７１，３８１ 高速信号フィルタ， ５０１ 送信装置， ５１１ 送信部， ５２１ レーザドライバ， ５２２ レーザダイオード， ５５１ 送信装置， ５６１ ミリ波送信器， ６０１ 受信装置， ６１１ 受信部， ６２１ 光電変換素子， ６２２ 電流電圧変換回路， ６５１ 送信装置， ６６１ ミリ波受信器

Claims (18)

1. 速度が異なる複数の信号を入力信号からそれぞれ検出する検出部と、
   前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御部と
   を備える伝送装置。
2. 前記出力制御部は、前記複数の信号のいずれかが検出されている間、検出された信号を出力し、前記複数の信号のいずれも検出されていない間、前記出力信号を所定のレベルに保つように制御する
   請求項１に記載の伝送装置。
3. 前記出力制御部は、前記複数の信号のうちの一部が検出されている間、検出した信号を生成し、生成した信号を出力し、前記複数の信号のうちの残りが検出されている間、前記入力信号を出力するように制御する
   請求項２に記載の伝送装置。
4. 前記出力制御部は、前記複数の信号のいずれかが検出されている間、前記入力信号を出力するように制御する
   請求項２に記載の伝送装置。
5. 前記複数の信号は、第１の信号及び前記第１の信号より高速の第２の信号を含み、
   前記検出部は、
   前記入力信号から前記第２の信号を除去するフィルタ回路と、
   前記第２の信号が除去された前記入力信号から前記第１の信号を検出する第１の検出回路と
   を備える請求項１に記載の伝送装置。
6. 前記入力信号は差動信号であり、
   前記検出部は、
   前記入力信号の正側の信号と負側の信号を比較する第１のヒステリシス付比較器を
   さらに備え、
   前記フィルタ回路は、前記第１のヒステリシス付比較器によりデジタル信号に変換された前記入力信号から前記第２の信号を除去する
   請求項５に記載の伝送装置。
7. 前記フィルタ回路は、信号のパルス幅を短縮するパルス幅短縮器が多段接続された第１の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第２の回路のうち少なくとも一方を備える
   請求項５に記載の伝送装置。
8. 前記フィルタ回路において、前記第１の回路の後段又は前段に前記第２の回路が設けられている
   請求項７に記載の伝送装置。
9. 前記複数の信号は、第１の信号及び前記第１の信号より高速の第２の信号を含み、
   前記検出部は、
   前記入力信号の立ち上がりを検出する第２の検出回路と、
   前記第２の検出回路から出力される検出信号の検波を行う検波回路と、
   前記検波回路から出力される検波信号を所定の基準レベルと比較し、比較した結果を前記第２の信号の検出結果として出力する第２のヒステリシス付比較器と
   を備える請求項１に記載の伝送装置。
10. 前記入力信号は差動信号であり、
    前記検出部は、
    前記入力信号の正側の信号と負側の信号を比較する第３のヒステリシス付比較器を
    さらに備え、
    前記第２の検出回路は、前記第３のヒステリシス付比較器によりデジタル信号に変換された前記入力信号の立ち上がりを検出する
    請求項９に記載の伝送装置。
11. 前記出力信号をミリ波信号に変換して送信する送信部を
    さらに備える請求項１に記載の伝送装置。
12. 前記出力信号を光信号に変換して送信する送信部を
    さらに備える請求項１に記載の伝送装置。
13. ミリ波信号を受信し、前記ミリ波信号からベースバンド信号を抽出する受信部を
    さらに備え、
    前記検出部は、前記ベースバンド信号に含まれる前記複数の信号を検出し、
    前記出力制御部は、前記バースバンド信号に含まれる前記複数の信号を含む前記出力信号の出力を制御する
    請求項１に記載の伝送装置。
14. 光信号を受信し、前記光信号を電気信号に変換する受信部を
    さらに備え、
    前記出力制御部は、前記電気信号に含まれる前記複数の信号を含む前記出力信号の出力を制御する
    請求項１に記載の伝送装置。
15. 前記複数の信号は、LFPS（Low Frequency Periodic Signaling）を含む
    請求項１に記載の伝送装置。
16. 速度が異なる複数の信号を入力信号からそれぞれ検出する検出ステップと、
    前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御ステップと
    を含む伝送方法。
17. 信号のパルス幅を短縮するパルス幅短縮器が多段接続された第１の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第２の回路のうち少なくとも一方を備える
    フィルタ回路。
18. 前記第１の回路の後段又は前段に前記第２の回路が設けられている
    請求項１７に記載のフィルタ回路。

Images