JP2016072790A - 伝送装置、伝送方法、及び、フィルタ回路 - Google Patents
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Abstract
【課題】速度が異なる複数の信号を含む信号を高品質で伝送する。
【解決手段】伝送装置は、速度が異なる複数の信号を入力信号からそれぞれ検出する検出部を備える。また、伝送装置は、検出部による複数の信号の検出結果に基づいて、複数の信号を含む出力信号の出力を制御する出力制御部を備える。本技術は、例えば、USB3.0の規格に準拠したシリアル信号を伝送する伝送装置や、上記のシリアル信号をミリ波信号又は光信号に変換して送受信する伝送装置に適用することができる。
【選択図】図1
【解決手段】伝送装置は、速度が異なる複数の信号を入力信号からそれぞれ検出する検出部を備える。また、伝送装置は、検出部による複数の信号の検出結果に基づいて、複数の信号を含む出力信号の出力を制御する出力制御部を備える。本技術は、例えば、USB3.0の規格に準拠したシリアル信号を伝送する伝送装置や、上記のシリアル信号をミリ波信号又は光信号に変換して送受信する伝送装置に適用することができる。
【選択図】図1
Description
本技術は、伝送装置、伝送方法、及び、フィルタ回路に関し、特に、速度が異なる複数の信号を含む信号を伝送する場合に用いて好適な伝送装置、伝送方法、及び、フィルタ回路に関する。
近年、USB(Universal Serial Bus)3.0の規格に準拠したシリアル信号(以下、USB3.0信号と称する)を光信号やミリ波信号に変換して伝送したいという要望がある。
USB3.0では、20ns〜100nsの長い周期の低速制御信号であるLFPS(Low Frequency Periodic Signaling)と5Gbpsの高速伝送信号の2種類の信号が伝送される。また、USB3.0では、伝送信号がない期間において、伝送路上に信号のない状態であるElectrical Idle状態にする仕様が規定されている。
従って、上記の要望を実現するためには、低速制御信号と高速伝送信号の速度が異なる複数の信号を含むシリアル信号を受信し、受信したシリアル信号を高品質で、後段の光通信又はミリ波通信を行う通信装置に伝送できるようにすることが望ましい。
一方、従来、USB3.0信号を少ない消費電力で検出できるようにする技術が提案されている(例えば、特許文献1参照)。
しかしながら、特許文献1では、USB3.0信号を受信し、受信したUSB3.0信号を高品質で後段の通信装置に伝送できるようにすることは検討されていない。
そこで、本技術は、例えばUSB3.0信号等の、速度が異なる複数の信号を含む信号を高品質で伝送できるようにするものである。
本技術の第1の側面の伝送装置は、速度が異なる複数の信号を入力信号からそれぞれ検出する検出部と、前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御部とを備える。
前記出力制御部には、前記複数の信号のいずれかが検出されている間、検出された信号を出力し、前記複数の信号のいずれも検出されていない間、前記出力信号を所定のレベルに保つように制御させることができる。
前記出力制御部には、前記複数の信号のうちの一部が検出されている間、検出した信号を生成し、生成した信号を出力し、前記複数の信号のうちの残りが検出されている間、前記入力信号を出力するように制御させることができる。
前記出力制御部には、前記複数の信号のいずれかが検出されている間、前記入力信号を出力するように制御させることができる。
前記複数の信号に、第1の信号及び前記第1の信号より高速の第2の信号を含ませ、前記検出部には、前記入力信号から前記第2の信号を除去するフィルタ回路と、前記第2の信号が除去された前記入力信号から前記第1の信号を検出する第1の検出回路とを設けることができる。
前記入力信号を差動信号とし、前記検出部には、前記入力信号の正側の信号と負側の信号を比較する第1のヒステリシス付比較器をさらに設け、前記フィルタ回路には、前記第1のヒステリシス付比較器によりデジタル信号に変換された前記入力信号から前記第2の信号を除去させることができる。
前記フィルタ回路には、信号のパルス幅を短縮するパルス幅短縮器が多段接続された第1の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第2の回路のうち少なくとも一方を設けることができる。
前記フィルタ回路において、前記第1の回路の後段又は前段に前記第2の回路を設けることができる。
前記複数の信号に、第1の信号及び前記第1の信号より高速の第2の信号を含ませ、前記検出部には、前記入力信号の立ち上がりを検出する第2の検出回路と、前記第2の検出回路から出力される検出信号の検波を行う検波回路と、前記検波回路から出力される検波信号を所定の基準レベルと比較し、比較した結果を前記第2の信号の検出結果として出力する第2のヒステリシス付比較器とを設けることができる。
前記入力信号を差動信号とし、前記検出部には、前記入力信号の正側の信号と負側の信号を比較する第3のヒステリシス付比較器をさらに設け、前記第2の検出回路には、前記第3のヒステリシス付比較器によりデジタル信号に変換された前記入力信号の立ち上がりを検出させることができる。
前記出力信号をミリ波信号に変換して送信する送信部をさらに設けることができる。
前記出力信号を光信号に変換して送信する送信部をさらに設けることができる。
ミリ波信号を受信し、前記ミリ波信号からベースバンド信号を抽出する受信部をさらに設け、前記検出部には、前記ベースバンド信号に含まれる前記複数の信号を検出させ、前記出力制御部には、前記バースバンド信号に含まれる前記複数の信号を含む前記出力信号の出力を制御させることができる。
光信号を受信し、前記光信号を電気信号に変換する受信部をさらに設け、前記出力制御部には、前記電気信号に含まれる前記複数の信号を含む前記出力信号の出力を制御させることができる。
前記複数の信号に、LFPS(Low Frequency Periodic Signaling)を含ませることができる。
本技術の第1の側面の伝送方法は、速度が異なる複数の信号を入力信号からそれぞれ検出する検出ステップと、前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御ステップとを含む。
本技術の第2の側面のフィルタ回路は、信号のパルス幅を短縮するパルス幅短縮器が多段接続された第1の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第2の回路のうち少なくとも一方を備える。
前記第1の回路の後段又は前段に前記第2の回路を設けることができる。
本技術の第1の側面においては、速度が異なる複数の信号が入力信号からそれぞれ検出され、前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力が制御される。
本技術の第2の側面においては、正論理又は負論理の信号の所定の幅より狭いパルスが除去される。
本技術の第1の側面によれば、速度が異なる複数の信号を含む信号を高品質で伝送することができる。
本技術の第2の側面によれば、簡単な回路構成により、パルス幅の狭い高速の信号を除去することができる。
以下、本技術を実施するための形態(以下、実施の形態という)について説明する。なお、説明は以下の順序で行う。
1.実施の形態
2.変形例
1.実施の形態
2.変形例
<1.実施の形態>
{伝送装置1の構成例}
図1は、本技術を適用した伝送装置1の一実施の形態を示すブロック図である。伝送装置1は、例えば、USB3.0信号を光信号に変換して伝送する光伝送装置やミリ波信号に変換して伝送するミリ波伝送装置に用いられる。
{伝送装置1の構成例}
図1は、本技術を適用した伝送装置1の一実施の形態を示すブロック図である。伝送装置1は、例えば、USB3.0信号を光信号に変換して伝送する光伝送装置やミリ波信号に変換して伝送するミリ波伝送装置に用いられる。
上述したように、USB3.0では、低速制御信号(LFPS)と高速伝送信号の2種類の信号が伝送される。低速制御信号は、20ns〜100nsの長い周期の信号であり、所定の期間伝送される。最も短い低速制御信号は、最短で2パルスのLFPS pingと呼ばれる制御信号である。一方、高速伝送信号は、情報の伝送に用いられる5Gbpsの信号である。
また、上述したように、USB3.0では、伝送信号がない期間にElectrical Idle状態にする仕様が規定されている。Electrical Idle状態では、出力信号を所定のレベルに保ち、伝送路上のノイズを小さくすることが推奨されている。
伝送装置1は、検出部11及び出力制御部12を含むように構成される。検出部11は、検出器21及び検出器22を含むように構成される。
検出器21、検出器22、及び、出力制御部12には、入力端子INaから入力信号が入力される。入力信号は、USB3.0に準拠したシリアルの差動信号である。
検出器21は、入力信号に含まれる低速制御信号の検出を行い、検出結果を示す信号(以下、検出信号1と称する)を出力制御部12に供給する。
検出器22は、入力信号に含まれる高速伝送信号の検出を行い、検出結果を示す信号(以下、検出信号2と称する)を出力制御部12に供給する。
出力制御部12は、検出信号1及び検出信号2に基づいて、出力端子OUTaからの出力信号の出力を制御する。出力信号は、入力信号の品質を高めた信号であり、入力信号と同様に低速制御信号及び高速伝送信号を含む。
{検出器21の構成例}
図2は、検出器21の構成例を示している。検出器21は、ヒステリシス付比較器41、高速信号フィルタ42、及び、低速制御信号検出器43を含むように構成される。
図2は、検出器21の構成例を示している。検出器21は、ヒステリシス付比較器41、高速信号フィルタ42、及び、低速制御信号検出器43を含むように構成される。
ヒステリシス付比較器41には、差動信号である入力信号の正側の信号が入力端子INb1Pから入力され、入力信号の負側の信号が入力端子INb1Nから入力される。ヒステリシス付比較器41は、入力信号の正側の信号と負側の信号を比較し、比較結果を示す信号を出力する。これにより、入力信号がデジタル信号に変換されるとともに、ノイズが除去される。そして、ヒステリシス付比較器41は、デジタル信号に変換した入力信号を高速信号フィルタ42に供給する。
高速信号フィルタ42は、デジタル信号に変換された入力信号から高速伝送信号を除去し、高速伝送信号を除去した入力信号を低速制御信号検出器43に供給する。
低速制御信号検出器43は、伝送装置1の内部又は外部から入力端子INb2に入力されるクロック信号に同期して入力信号をサンプリングし、入力信号に含まれる低速制御信号の検出を行う。低速制御信号検出器43は、検出結果を示す検出信号1を出力端子OUTbから出力し、出力制御部12に供給する。
低速制御信号検出器43は、入力信号が所定の閾値以上の場合、検出信号1をHighレベルに設定し、入力信号が所定の閾値未満の場合、検出信号1をLowレベルに設定する。ここで、高速信号フィルタ42により入力信号から高速伝送信号が除去されているため、検出信号1は、低速制御信号の伝送期間において、Highレベルとなる。
{高速信号フィルタ42の構成例}
図3は、高速信号フィルタ42の構成例を示している。高速信号フィルタ42は、直列に多段接続されたパルス幅短縮器61−1乃至61−nにより構成される。
図3は、高速信号フィルタ42の構成例を示している。高速信号フィルタ42は、直列に多段接続されたパルス幅短縮器61−1乃至61−nにより構成される。
なお、以下、パルス幅短縮器61−1乃至61−nを個々に区別する必要がない場合、単にパルス幅短縮器61と称する。
図4は、パルス幅短縮器61の回路の構成例を示している。パルス幅短縮器61は、遅延素子71とAND回路72を含むように構成される。
入力端子INdから入力された信号は、遅延素子71及びAND回路72に供給される。遅延素子71は、所定の時間だけ信号を遅延させて、AND回路72に供給する。AND回路72は、入力端子INdからの信号と遅延素子71からの信号の論理積を示す信号を出力端子OUTdから出力する。これにより、パルス幅短縮器61に入力された信号は、遅延素子71による遅延時間だけパルス幅が短縮されて出力される。
従って、高速信号フィルタ42では、入力端子INcから入力された信号のパルス幅が、パルス幅短縮器61を通過するごとに短くなる。そして、所定の幅より狭いパルスが除去されて、出力端子OUTcから出力される。従って、パルス幅短縮器61の遅延素子71の遅延量、及び、パルス幅短縮器61の数を適切に設定することにより、簡単な回路構成で、低速でパルス幅の広い低速制御信号を残したまま、高速でパルス幅の狭い高速伝送信号を入力信号から除去することが可能になる。
{検出器22の構成例}
図5は、伝送装置1の検出器22の構成例を示している。検出器22は、ヒステリシス付比較器101、検出回路102、検波回路103、電源104、及び、ヒステリシス付比較器105を含むように構成される。検出回路102は、遅延素子111、インバータ112、及び、AND回路113を含むように構成される。検波回路103は、ダイオード121、コンデンサ122、及び、抵抗123を含むように構成される。
図5は、伝送装置1の検出器22の構成例を示している。検出器22は、ヒステリシス付比較器101、検出回路102、検波回路103、電源104、及び、ヒステリシス付比較器105を含むように構成される。検出回路102は、遅延素子111、インバータ112、及び、AND回路113を含むように構成される。検波回路103は、ダイオード121、コンデンサ122、及び、抵抗123を含むように構成される。
ヒステリシス付比較器101の入力端子は、入力端子INeP及びINeNに接続され、出力端子は、遅延素子111の入力端子及びAND回路113の入力端子に接続されている。遅延素子111の出力端子は、インバータ112を介して、AND回路113の入力端子に接続されている。AND回路113の出力端子は、ダイオード121のアノードに接続されている。コンデンサ122は、ダイオード121のカソードとグラウンドの間に接続されている。抵抗123は、ダイオード121のカソードとグラウンドの間に接続されている。電源104の+端子はヒステリシス付比較器105の入力端子に接続され、−端子はグラウンドに接続されている。ヒステリシス付比較器105の入力端子は、ダイオード121のカソードに接続され、出力端子は出力端子OUTeに接続されている。
ヒステリシス付比較器101には、入力信号の正側の信号が入力端子INePから入力され、入力信号の負側の信号が入力端子INeNから入力される。そして、ヒステリシス付比較器101は、検出器21のヒステリシス付比較器41と同様に、入力信号をデジタル信号に変換するとともに、ノイズの除去を行う。ヒステリシス付比較器101は、デジタル信号に変換した入力信号を、遅延素子111及びAND回路113に供給する。
検出回路102は、デジタル信号に変換された入力信号の立ち上がりの検出を行い、検出結果を示す信号(以下、立ち上がり検出信号と称する)を出力する。具体的には、検出回路102は、入力信号がLowレベルからHighレベルに変化したとき、遅延素子111による遅延時間だけHighレベルとなる立ち上がり検出信号を出力する。
検波回路103は、立ち上がり検出信号の検波を行う。すなわち、検波回路103は、立ち上がり検出信号によりコンデンサ122により蓄積される電荷に応じた電圧を示す検波信号を出力する。
検波信号は、入力信号のレベルが短い周期で変化する期間(例えば、高速伝送信号の伝送期間)において、Lowレベルから徐々に値が大きくなり、所定のHighレベルに達した後、そのまま維持される。その後、入力信号のレベルが長い周期で変化する期間(例えば、低速制御信号の伝送期間)や入力信号のレベルが一定の期間(例えば、Electrical Idle状態の期間)が続くと、検波信号のレベルは徐々に下がり、所定のLowレベルに達した後、そのまま維持される。このように、検波信号は、LowレベルからHighレベルに達するまでの立ち上がり、及び、HighレベルからLowレベルに達するまでの立ち下がりに所定の時間を要する。
ヒステリシス付比較器105は、検波回路からの検波信号と、電源104により規定される基準レベル(基準電圧)とを比較する。そして、ヒステリシス付比較器105は、比較結果を示す信号を、高速伝送制御信号の検出結果を示す検出信号2として、出力端子OUTeから出力する。
ここで、検出信号2は、検波信号が基準レベル+ΔL1以上になったとき、Highレベルになり、検波信号が基準レベル−ΔL2以下になったとき、Lowレベルになる。なお、Δ1、Δ2は、所定の値に設定される。
これにより、検出信号2は、入力信号が短い周期で変化する期間において、Highレベルとなり、入力信号が長い周期で変化する期間、又は、入力信号のレベルが一定の期間において、Lowレベルとなる。従って、検出信号2は、例えば、入力信号が変化する周期が短い高速伝送信号の伝送期間において、Highレベルとなり、それ以外の期間においてLowレベルとなる。
ただし、上述したように検波信号の立ち上がりに時間を要するため、高速伝送信号の伝送期間が開始されてから検出信号2がHighレベルになるまでに所定の時間を要する。同様に、検波信号の立ち下がりに時間を要するため、高速伝送信号の伝送期間が終了してから検出信号2がLowレベルになるまでに所定の時間を要する。
{出力制御部12の構成例}
図6は、出力制御部12の構成例を示している。出力制御部12は、制御信号生成器151、制御論理回路152、可変電源153、スイッチ154、及び、セレクタ155を含むように構成される。
図6は、出力制御部12の構成例を示している。出力制御部12は、制御信号生成器151、制御論理回路152、可変電源153、スイッチ154、及び、セレクタ155を含むように構成される。
入力端子INf1には、図1の入力端子INaから入力信号が入力される。入力端子INf2には、検出器21から検出信号1が入力される。入力端子INf3には、検出器22から検出信号2が入力される。入力端子INf4には、伝送装置1の内部又は外部から所定の周波数のクロック信号が入力される。
制御信号生成器151は、入力端子INf2から供給される検出信号1がHighレベルの間、入力端子INf4から供給されるクロック信号により低速制御信号を生成し、生成した低速制御信号をセレクタ155の入力端子1に供給する。一方、制御信号生成器151は、検出信号1がLowレベルの間、低速制御信号の生成及び供給を停止する。
制御論理回路152は、入力端子INf3から供給される検出信号2に基づいて、スイッチ154に供給するスイッチ制御信号の出力を制御する。具体的には、制御論理回路152は、検出信号2がHighレベルのとき、スイッチ制御信号をHighレベルに設定し、検出信号2がLowレベルのとき、スイッチ制御信号をLowレベルに設定する。
また、制御論理回路152は、入力端子INf2から供給される検出信号1に基づいて、セレクタ155に供給するセレクタ信号の出力を制御する。具体的には、制御論理回路152は、検出信号1がHighレベルのとき、セレクタ信号をHighレベルに設定し、検出信号1がLowレベルのとき、セレクタ信号をLowレベルに設定する。
可変電源153は、出力電圧が可変の電源であり、+端子がスイッチ154の端子bに接続され、−端子がグラウンドに接続されている。可変電源153は、Electrical Idle状態のときの出力信号のレベル(以下、アイドルレベルと称する)を規定する。
スイッチ154の端子aは入力端子INf1に接続され、端子cはセレクタ155の入力端子0に接続されている。スイッチ154は、制御論理回路152からのスイッチ制御信号により、接点の状態が変化する。具体的には、スイッチ制御信号がHighレベルのとき、スイッチ154の接点は端子aに接続され、スイッチ制御信号がLowレベルのとき、スイッチ154の接点は端子bに接続される。
セレクタ155は、制御論理回路152からのセレクタ信号に基づいて、入力端子1に入力されるセレクタ入力信号1及び入力端子0に入力されるセレクタ入力信号0のうちいずれか一方を選択して、出力する。具体的には、セレクタ155は、セレクタ信号がHighレベルのとき、セレクタ入力信号1を出力し、セレクタ信号がLowレベルのとき、セレクタ入力信号0を出力する。セレクタ155から出力される信号は、出力端子OUTf、及び、図1の出力端子OUTaを介して、出力信号として伝送装置1の後段の装置に出力される。
{伝送装置1の動作}
次に、図7のタイミングチャートに従って、伝送装置1の動作について説明する。なお、図7のタイミングチャートでは、上段から順に、入力信号、検出信号1、検出信号2、セレクタ信号、スイッチ制御信号、セレクタ入力信号1、セレクタ入力信号0、及び、出力信号の時系列に沿った変化が示されている。
次に、図7のタイミングチャートに従って、伝送装置1の動作について説明する。なお、図7のタイミングチャートでは、上段から順に、入力信号、検出信号1、検出信号2、セレクタ信号、スイッチ制御信号、セレクタ入力信号1、セレクタ入力信号0、及び、出力信号の時系列に沿った変化が示されている。
時刻t0において、入力信号は、Electrical Idle状態であり、所定のアイドルレベルに設定される。これにより、検出器21から制御信号生成器151及び制御論理回路152に入力される検出信号1は、Lowレベルになる。そして、制御信号生成器151は、セレクタ155の入力端子1への低速制御信号を停止した状態となる。また、制御論理回路152は、セレクタ155に入力するセレクタ信号をLowレベルに設定する。これにより、セレクタ155は、入力端子0に入力されるセレクタ入力信号0を出力した状態となる。
また、検出器22から制御論理回路152に入力される検出信号2は、Lowレベルになる。これにより、制御論理回路152は、スイッチ154に入力するスイッチ制御信号をLowレベルに設定する。その結果、スイッチ154の接点が端子bに接続され、セレクタ155の入力端子0に入力されるセレクタ入力信号1が、可変電源153により規定されるアイドルレベルに設定される。
これにより、伝送装置1からは、可変電源153により規定されるアイドルレベルの出力信号が出力される。また、Electrical Idle状態の期間に入力信号にノイズが乗っていても、出力信号は、ノイズの影響を受けずにアイドルレベルに保たれる。
次に、時刻t1において、低速制御信号の伝送が開始された場合、時刻t1から非常に短い時間が経過した時刻t2において、検出信号1がHighレベルになる。これにより、制御信号生成器151は、低速制御信号の生成を開始し、生成した低速制御信号をセレクタ155の入力端子1に入力する。なお、低速制御信号は予め決められたパターンの信号であり、制御信号生成器151は、その決められたパターンの信号を生成する。
また、制御論理回路152は、セレクタ信号をHighレベルに設定し、セレクタ155は、セレクタ入力信号1の出力を開始する。これにより、伝送装置1からは、制御信号生成器151により生成された低速制御信号が、出力信号として出力される。
次に、時刻t3において、低速制御信号の伝送が終了し、Electrical Idle状態に戻った場合、時刻t3から非常に短い時間が経過した時刻t4において、検出信号1がLowレベルになる。これにより、制御信号生成器151は、低速制御信号の生成を終了し、セレクタ155の入力端子1への低速制御信号の供給を停止する。
また、制御論理回路152は、セレクタ信号をLowレベルに設定し、セレクタ155はセレクタ入力信号0の出力を開始する。これにより、伝送装置1からは、アイドルレベルの出力信号が出力される。また、Electrical Idle状態の期間に入力信号にノイズが乗っていても、出力信号は、ノイズの影響を受けずにアイドルレベルに保たれる。
次に、時刻t6において、高速伝送信号の伝送が開始された場合、時刻t6から所定の時間が経過した時刻t7において、検出信号2がHighレベルになる。これにより、制御論理回路152は、スイッチ制御信号をHighレベルに設定し、スイッチ154の接点が端子aに接続される。そして、入力端子INf1から入力される入力信号が、セレクタ155の入力端子0に入力される。
一方、制御論理回路152は、セレクタ信号をLowレベルに維持し、セレクタ155は、セレクタ入力信号0の出力を維持する。従って、伝送装置1からは、入力信号がそのまま出力される。より具体的には、高速伝送信号の伝送期間なので、伝送装置1からは、入力信号に含まれる高速伝送信号が出力される。
なお、時刻t6と時刻t7の間の時間は、検出器22の高速伝送信号の検出遅延時間に相当し、その遅延時間だけ高速伝送信号の先頭部分のデータが欠けてしまう。しかし、一般的に、高速のシリアル伝送信号のデータの先頭部には、十分な長さのトレーニングデータが配置される。従って、高速伝送信号の先頭部分のデータが欠けても、特に問題は発生しない。
ちなみに、USB3.0の場合、高速伝送信号の先頭に2msのトレーニングデータ期間が配置される。一方、検出器22の高速伝送信号の検出遅延時間は、数100ns程度である。
次に、時刻t8において、高速伝送信号の伝送が終了し、Electrical Idle状態に戻った場合、時刻t8から所定の時間が経過した時刻t9において、検出信号2がLowレベルになる。これにより、制御論理回路152は、スイッチ制御信号をLowレベルに設定し、スイッチ154の接点が端子bに接続される。そして、セレクタ155の入力端子0に入力されるセレクタ入力信号0がアイドルレベルに設定される。
一方、制御論理回路152は、セレクタ信号をLowレベルに維持し、セレクタ155はセレクタ入力信号0の出力を維持する。従って、伝送装置1からは、アイドルレベルの出力信号が出力される。また、Electrical Idle状態の期間に入力信号にノイズが乗っていても、出力信号は、ノイズの影響を受けずにアイドルレベルに保たれる。
以上のようにして、伝送装置1は、USB3.0の規格に準拠した入力信号を受信し、受信した入力信号よりノイズ量が少なく高品質の出力信号を後段の装置に伝送することができる。より具体的には、伝送装置1は、入力信号の低速制御信号及びElectrical Idle状態の期間の信号からノイズを除去した信号を、出力信号として後段の装置に伝送することができる。
また、低速制御信号を内部で生成するため、LFPS pingのような非常に短い信号も欠落させずに、確実に後段の装置に伝送することができる。
さらに、入力信号のノイズを除去し、デジタル信号に変換してから低速制御信号及び高速伝送信号の検出するため、入力信号の振幅が小さくても、確実に低速制御信号及び高速伝送信号を検出して、後段の装置に伝送することができる。
なお、検出器22において、高速伝送信号だけでなく、低速制御信号も検出するようにした場合、低速制御信号の伝送期間に検出器22から出力される検出信号2は、一点鎖線で示されるように遷移する。すなわち、検出信号2がHighレベルになる期間は、検出信号1がHighレベルになる期間より所定の時間だけ遅れた期間となる。
これに対して、制御論理回路152は、検出信号1及び検出信号2がともにHighレベルの期間は、スイッチ制御信号をLowレベルに設定する。また、制御論理回路152は、時刻t4において検出信号1がLowレベルになった後も、最低でも検出信号2がLowレベルになる時刻t5までの期間は、検出信号2がHighレベルでも、スイッチ制御信号をLowレベルに維持する。
これにより、スイッチ制御信号が、一点鎖線で示される部分のように、低速制御信号の伝送期間が終了した後、短期間だけHighレベルに設定されることにより、Electrical Idle状態の入力信号が出力信号として出力されることが防止される。
<2.変形例>
以下、上述した本技術の実施の形態の変形例について説明する。
以下、上述した本技術の実施の形態の変形例について説明する。
{伝送装置1の変形例}
図8は、伝送装置1の第1の変形例である伝送装置201の構成例を示すブロック図である。なお、図中、図1と対応する部分には同じ符号を付している。
図8は、伝送装置1の第1の変形例である伝送装置201の構成例を示すブロック図である。なお、図中、図1と対応する部分には同じ符号を付している。
伝送装置201は、図1の伝送装置1と比較して、バッファ211−1乃至211−mが設けられている点が異なる。
バッファ211−1乃至211−mは、入力端子INaと出力制御部12との間に接続される。バッファ211−1乃至211−mは、それぞれ入力信号の振幅を増幅する。これにより、伝送装置201は、高速伝送信号の振幅を増幅して出力することができる。
図9は、伝送装置1の第2の変形例である伝送装置251の構成例を示すブロック図である。なお、図中、図1と対応する部分には同じ符号を付している。
伝送装置251は、図1の伝送装置1と比較して、入力端子INaと検出器21との間にバッファ261−1が設けられ、入力端子INaと出力制御部12との間にバッファ261−1乃至261−pが設けられている点が異なる。
伝送装置251は、図8の伝送装置201と比較して、出力制御部12に入力される入力信号だけでなく、検出器21に入力される入力信号の振幅も増幅する。これにより、検出器21による低速制御信号の検出精度を向上させることができる。
なお、図示は省略するが、検出器22に入力される入力信号の振幅も増幅するようにしてもよい。或いは、検出器22に入力される入力信号の振幅を増幅して、検出器21に入力される入力信号の振幅を増幅しないようにしてもよい。
{検出部11の変形例}
図10は、検出部11の変形例である検出部301の構成例を示すブロック図である。なお、図中、図2及び図5と対応する部分には同じ符号を付してある。
図10は、検出部11の変形例である検出部301の構成例を示すブロック図である。なお、図中、図2及び図5と対応する部分には同じ符号を付してある。
検出部301は、検出器21のヒステリシス付比較器41と検出器22のヒステリシス付比較器101とを共通化するようにしたものある。具体的には、ヒステリシス付比較器41及びヒステリシス付比較器101の代わりに、ヒステリシス付比較器311が設けられている。
ヒステリシス付比較器311には、入力信号の正側の信号が入力端子INg1Pから入力され、入力信号の負側の信号が入力端子INg1Nから入力される。そして、ヒステリシス付比較器311は、ヒステリシス付比較器41及びヒステリシス付比較器101と同様に、入力信号をデジタル信号に変換するとともに、ノイズの除去を行う。ヒステリシス付比較器311は、デジタル信号に変換した入力信号を、高速信号フィルタ42、遅延素子111及びAND回路113に供給する。
{高速信号フィルタ42の変形例}
図11は、高速信号フィルタ42の第1の変形例である高速信号フィルタ331の構成例を示している。
図11は、高速信号フィルタ42の第1の変形例である高速信号フィルタ331の構成例を示している。
高速信号フィルタ331は、図3の高速信号フィルタ42と比較して、パルス幅短縮器61−1乃至61−nの後段に、直列に多段接続されたパルス幅伸長器341−1乃至341−nが設けられている点が異なる。なお、以下、パルス幅伸長器341−1乃至341−nを個々に区別する必要がない場合、単にパルス幅伸長器341と称する。
図12は、パルス幅伸長器341の回路の構成例を示している。パルス幅伸長器341は、遅延素子351とOR回路352を含むように構成される。
入力端子INiから入力された信号は、遅延素子351及びOR回路352に供給される。遅延素子351は、所定の時間だけ信号を遅延させて、OR回路352に供給する。OR回路352は、入力端子INiからの信号と遅延素子351からの信号の論理和を示す信号を出力端子OUTiから出力する。これにより、パルス幅伸長器341に入力された信号は、遅延素子351による遅延時間だけパルス幅が伸長されて出力される。
従って、高速信号フィルタ331では、入力端子INhから入力された信号のパルス幅が、パルス幅短縮器61を通過するごとに短くなる。そして、所定の幅より狭いパルスが除去される。その後、パルス幅伸長器341を通過するごと、信号のパルス幅が長くなる。これにより、入力信号から高速伝送信号を除去した後、低速制御信号のパルス幅を元に戻すことができる。
なお、高速信号フィルタ331において、パルス幅短縮器61とパルス幅伸長器341の数は、必ずしも一致していなくてもよい。
図13は、高速信号フィルタ42の第2の変形例である高速信号フィルタ371の回路の構成例を示している。
高速信号フィルタ371は、直列に多段接続されたパルス幅伸長器341−1乃至341−nにより構成される。
上述した高速信号フィルタ42及び高速信号フィルタ331は、正論理の信号から、パルス幅の狭い高速信号を除去するフィルタであるのに対し、高速信号フィルタ371は、負論理の信号から、パルス幅の狭い高速信号を除去するフィルタである。
パルス幅伸長器341は、正論理の信号のパルス幅を伸長するが、裏を返せば、負論理の信号のパルス幅を短縮する。従って、高速信号フィルタ371では、入力端子INjから入力された負論理の信号のパルス幅が、パルス幅伸長器341を通過するごとに短くなる。そして、所定の幅より狭いパルスが除去された信号が、出力端子OUTjから出力される。
従って、パルス幅伸長器341の遅延素子351の遅延量、及び、パルス幅伸長器341の数を適切に設定することにより、負論理の入力信号において、パルス幅の広い低速制御信号を残したまま、パルス幅の狭い高速伝送信号を除去することができる。
図14は、高速信号フィルタ42の第3の変形例である高速信号フィルタ381の回路の構成例を示している。
高速信号フィルタ381は、図13の高速信号フィルタ371と比較して、パルス幅伸長器341−1乃至341−nの後段に、直列に多段接続されたパルス幅短縮器61−1乃至61−nが設けられている点が異なる。
パルス幅短縮器61は、正論理の信号のパルス幅を短縮するが、裏を返せば、負論理の信号のパルス幅を伸長する。従って、高速信号フィルタ381では、入力端子INjから入力された負論理の信号のパルス幅が、パルス幅伸長器341を通過するごとに短くなる。そして、所定の幅より狭いパルスが除去される。その後、パルス幅短縮器61を通過するごと、信号のパルス幅が長くなる。これにより、負論理の入力信号から高速伝送信号を除去した後、低速制御信号のパルス幅を元に戻すことができる。
なお、高速信号フィルタ381において、パルス幅短縮器61とパルス幅伸長器341の数は、必ずしも一致していなくてもよい。
<3.本技術の適用例>
次に、本技術の適用例について説明する。
次に、本技術の適用例について説明する。
図15は、光信号を送信する伝送装置の1つである送信装置501に、伝送装置1を用いた例を示している。
送信装置501は、伝送装置1及び送信部511を含むように構成される。送信部511は、レーザドライバ521及びレーザダイオード(電気−光変換素子)522を含むように構成される。
伝送装置1は、USB3.0信号である入力電気信号が入力されると、上述した処理により、入力電気信号よりノイズ量が少なく高品質の出力電気信号を生成し、レーザドライバ521に供給する。
レーザダイオード522は、レーザドライバ521の制御の下に、差動信号である出力電気信号をデジタル信号に変換し、さらに光信号(出力光信号)に変換して、出力する。
このように、送信装置501は、USB3.0信号を光信号に変換して送信することができる。また、送信装置501は、送信する光信号のノイズ量を減らし、品質を向上させることができる。
図16は、ミリ波信号を送信する伝送装置の1つである送信装置551に、伝送装置1を用いた例を示している。
送信装置501は、伝送装置1及びミリ波送信部561を含むように構成される。
伝送装置1は、USB3.0信号である入力ベースバンド信号が入力されると、上述した処理により、入力ベースバンド信号よりノイズ量が少なく高品質の出力ベースバンド信号を生成し、ミリ波送信部561に供給する。
ミリ波送信器561は、差動信号である出力ベースバンド信号をデジタル信号に変換し、デジタル信号に変換した出力ベースバンド信号を周波数の搬送波に重畳することにより、出力ミリ波信号を生成する。ミリ波送信器561は、生成した出力ミリ波信号を送信する。
このように、送信装置551は、USB3.0信号をミリ波信号に変換して送信することができる。また、送信装置551は、送信するミリ波信号のノイズ量を減らし、品質を向上させることができる。
図17は、光信号を受信する伝送装置の1つである受信装置601に、伝送装置1を用いた例を示している。
受信装置601は、受信部611及び伝送装置1を含むように構成される。受信部611は、光電変換素子621及び電流電圧変換回路622を含むように構成される。
光電変換素子621には、図示せぬ受信装置が受信した入力光信号が入力される。入力光信号は、USB3.0信号を光信号に変換した信号である。光電変換素子621は、入力光信号を電気信号に光電変換し、電流電圧変換回路622に供給する。
電流電圧変換回路622は、光電変換素子621から供給される電流による電気信号を電圧による電気信号に変換するとともに、デジタル信号から差動信号に変換し、伝送装置1に供給する。
伝送装置1は、上述した処理により、電流電圧変換回路622から供給される電気信号(USB3.0信号)よりノイズ量が少なく高品質の出力電気信号を生成する。伝送装置1は、生成した出力電気信号を後段の装置に出力する。
このように、受信装置601は、受信した光信号をUSB3.0信号に変換して、後段の装置に供給することができる。また、受信装置601は、後段の装置に供給するUSB3.0信号のノイズ量を減らし、品質を向上させることができる。
図18は、ミリ波信号を受信する伝送装置の1つである受信装置651に、伝送装置1を用いた例を示している。
受信装置651は、ミリ波受信器661及び伝送装置1を含むように構成される。
ミリ波受信器661は、入力ミリ波信号を受信する。入力ミリ波信号は、所定の周波数の搬送波に、デジタル信号に変換したUSB3.0信号がベースバンド信号として重畳された信号である。ミリ波受信器661は、入力ミリ波信号からベースバンド信号を抽出し、抽出したベースバンド信号(USB3.0信号)を伝送装置1に供給する。
伝送装置1は、上述した処理により、ミリ波受信器661から供給されるベースバンド信号よりノイズ量が少なく高品質の出力ベースバンド信号を生成する。伝送装置1は、生成した出力ベースバンド信号を後段の装置に出力する。
このように、受信装置651は、受信したミリ波信号からUSB3.0信号を抽出して、後段の装置に供給することができる。また、受信装置651は、後段の装置に供給するUSB3.0信号のノイズ量を減らし、品質を向上させることができる。
なお、図15乃至図18の各装置において、伝送装置1の代わりに、伝送装置201又は伝送装置251を用いることも可能である。
また、以上の説明では、USB3.0の規格に準拠した信号の伝送に本技術を適用する例を示したが、他の規格に準拠した信号の伝送に本技術を適用することも可能である。例えば、本技術は、USB3.1等、速度が異なる信号を含むシリアル信号や、伝送信号がない場合に信号を所定のレベルに保つシリアル信号を伝送する場合に適用することができる。
さらに、以上の説明では、低速の信号(例えば、低速制御信号)を伝送装置1内で生成して出力する例を示したが、信号の仕様等に応じて、高速の信号(例えば、高速伝送信号)と同様に、低速の信号の伝送時に入力信号をそのまま出力するようにしてもよい。逆に、信号等の仕様に応じて、高速の信号を伝送装置1内で生成するようにしてもよい。
また、本技術は、速度が異なる3種類以上の信号を含む信号の伝送にも適用することが可能である。この場合、例えば、伝送装置が、速度が異なる3種類以上の複数の信号を入力信号からそれぞれ検出し、その検出結果に基づいて、複数の信号を含む出力信号の出力を制御するようにすればよい。また、例えば、伝送装置が、複数の信号のいずれかが検出されている間、検出された信号を出力し、複数の信号のいずれも検出されていない間、出力信号を所定のレベルに保つように制御するようにしてもよい。さらに、例えば、伝送装置が、複数の信号のうちの一部(例えば、低速制御信号等)が検出されている間、検出した信号を生成し、生成した信号を出力し、複数の信号のうちの残り(例えば、高速伝送信号等)が検出されている間、入力信号を出力するように制御するようにしてもよい。また、例えば、伝送装置が、複数の信号のいずれかが検出されている間、入力信号をそのまま出力するように制御するようにしてもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、例えば、本技術は以下のような構成も取ることができる。
(1)
速度が異なる複数の信号を入力信号からそれぞれ検出する検出部と、
前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御部と
を備える伝送装置。
(2)
前記出力制御部は、前記複数の信号のいずれかが検出されている間、検出された信号を出力し、前記複数の信号のいずれも検出されていない間、前記出力信号を所定のレベルに保つように制御する
上記(1)に記載の伝送装置。
(3)
前記出力制御部は、前記複数の信号のうちの一部が検出されている間、検出した信号を生成し、生成した信号を出力し、前記複数の信号のうちの残りが検出されている間、前記入力信号を出力するように制御する
上記(2)に記載の伝送装置。
(4)
前記出力制御部は、前記複数の信号のいずれかが検出されている間、前記入力信号を出力するように制御する
上記(2)に記載の伝送装置。
(5)
前記複数の信号は、第1の信号及び前記第1の信号より高速の第2の信号を含み、
前記検出部は、
前記入力信号から前記第2の信号を除去するフィルタ回路と、
前記第2の信号が除去された前記入力信号から前記第1の信号を検出する第1の検出回路と
を備える上記(1)乃至(4)のいずれかに記載の伝送装置。
(6)
前記入力信号は差動信号であり、
前記検出部は、
前記入力信号の正側の信号と負側の信号を比較する第1のヒステリシス付比較器を
さらに備え、
前記フィルタ回路は、前記第1のヒステリシス付比較器によりデジタル信号に変換された前記入力信号から前記第2の信号を除去する
上記(5)に記載の伝送装置。
(7)
前記フィルタ回路は、信号のパルス幅を短縮するパルス幅短縮器が多段接続された第1の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第2の回路のうち少なくとも一方を備える
上記(5)又は(6)に記載の伝送装置。
(8)
前記フィルタ回路において、前記第1の回路の後段又は前段に前記第2の回路が設けられている
上記(7)に記載の伝送装置。
(9)
前記複数の信号は、第1の信号及び前記第1の信号より高速の第2の信号を含み、
前記検出部は、
前記入力信号の立ち上がりを検出する第2の検出回路と、
前記第2の検出回路から出力される検出信号の検波を行う検波回路と、
前記検波回路から出力される検波信号を所定の基準レベルと比較し、比較した結果を前記第2の信号の検出結果として出力する第2のヒステリシス付比較器と
を備える上記(1)乃至(8)のいずれかに記載の伝送装置。
(10)
前記入力信号は差動信号であり、
前記検出部は、
前記入力信号の正側の信号と負側の信号を比較する第3のヒステリシス付比較器を
さらに備え、
前記第2の検出回路は、前記第3のヒステリシス付比較器によりデジタル信号に変換された前記入力信号の立ち上がりを検出する
上記(9)に記載の伝送装置。
(11)
前記出力信号をミリ波信号に変換して送信する送信部を
さらに備える上記(1)乃至(10)のいずれかに記載の伝送装置。
(12)
前記出力信号を光信号に変換して送信する送信部を
さらに備える上記(1)乃至(10)のいずれかに記載の伝送装置。
(13)
ミリ波信号を受信し、前記ミリ波信号からベースバンド信号を抽出する受信部を
さらに備え、
前記検出部は、前記ベースバンド信号に含まれる前記複数の信号を検出し、
前記出力制御部は、前記バースバンド信号に含まれる前記複数の信号を含む前記出力信号の出力を制御する
上記(1)乃至(10)のいずれかに記載の伝送装置。
(14)
光信号を受信し、前記光信号を電気信号に変換する受信部を
さらに備え、
前記出力制御部は、前記電気信号に含まれる前記複数の信号を含む前記出力信号の出力を制御する
上記(1)乃至(10)のいずれかに記載の伝送装置。
(15)
前記複数の信号は、LFPS(Low Frequency Periodic Signaling)を含む
上記(1)乃至(14)のいずれかに記載の伝送装置。
(16)
速度が異なる複数の信号を入力信号からそれぞれ検出する検出ステップと、
前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御ステップと
を含む伝送方法。
(17)
信号のパルス幅を短縮するパルス幅短縮器が多段接続された第1の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第2の回路のうち少なくとも一方を備える
フィルタ回路。
(18)
前記第1の回路の後段又は前段に前記第2の回路が設けられている
上記(17)に記載のフィルタ回路。
速度が異なる複数の信号を入力信号からそれぞれ検出する検出部と、
前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御部と
を備える伝送装置。
(2)
前記出力制御部は、前記複数の信号のいずれかが検出されている間、検出された信号を出力し、前記複数の信号のいずれも検出されていない間、前記出力信号を所定のレベルに保つように制御する
上記(1)に記載の伝送装置。
(3)
前記出力制御部は、前記複数の信号のうちの一部が検出されている間、検出した信号を生成し、生成した信号を出力し、前記複数の信号のうちの残りが検出されている間、前記入力信号を出力するように制御する
上記(2)に記載の伝送装置。
(4)
前記出力制御部は、前記複数の信号のいずれかが検出されている間、前記入力信号を出力するように制御する
上記(2)に記載の伝送装置。
(5)
前記複数の信号は、第1の信号及び前記第1の信号より高速の第2の信号を含み、
前記検出部は、
前記入力信号から前記第2の信号を除去するフィルタ回路と、
前記第2の信号が除去された前記入力信号から前記第1の信号を検出する第1の検出回路と
を備える上記(1)乃至(4)のいずれかに記載の伝送装置。
(6)
前記入力信号は差動信号であり、
前記検出部は、
前記入力信号の正側の信号と負側の信号を比較する第1のヒステリシス付比較器を
さらに備え、
前記フィルタ回路は、前記第1のヒステリシス付比較器によりデジタル信号に変換された前記入力信号から前記第2の信号を除去する
上記(5)に記載の伝送装置。
(7)
前記フィルタ回路は、信号のパルス幅を短縮するパルス幅短縮器が多段接続された第1の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第2の回路のうち少なくとも一方を備える
上記(5)又は(6)に記載の伝送装置。
(8)
前記フィルタ回路において、前記第1の回路の後段又は前段に前記第2の回路が設けられている
上記(7)に記載の伝送装置。
(9)
前記複数の信号は、第1の信号及び前記第1の信号より高速の第2の信号を含み、
前記検出部は、
前記入力信号の立ち上がりを検出する第2の検出回路と、
前記第2の検出回路から出力される検出信号の検波を行う検波回路と、
前記検波回路から出力される検波信号を所定の基準レベルと比較し、比較した結果を前記第2の信号の検出結果として出力する第2のヒステリシス付比較器と
を備える上記(1)乃至(8)のいずれかに記載の伝送装置。
(10)
前記入力信号は差動信号であり、
前記検出部は、
前記入力信号の正側の信号と負側の信号を比較する第3のヒステリシス付比較器を
さらに備え、
前記第2の検出回路は、前記第3のヒステリシス付比較器によりデジタル信号に変換された前記入力信号の立ち上がりを検出する
上記(9)に記載の伝送装置。
(11)
前記出力信号をミリ波信号に変換して送信する送信部を
さらに備える上記(1)乃至(10)のいずれかに記載の伝送装置。
(12)
前記出力信号を光信号に変換して送信する送信部を
さらに備える上記(1)乃至(10)のいずれかに記載の伝送装置。
(13)
ミリ波信号を受信し、前記ミリ波信号からベースバンド信号を抽出する受信部を
さらに備え、
前記検出部は、前記ベースバンド信号に含まれる前記複数の信号を検出し、
前記出力制御部は、前記バースバンド信号に含まれる前記複数の信号を含む前記出力信号の出力を制御する
上記(1)乃至(10)のいずれかに記載の伝送装置。
(14)
光信号を受信し、前記光信号を電気信号に変換する受信部を
さらに備え、
前記出力制御部は、前記電気信号に含まれる前記複数の信号を含む前記出力信号の出力を制御する
上記(1)乃至(10)のいずれかに記載の伝送装置。
(15)
前記複数の信号は、LFPS(Low Frequency Periodic Signaling)を含む
上記(1)乃至(14)のいずれかに記載の伝送装置。
(16)
速度が異なる複数の信号を入力信号からそれぞれ検出する検出ステップと、
前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御ステップと
を含む伝送方法。
(17)
信号のパルス幅を短縮するパルス幅短縮器が多段接続された第1の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第2の回路のうち少なくとも一方を備える
フィルタ回路。
(18)
前記第1の回路の後段又は前段に前記第2の回路が設けられている
上記(17)に記載のフィルタ回路。
1 伝送装置, 11 検出部, 12 出力制御部, 21,22 検出器, 41 ヒステリシス付比較器, 42 高速信号フィルタ, 43 低速制御信号検出器, 61−1乃至61−n パルス幅短縮器, 101 ヒステリシス付比較器, 102 検出回路, 103 検波回路, 104 電源, 105 ヒステリシス付比較器, 151 制御信号生成器, 152 制御論理回路, 153 可変電源, 154 スイッチ, 155 セレクタ, 201 伝送装置, 211−1乃至211−m バッファ, 251 伝送装置, 261−1乃至261−p バッファ, 301 検出部, 311 ヒステリシス付比較器, 331 高速信号フィルタ, 341−1乃至341−n パルス幅伸長器, 371,381 高速信号フィルタ, 501 送信装置, 511 送信部, 521 レーザドライバ, 522 レーザダイオード, 551 送信装置, 561 ミリ波送信器, 601 受信装置, 611 受信部, 621 光電変換素子, 622 電流電圧変換回路, 651 送信装置, 661 ミリ波受信器
Claims (18)
- 速度が異なる複数の信号を入力信号からそれぞれ検出する検出部と、
前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御部と
を備える伝送装置。 - 前記出力制御部は、前記複数の信号のいずれかが検出されている間、検出された信号を出力し、前記複数の信号のいずれも検出されていない間、前記出力信号を所定のレベルに保つように制御する
請求項1に記載の伝送装置。 - 前記出力制御部は、前記複数の信号のうちの一部が検出されている間、検出した信号を生成し、生成した信号を出力し、前記複数の信号のうちの残りが検出されている間、前記入力信号を出力するように制御する
請求項2に記載の伝送装置。 - 前記出力制御部は、前記複数の信号のいずれかが検出されている間、前記入力信号を出力するように制御する
請求項2に記載の伝送装置。 - 前記複数の信号は、第1の信号及び前記第1の信号より高速の第2の信号を含み、
前記検出部は、
前記入力信号から前記第2の信号を除去するフィルタ回路と、
前記第2の信号が除去された前記入力信号から前記第1の信号を検出する第1の検出回路と
を備える請求項1に記載の伝送装置。 - 前記入力信号は差動信号であり、
前記検出部は、
前記入力信号の正側の信号と負側の信号を比較する第1のヒステリシス付比較器を
さらに備え、
前記フィルタ回路は、前記第1のヒステリシス付比較器によりデジタル信号に変換された前記入力信号から前記第2の信号を除去する
請求項5に記載の伝送装置。 - 前記フィルタ回路は、信号のパルス幅を短縮するパルス幅短縮器が多段接続された第1の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第2の回路のうち少なくとも一方を備える
請求項5に記載の伝送装置。 - 前記フィルタ回路において、前記第1の回路の後段又は前段に前記第2の回路が設けられている
請求項7に記載の伝送装置。 - 前記複数の信号は、第1の信号及び前記第1の信号より高速の第2の信号を含み、
前記検出部は、
前記入力信号の立ち上がりを検出する第2の検出回路と、
前記第2の検出回路から出力される検出信号の検波を行う検波回路と、
前記検波回路から出力される検波信号を所定の基準レベルと比較し、比較した結果を前記第2の信号の検出結果として出力する第2のヒステリシス付比較器と
を備える請求項1に記載の伝送装置。 - 前記入力信号は差動信号であり、
前記検出部は、
前記入力信号の正側の信号と負側の信号を比較する第3のヒステリシス付比較器を
さらに備え、
前記第2の検出回路は、前記第3のヒステリシス付比較器によりデジタル信号に変換された前記入力信号の立ち上がりを検出する
請求項9に記載の伝送装置。 - 前記出力信号をミリ波信号に変換して送信する送信部を
さらに備える請求項1に記載の伝送装置。 - 前記出力信号を光信号に変換して送信する送信部を
さらに備える請求項1に記載の伝送装置。 - ミリ波信号を受信し、前記ミリ波信号からベースバンド信号を抽出する受信部を
さらに備え、
前記検出部は、前記ベースバンド信号に含まれる前記複数の信号を検出し、
前記出力制御部は、前記バースバンド信号に含まれる前記複数の信号を含む前記出力信号の出力を制御する
請求項1に記載の伝送装置。 - 光信号を受信し、前記光信号を電気信号に変換する受信部を
さらに備え、
前記出力制御部は、前記電気信号に含まれる前記複数の信号を含む前記出力信号の出力を制御する
請求項1に記載の伝送装置。 - 前記複数の信号は、LFPS(Low Frequency Periodic Signaling)を含む
請求項1に記載の伝送装置。 - 速度が異なる複数の信号を入力信号からそれぞれ検出する検出ステップと、
前記複数の信号の検出結果に基づいて、前記複数の信号を含む出力信号の出力を制御する出力制御ステップと
を含む伝送方法。 - 信号のパルス幅を短縮するパルス幅短縮器が多段接続された第1の回路、及び、信号のパルス幅を伸長するパルス幅伸長器が多段接続された第2の回路のうち少なくとも一方を備える
フィルタ回路。 - 前記第1の回路の後段又は前段に前記第2の回路が設けられている
請求項17に記載のフィルタ回路。
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