JP2016063345A - 受信回路 - Google Patents
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Abstract
【課題】バースト信号を受信するための受信回路であって、信号受信の誤検出を抑制することができる受信回路を提供する。【解決手段】受信した信号を増幅する主増幅器11と、主増幅器11の出力信号を受信し、かつ、主増幅器11の出力信号に含まれる信号レベルがハイレベルであるビット数をカウントするカウンタ回路15と、を備え、カウンタ回路15が、カウント数が予め定められた数に達すると出力信号であるOUT信号を出力する。【選択図】 図1
Description
本発明は、バースト信号を受信するための受信回路に関するものである。
時分割多重方式を適用した一対多通信システムでは、親局装置が子局装置から受信する上り方向の信号は、パケットの間隔が空いたバースト信号となる。よって、親局装置が信号を受信しているかノイズを受信しているかを判別するために、信号検出を行う受信回路が必要となる。
従来の受信回路では、フォトダイオードの出力信号を差動増幅回路であるトランスインピーダンスアンプで増幅し、このトランスインピーダンスアンプからの非反転出力V1及び反転出力V2を、それぞれ第1の容量及び第2の容量に入力する。そして、第1の容量から出力される非反転出力V1の微分波形V3と、第2の容量から出力される反転出力V2の微分波形V4と、の間には、DCバイアス回路によってDC電圧差が与えられる。さらに、DC電圧差が与えられた微分波形V3及びV4は、コンパレータに入力される。コンパレータは、微分波形V3と微分波形V4が最初に交わる時間にハイレベルに変化し、次に交わる時間にローレベルに変化するパルスを発生する。このパルスが、ノイズではない光信号を検出したことを意味しており、従来の受信回路では、このようにして信号の受信を検出していた。(例えば、特許文献1参照)
上記のような受信回路にあっては、1度でも微分波形V3と微分波形V4が交わってしまうと、信号の受信を検出したことを示すパルスが発生してしまう。よって、微分波形V3と微分波形V4との間のDC電圧差を超える大きさのノイズを1度でも受信してしまうと、信号を受信したと誤検出してしまうという問題があった。
本発明は、上述のような問題を解決するためになされたもので、信号受信の誤検出を抑制することができる受信回路を提供することを目的とする。
本発明に係る受信回路は、受信した信号を増幅する増幅器と、増幅器の出力信号を受信し、かつ、増幅器の出力信号に含まれる信号レベルがハイレベルであるビット数をカウントするカウンタ回路と、を備え、当該カウンタ回路は、カウント数が予め定められた数に達すると出力信号を出力する、というものである。
本発明に係る受信回路によれば、増幅回路からの出力信号に含まれる信号レベルがハイレベルであるビット数をカウントするカウンタ回路を備え、カウンタ回路におけるカウント数が予め定められた数に達した場合に、カウンタ回路は、当該受信回路がノイズではない信号を受信したことを、当該受信回路が検出したことを示す信号を出力する。カウンタ回路におけるカウント数が予め定められた数に達しなければ、信号の受信が検出されないため、信号受信の誤検出を抑制することができる。
実施の形態1.
まず、本発明の実施の形態1に係る受信回路4の構成を説明する。図1は、本発明の実施の形態1に係る受信回路4を示す構成図である。
まず、本発明の実施の形態1に係る受信回路4の構成を説明する。図1は、本発明の実施の形態1に係る受信回路4を示す構成図である。
図1において、受信回路4は、フォトダイオード2、前置増幅器3、主増幅回路1及びリセット信号生成回路5を備えている。
フォトダイオード2は、受信した光信号を電気信号に変換して出力するものである。フォトダイオード2の出力端子は、前置増幅器3の入力端子と接続される。
前置増幅器3は、入力信号を増幅して出力する非反転出力と、非反転出力の波形を反転して出力する反転出力と、を出力する差動増幅器である。前置増幅器3の非反転出力端子及び反転出力端子は、主増幅回路1の入力端子とそれぞれ接続される。前置増幅器3としては、例えばTIA(Transimpedance Amplifier)が使用される。
リセット信号生成回路5は、例えばLSIで構成され、リセット信号を生成するものである。リセット信号生成回路5の出力端子は、主増幅回路1と接続される。
次に、主増幅回路1の構成について説明する。主増幅回路1としては、例えばLIA(Limiting Amplifier)回路が構成される。主増幅回路1は、主増幅器11、緩衝増幅器12、AC結合容量13、バイアス回路14、カウンタ回路15及びSR型フリップフロップ(以下、「SR−FF」と称する)回路16を備える。
主増幅器11は差動増幅器であり、この主増幅器11の入力端子には、前置増幅器3の出力端子が接続されている。すなわち、ここでは、主増幅回路1への入力が、主増幅器11への入力になっている。主増幅器11の非反転出力端子及び反転出力端子は、それぞれ2つに分岐され、分岐の一方が緩衝増幅器12の入力端子とそれぞれ接続され、分岐の他方がAC結合容量13の一端とそれぞれ接続される。
緩衝増幅器12は差動増幅器であり、この緩衝増幅器12の非反転出力及び反転出力の2つの出力が、主増幅回路1のメイン出力となっている。
AC結合容量13は、主増幅器11の出力に含まれるDC成分を除去するためのものであり、一端が主増幅器11の非反転出力端子と接続された容量17と、一端が主増幅器11の反転出力端子と接続された容量18と、を有する。容量17の他端及び容量18の他端は、それぞれカウンタ回路15の入力端子と接続される。
バイアス回路14は、容量17の他端及び容量18の他端と接続され、容量17の他端と容量18の他端との間にDC電圧差を与えるものである。ここでは、バイアス回路14は、3つ抵抗R1、R2及びR3で構成されている。電圧源と容量17の他端との間に抵抗R1が接続され、容量17の他端と容量18の他端との間に抵抗R2が接続され、容量18の他端と接地との間に抵抗R3が接続される。
カウンタ回路15の入力端子は、AC結合容量13を介して、主増幅器11の出力端子と接続される。このカウンタ回路15は、受信した信号、すなわち主増幅器11の出力信号に含まれる信号レベルがハイレベルであるビット数をカウントし、カウント数が予め定められた数に達すると出力信号を出力する。ここで、カウンタ回路15の出力信号とは、ハイレベルの信号のことである。また、リセット信号生成回路5の出力端子が、カウンタ回路15に接続されている。
デジタル信号では、信号は、「ハイレベル」と「ローレベル」に2値化されており、例えば、電気信号の場合は電圧の高低で、光信号の場合は光強度の強弱で、ハイレベルとローレベルを実現する。以下では、ハイレベルを数字の「1」で、ローレベルを数字の「0」で表すこともある。
SR−FF回路16は、S(セット)入力端子、R(リセット)入力端子及びQ出力端子を有する。SR−FF回路16のS入力端子には、カウンタ回路15の出力端子が接続され、R入力端子には、リセット信号生成回路5の出力端子が接続される。Q出力は、主増幅回路1の外部へ出力される。このQ出力が「1」の場合が、受信回路4がノイズではない信号を受信したことを、当該受信回路4が検出したことを示す。以下では、この信号を信号検出信号と称し、「SD信号」と略する。ここで、「SD」は、「Signal Detect」の略である。
次に、本発明の実施の形態1に係る受信回路4の動作を説明する。
フォトダイオード2で受信された光信号は、フォトダイオード2で電気信号に変換され、前置増幅器3へ出力される。前置増幅器3は、フォトダイオード2の出力信号を増幅し、主増幅回路1の主増幅器11へ出力する。主増幅器11は、前置増幅器3の出力信号を増幅し、緩衝増幅器12及びAC結合容量13へ出力する。つまり、主増幅器11の出力は、2つに分岐され、一方が緩衝増幅器12へ、他方がAC結合容量13へ出力される。緩衝増幅器12は、主増幅器11の出力信号を増幅し、主増幅回路1の外部へ出力する。
AC結合容量13へ出力された主増幅器11の出力信号は、AC結合容量13でDC成分を除去され、バイアス回路14によって、非反転出力と反転出力との間にDC電圧差を与えられた上で、カウンタ回路15に入力される。カウンタ回路15は、AC結合容量13を介して入力された主増幅器11の出力信号に含まれる「1」のビット数をカウントし、カウント数が予め定められた数に達すると出力信号として「1」を出力する。SR−FF回路16は、カウンタ回路15から「1」を受信すると、SD信号として「1」を出力する。また、SR−FF回路16は、リセット信号生成回路5からリセット信号を受信すると、SD信号の出力を止める、すなわち、Q出力を「0」にする。
主増幅回路1の外部へ出力されたSD信号は、例えば、LSI(図示せず)へ入力される。当該LSIは、SD信号を受信したことによって、受信回路4が光信号を受信したことを把握できるので、例えば、SD信号が出力されたにも関わらず緩衝増幅器12からのメイン出力が出力されていない場合は、メイン出力を出力するパスに故障が発生していること知ることができる。また、逆に、メイン出力が出力されているにも関わらずSD信号が出力されていない場合は、メイン出力が何らかの異常によって誤って出力されている可能性があることを知ることができる。
次に、カウンタ回路15の具体的な構成の一例を説明する。図2は、本発明の実施の形態1に係るカウンタ回路15の一部を示す構成図である。尚、以下で説明するカウンタ回路15の構成はあくまでも一例であって、カウンタ回路15としては、主増幅器11の出力信号に含まれる「1」のビット数をカウントし、カウント数が、予め定められたmビットに達したときに出力信号を出力する機能を有していれば、どのような構成であっても構わない。尚、ここで、mは正の整数であり、2以上であることが好ましい。
図2の回路は、SR−FF回路21、遅延発生回路22、一方の入力が反転入力となったAND回路23、遅延発生回路24、OR回路25、一方の入力が反転入力となったAND回路26、遅延発生回路27、AND回路28、遅延発生回路29及び一方の入力が反転入力となったAND回路30を備える。図2において、「Data」は、主増幅器11からAC結合容量13を介してカウンタ回路15に入力される信号を示し、以下、「Data信号」と称する。「Reset」は、リセット信号生成回路5からカウンタ回路15に入力されるリセット信号を示し、以下、「Reset信号」と称する。尚、図2では、主増幅器11から出力された信号を、差動−単相変換回路(図示せず)によって、単相信号へ変換してからカウンタ回路15へ入力したことを想定し、Data信号を単相信号として図示している。
SR−FF回路21のS入力端子は、AC結合容量13を介して、主増幅器11の出力端子と接続される。すなわち、SR−FF回路21のS入力端子が、カウンタ回路15の入力端子となっている。SR−FF回路2のR入力端子は、OR回路5の出力端子と接続されている。また、Q出力端子は、2つに分岐され、遅延発生回路22の入力端子とAND回路23の入力端子と接続される。
遅延発生回路22は、抵抗R1、容量C1及び緩衝増幅器によって構成され、入力された信号に対して遅延を発生させる。遅延発生回路22で発生させる遅延量は、例えば抵抗R1と容量C1の大きさを調整することで調整でき、所望のビット数分の遅延量になるように予め定められる。したがって、遅延発生回路22は、SR−FF回路21のQ出力から受信した信号に対して、予め定められたビット数分の遅延を発生させる。遅延発生回路22の出力端子は、AND回路23の反転出力端子に接続される。
AND回路23の2つの入力は、一方が非反転入力、他方が反転入力になっている。非反転入力端子とSR−FF回路21のQ出力端子が接続され、反転入力端子と遅延発生回路22の出力端子が接続される。AND回路23の出力端子は、2つに分岐され、一方がAND回路26の入力端子と接続され、他方が遅延発生回路24の入力端子と接続される。
AND回路26の非反転入力端子は、AND回路23の出力端子が接続され。AND回路26の反転入力端子は、リセット信号生成回路5の出力端子と接続され、Reset信号が入力される。AND回路26の出力端子は、分岐され、一方は遅延発生回路27の入力端子及びAND回路28の一方の入力端子と接続され、他方は遅延発生回路29の入力端子及びAND回路30の入力端子と接続される。以下、AND回路26の出力信号を「Gate1信号」と称する。
遅延発生回路27は、抵抗R3、容量C3及び緩衝増幅器によって構成され、入力された信号に対して遅延を発生させる。遅延発生回路27で発生させる遅延量は、例えば抵抗R3と容量C3の大きさを調整することで調整でき、所望のビット数分の遅延量になるように予め定められる。したがって、遅延発生回路27は、AND回路26から受信したGate1信号に対して、予め定められたビット数分の遅延を発生させる。遅延発生回路27の出力端子は、AND回路28の他方の入力端子と接続される。
AND回路28は、遅延発生回路27の出力信号及びGate1信号を受信する。以下、AND回路の出力端子から出力される信号を「ゲート信号」又は「Gate信号」と称する。
遅延発生回路29は、抵抗R4、容量C4及び緩衝増幅器によって構成され、入力された信号に対して遅延を発生させる。遅延発生回路29で発生させる遅延量は、例えば抵抗R4と容量C4の大きさを調整することで調整でき、所望のビット数分の遅延量になるように予め定められる。したがって、遅延発生回路29は、Gate1信号に対して、予め定められたビット数分の遅延を発生させる。遅延発生回路29の出力端子は、AND回路30の反転入力端子と接続される。
AND回路30の非反転入力端子にはGate1信号が入力され、反転入力端子には遅延発生回路29の出力信号が入力される。以下、AND回路30の出力を「カウント開始信号」又は「Count信号」と称する。
遅延発生回路24は、抵抗R2、容量C2及び緩衝増幅器によって構成され、入力された信号に対して遅延を発生させる。遅延発生回路24で発生させる遅延量は、例えば抵抗R2と容量C2の大きさを調整することで調整でき、所望のビット数分の遅延量になるように予め定められる。したがって、遅延発生回路24は、AND回路23の出力信号に対して、予め定められたビット数分の遅延を発生させる。遅延発生回路24の出力端子は、OR回路25の一方の入力端子と接続される。
OR回路25の一方の入力端子には遅延発生回路24の出力信号が入力され、他方の入力端子にはReset信号が入力される。OR回路25の出力端子は、SR−FF回路21のR入力端子と接続される。以下、OR回路25の出力信号を「RST1」と称する。
次に、図2に示された回路の動作を説明する。
尚、以下では、受信回路4が受信するバースト信号として、プリアンブル部分とデータの本体部分とを有するものを想定して説明する。バースト信号のプリアンブルでは、予め決められた信号パターンが用いられ、例えばITU-T G.987.2(10-Gigabit-capable passive optical networks (XG-PON): Physical media dependent (PMD) layer specification)には、「1」と「0」の交番信号を用いることが記載されている。以下、プリアンブルとして「1」と「0」の交番信号が用いられ、プリアンブル部分を受信中に、受信回路4がSD信号を出力する例を用いて説明する。
主増幅器11からの信号(Data信号)が無信号状態、すなわち、「0」であるとき、SR−FF回路21のS入力とR入力ともに「0」であり、Q出力も「0」になる。Data信号としてS入力に「1」が入力されるとQ出力は「1」に変化する。Q出力の「1」は、AND回路23及び遅延発生回路22へ入力される。
遅延発生回路22は、SR−FF回路21から受信した信号に、予め定められたビット数分の遅延を発生させる。例えば、伝送速度2.5Gb/sの信号に対して5ビットの遅延を発生させる場合、先頭ビットも換算して、800ps×6=4.8ns以上の遅延を発生させる。詳しくは後述するが、遅延発生回路22での遅延量は、Gate信号の長さに関係し、Gate信号が長くなると、Data信号としてノイズが入力された場合に、SD信号が誤って出力される可能性が上がる。また、遅延発生回路22での遅延量があまりに大き過ぎると、プリアンブルを受信している間に、SD信号を出力できなくなる。よって、遅延発生回路22での遅延量は適当な長さに設定する。ここでは、800ps×7=5.6nsであるため、4.8nsと5.6nsの中間値である5.2nsを基準とし、5.2ns以内にするとよい。遅延発生回路22の出力は、AND回路23の反転入力へ入力される。
尚、上述の、伝送速度2.5Gb/sの信号に対して5ビットの遅延を発生させる場合、は単なる一例であり、「2.5Gb/s」及び「5ビットの遅延」という数値も、一例に過ぎない。しかし、説明を簡略化するために、以下でもこの例を用いて説明することとする。
SR−FF回路21のQ出力が「0」から「1」に変化すると、AND回路23の非反転入力はQ出力の変化とともに「1」になるが、反転入力はQ出力の変化から遅延発生回路22で発生する遅延量が過ぎるまでの間は「1」のままで、その後「0」になる。つまり、AND回路23の入力は、SR−FF回路21のQ出力が「0」から「1」に変化してから、遅延発生回路22で発生する遅延量が過ぎるまでの間は、「1」と「1」になり、この間、AND回路23の出力が「1」になる。言い換えると、AND回路23は、SR−FF回路21がラッチし始めたタイミングから、遅延発生回路22で発生する遅延量(ここでは5ビット)分のパルスを生成する。このAND回路23の出力パルスは、AND回路26の非反転入力及び遅延発生回路24の入力へ入力される。
AND回路26の反転入力にはReset信号が入力される。Reset信号が「1」の間は、AND回路26の反転入力は「0」であるため、AND回路26の出力は「0」である。つまり、Gate1信号は生成されず、後述するGate信号も生成されない。Gate1信号は、AND回路28及び遅延発生回路27並びにAND回路30及び遅延発生回路29へ入力される。
遅延発生回路27は、Gate1信号を受信し、予め定められたビット数分の遅延を発生させる。遅延発生回路27で発生させる遅延が長過ぎる場合は、AND回路28が出力するGate信号によって、必要なビットを捉えることができない可能性があるため、適当な長さの遅延に設定する。例えば、伝送速度2.5Gb/sの信号に対して遅延発生回路22で5ビットの遅延を発生させる場合、800ps×4.5=3.6ns程度の遅延を発生させるとよい。800ps×6=4.8nsと800ps×4.5=3.6nsとの差分を取ると、4.8ns−3.6ns=1.2nsであり、これは1.5ビット分の長さであるため、1ビットだけ捉えるGate信号を生成することができる。
このように、遅延発生回路22で発生させる遅延量と遅延発生回路27で発生する遅延量によって、Gate信号の長さが決まる。遅延発生回路22の遅延量と遅延発生回路27の遅延量の差が大きいほどGate信号の長さが長くなり、差が小さいほどGate信号の長さが短くなる。詳しくは後述するが、Gate信号が長くなると、Data信号としてノイズが入力された場合に、SD信号が誤って出力される可能性が上がるため、遅延発生回路22の遅延量と遅延発生回路27の遅延量を適切に設定する。Gate信号の長さは、上述の通り、1.5ビット分程度が好ましい。
AND回路26の出力であるGate1信号が5ビット分のパルスである場合、AND回路28の一方の入力が5ビット分だけ「1」となる一方で、AND回路28の他方の入力は、遅延発生回路27で3.5ビット分だけ遅延されてから「1」となる。AND回路28の両方の入力が「1」になるのは、上述の通り、1.5ビット分だけであり、AND回路28の出力は、5ビット目を捉えるように、1.5ビット分の長さだけハイレベル(「1」)となる。このAND回路28の出力信号がGate信号である。
遅延発生回路29は、Gate1信号を受信し、予め定められたビット数分の遅延を発生させる。遅延発生回路29で発生する遅延量によって、AND回路30から出力するCount信号の長さが決まる。Count信号は、遅延発生回路27で生成する遅延量に達するまでに「1」から「0」へと遷移する必要がある。よって、例えば、伝送速度2.5Gb/sの信号に対して遅延発生回路22で5ビットの遅延を発生させる場合、この5ビットの遅延が過ぎる前に立ち下がるカウント開始信号を生成するために、遅延発生回路29で発生させる遅延量は、800ps×1=800psとするのが好ましい。遅延発生回路29の出力信号は、AND回路30の反転入力へ入力される。
AND回路26の出力信号が「0」の間は、AND回路30の入力は、「0」と「1」である。AND回路26で生成された5ビット分のパルスが、AND回路30及び遅延発生回路29に入力されると、AND回路29の非反転入力が5ビット分だけ「1」となる一方で、AND回路30の反転入力は、遅延発生回路29で1ビット分だけ遅延されてから「0」となる。すなわち、AND回路30の両方の入力が「1」になるのは、AND回路26が生成する5ビット分のパルスのうちのはじめの1ビット分だけであり、この間、AND回路30の出力はハイレベル(「1」)になる。このAND回路30の出力信号Count信号である。
遅延発生回路24及びOR回路25は、カウンタ回路15がリセット信号生成回路5からReset信号を受信した後に受信回路4がノイズを受信してしまう場合を考慮して、定期的にSR−FF回路21をリセットするためのものである。
遅延発生回路24は、AND回路23の出力信号を受信し、予め定められたビット数分の遅延を発生させる。遅延発生回路24で発生させる遅延量は、SR−FF回路21にRST1信号を入力する間隔に関係する。よって、遅延発生回路24で発生させる遅延量は、AND回路23が生成したパルス幅以上とする。遅延発生回路24の遅延量が、AND回路23が生成したパルス幅より短いと、ゲート信号が出ている最中に、SR−FF回路21をリセットするためのRST1信号が生成されてしまうからである。但し、遅延量が長過ぎる場合は、SR−FF回路21がリセットされる間隔が長くなるので、受信回路4がノイズではない正常なデータ信号を受信した時に速やかにSD信号を出力できない可能性がある。例えば、伝送速度2.5Gb/sの信号に対して遅延発生回路22で5ビットの遅延を発生させる場合、先頭ビットも換算して800ps×10=8ns程度の遅延量とするのが好ましい。
OR回路25の一方の入力にはReset信号が入力され、他方の入力には、AND回路23の出力信号が遅延発生回路24を介して入力される。よって、OR回路25の出力は、Reset信号が「1」の間、又は、AND回路23がパルスを生成してから遅延発生回路24の遅延量分だけ経過した後から当該パルスの長さまでの間、「1」になる。OR回路25の出力は、SR−FF回路21のR入力に入力される。このOR回路25の出力信号がRST1信号である。OR回路25は、上述の例では、8ns間隔で定期的にRST1を生成するので、ノイズの影響でSR−FF回路21がラッチしたとしても、SR−FF回路21は定期的にリセットされる。
図3は、本発明の実施の形態1に係るカウンタ回路15の一部を示す構成図である。
図3の回路は、n+1個のD型フリップフロップ(以下、「D−FF」と称する)回路を備える。ここで、nは、3以上の整数であり、カウンタ回路15がカウントすべきビット数に合わせて予め設定されるものである。例えば5ビットの場合は、n=3である。尚、図3では、説明を簡略化するため、D−FF♯0回路31、D−FF♯1回路32、D−FF♯n−1回路33及びD−FF♯n回路37のみを図示している。そして、D−FF♯0回路31からD−FF♯n−1回路33によって、カウンタが構成されている。
図3の回路は、さらに、NAND回路34、一方の入力が反転入力であるAND回路35、NOR回路36、AND回路38及びAND回路39を備える。図3においても、「Data」は、主増幅器11からAC結合容量13を介してカウンタ回路15に入力されるData信号を示し、「Gate」はAND回路28の出力信号であるGate信号を示し、「Count」はAND回路30の出力信号であるCount信号を示す。尚、図3においても、主増幅器11から出力された信号を、差動−単相変換回路(図示せず)によって、単相信号へ変換してからカウンタ回路15へ入力したことを想定し、Data信号を単相信号として図示している。
D−FF♯0回路31のC(クロック)入力には、Data信号が入力される。D−FF♯0回路31のQ出力Q0は、C入力の立ち上がり時にD(データ)入力をラッチした出力である。このQ0は、D−FF♯0回路31のD入力端子と接続され、かつ、NAND回路34及びAND回路38の入力端子と接続される。また、Q出力Q0を反転したQB出力QB0は、D−FF♯1回路32のC入力端子と接続される。
D−FF♯1回路32のQ出力Q1は、NAND回路34及びAND回路38の入力端子と接続される。QB出力QB1は、D−FF♯1回路32のD入力端子及び次段のD−FF♯2回路(図示せず)のC入力端子と接続される。
D−FF♯1回路32と同様の処理が、直列接続されたD−FF♯2回路(図示せず)からD−FF♯n−1回路33まで行われる。
D−FF♯n回路37は、C入力にD−FF♯0回路31と同様にData信号が入力される。D−FF♯n回路37のD入力端子は、NOR回路36の出力と接続される。Q出力Qnは、D−FF♯0回路31からD−FF♯n−1回路33までのリセット(「RST」)入力端子と接続されるとともに、AND回路35の反転入力端子と接続される。
NAND回路34は、Q0〜Qn−1までをNAND処理し、その出力は、AND回路35の非反転入力端子と接続される。
AND回路35の非反転入力端子はNAND回路34の出力端子と接続され、反転入力端子はQnと接続される。AND回路35の出力端子はNOR回路36の入力端子と接続される。
NOR回路36には、AND回路35の出力及びCount信号が入力される。NOR回路36の出力端子は、D−FF♯n回路37のD入力端子と接続される。
AND回路38には、Q0からQn−1が入力される。Data信号に含まれる「1」のビット数が予め定められたビット数に達したときにAND回路38の出力が「1」になるように、AND回路38の各入力を非反転入力にするか反転入力にするかを適宜決定する。例えば、上述の予め定められたビット数が5ビットである場合、n=3であり、10進数の「5」は2進数で「101」であるため、AND回路38の入力は、Q0は非反転、Q1は反転、Q2は非反転とする。これにより、カウント数が「5」になったとき、すなわち、Q0=1、Q1=0、Q2=0になったときに、AND回路38は「1」を出力する。AND回路38の出力端子は、AND回路39の入力端子と接続される。ここで、このAND回路38の出力信号を「Count1信号」と称する。
AND回路39の入力には、AND回路38の出力信号であるCount1信号とGate信号が入力される。よって、AND回路39は、AND回路38の出力とGate信号の両方が「1」のときのみ、「1」を出力する。言い換えると、AND回路39は、Gate信号が「1」のときのみ、Count1信号の「1」を出力する。AND回路39の出力(図3の「OUT」)が、カウンタ回路15の出力になる。これにより、ノイズによってCount信号が「1」になってカウントが開始されたとしても、カウンタ回路15の出力が「1」になる確率を減少させることができる。
次に、図3に示された回路の動作を説明する。
Count信号が「0」である間、すなわちCount信号が「1」になるまでの間、D−FF♯n回路37のD入力は「1」になるので、D−FF♯0回路31からD−FF♯n−1回路33はリセットされ続けることとなる。Count信号が「1」になると、D−FF♯n回路37のD入力が「0」になるので、D−FF♯0回路31からD−FF♯n−1回路33はリセットされず、カウンタを構成するD−FF♯0回路31からD−FF♯n−1回路33において、Data信号に含まれる「1」のビット数のカウントが開始される。
Count信号が「1」になると、カウンタを構成するD−FF♯0回路31からD−FF♯n−1回路33は、Data信号に含まれる「1」のビット数のカウントを開始する。
カウントが進み、D−FF♯0回路31からD−FF♯n−1回路33までのQ出力が全て「1」になると、NAND回路34の出力が「0」になる。すると、AND回路35の一方の入力が「0」になるので、AND回路35の出力は「0」になる。このとき、NOR回路36の一方の入力が「0」になるので、NOR回路36の他方の入力であるCount信号が「0」であれば、NOR回路36の出力は「1」になる。そうすると、D−FF♯n回路37のD入力が「1」になるので、D−FF♯0回路31からD−FF♯n−1回路33の各リセット入力にそれぞれ「1」が入力され、D−FF♯0回路31からD−FF♯n−1回路33がリセットされる、すなわち、Q0からQn−1が全て「0」になる。
上述の通り、Data信号に含まれる「1」のビット数が予め定められたビット数に達すると、AND回路38の出力が「1」になり、Count1信号が出力される。
AND回路39は、Count信号とGate信号の両方が「1」のときのみ、OUT信号として「1」を出力する。Gate信号が長くなると、ノイズの影響でCount信号が「1」になってしまったときに、OUT信号を出力してしまう可能性が上がるので、Gate信号はむやみに長くしない方が好ましい。
次に、本発明の実施の形態1に係る受信回路4が、バースト信号のプリアンブルを受信中に、Reset信号を受信した場合の動作を説明する。図4は、本発明の実施の形態1に係る受信回路4が、バースト信号のプリアンブルを受信中に、Reset信号を受信した場合の動作を示すタイミングチャートである。
リセット信号生成回路5からReset信号が入力されている間は、上述の通り、SR−FF回路21のS入力に何らかのデータが入力されたとしてもGate信号は生成されず、かつ、SR−FF回路21をリセットするRST1が生成される。
Reset信号が立ち下がると、あらかじめ定められたmビット目(例えば5ビット目)のみを捉えるGate信号が生成され、カウンタ回路15の出力であるOUT信号がmビット目でハイレベル(「1」)になる。OUT信号がSR−FF回路16のS入力に入力されると、SD信号が出力される。
その後、Gate信号及びOUT信号は、遅延発生回路24が生成する遅延量ごとに定期的に出力されるが、SD信号は既に出力済みのため、受信回路4としての動作に影響はない。
一方、バースト信号の受信が完了した後にReset信号が入力され、そのReset信号が立ち下がると、Gate信号は生成されるものの、Data信号は無信号であるため、カウンタを構成するD−FF♯0回路31からD−FF♯n−1回路33は動作せず、Count1信号は「0」のままである。よって、OUT信号も「0」であり、SD信号は出力されない。
図5は、n=3かつm=5の場合における本発明の実施の形態1に係るカウンタ回路15の動作を示すタイミングチャートである。
Data信号が入力されてもReset信号が入力されている間は、D−FF♯3回路(図3のD−FF♯n回路37に相当)のQ出力Q3が「1」になっているため、カウンタ回路15は動作しない。一方、Reset信号が立ち下がると、Count信号が「1」に遷移するため、NOR回路36の出力が「0」へ遷移する。その結果、Q3が「0」に遷移してD−FF♯0回路31からD−FF♯2回路(D−FF♯n−1回路33に相当)のリセットが解除される。
その後、Data信号の1ビット目から順番にD−FF♯0回路31、D−FF♯1回路32及びD−FF♯2回路がトグルを繰り返すことでカウンタとして動作する。5ビット目でAND回路38の出力(Count1信号)が「1」になり、この時にGate信号も「1」になるため、OUT信号が「1」になる。
一方、D−FF♯0回路31からD−FF♯2回路は、Data信号に合わせて「111」までカウントした後にNOR回路36の出力が「1」に遷移するので、リセットされて「000」となる。再びReset信号が入力されるか、遅延発生回路24で決定される遅延量分だけ遅延したAND回路23の出力によって生成されたRST1信号によりリセットされるまで「000」をキープする。
次に、本発明の実施の形態1に係る受信回路4が、バースト信号の受信前に、Reset信号を受信した場合の動作を説明する。図6は、本発明の実施の形態1に係る受信回路4が、バースト信号の受信前に、Reset信号を受信した場合の動作を示すタイミングチャートである。
Reset信号が入力されると、RST1信号が「1」に遷移するので、SR−FF回路21はData信号待ちの状態となる。
その後、光信号として、バースト信号ではないがカウンタ回路15が動作する程度の大きさのノイズが入力されると、遅延発生回路22の遅延量で信号幅が決まるGate1信号が生成され、さらに、遅延発生回路27の遅延量で信号幅が決まるGate信号が生成される。D−FF♯0回路31からD−FF♯n−1回路33も動作するが、ノイズはバースト信号のプリアンブル中のビットとは異なるので、カウンタ回路15におけるカウント数がmビットに達する可能性は低い。カウント数がmビットに達しないと、OUT信号は出力されず、SD信号も出力されない。
その後、遅延発生回路24の遅延量分だけ遅延させた後にRST1信号が生成され、再びData信号待ちの状態になる。この間に再びノイズが入力されると、同様の動作を繰り返す。
その後、プリアンブルを先頭に持つバースト信号が入力されるとGate1信号及びGate信号が生成され、mビット目を捉えてOUT信号が出力されるため、これによりSD信号が出力される。
本発明の実施の形態1では、以上のように、受信した信号を増幅する主増幅器11と、主増幅器11の出力信号を受信し、かつ、主増幅器11の出力信号に含まれる信号レベルがハイレベル(「1」)であるビット数をカウントするカウンタ回路15と、を備え、カウンタ回路15が、カウント数が予め定められた数に達すると出力信号であるOUT信号を出力する。このOUT信号が、受信回路4がノイズではない信号を受信したことを、当該受信回路4が検出したことを意味する。カウンタ回路15におけるカウント数が予め定められた数に達しなければ、信号の受信が検出されないため、信号受信の誤検出を抑制することができる。
また、カウンタ回路15におけるカウントをリセットするReset信号を生成するリセット信号生成回路5を備え、カウンタ回路が、Reset信号が立ち下がった後にカウントを開始することにより、SR−FF回路21のリセット後にカウントを開始できるので、カウンタ回路15における誤カウントが進んでしまって誤ってOUT信号が検出されることを抑制することができる。
カウンタ回路15が、カウンタ回路15のOUT信号が出力されることを許可するGate信号を生成するゲート信号生成回路(SR−FF回路22、遅延発生回路22、AND回路23、AND回路26、遅延発生回路27及びAND回路28)を有し、このゲート信号生成回路が、カウンタ回路15がカウントを始めてから予め定められたm個目のビットを受信する時間にGate信号を生成することにより、mビットのカウント完了のタイミングとGate信号が生成されるタイミングが一致しないとOUT信号は出力されない。これにより、OUT信号の誤出力を抑制することができる。
カウンタ回路15が、Gate信号が出力された後に、カウンタ回路15におけるカウントをリセットするRST1信号を生成する内部リセット信号生成回路(遅延発生回路24及びOR回路25)を備え、カウント回路15が、RST1信号が立ち下がった後にカウントを開始することにより、カウンタ回路15における誤カウントが進んでしまって誤ってOUT信号が検出されることを抑制することができる。
尚、本発明の実施の形態1では、バイアス回路14は、3つの抵抗R1、R2及びR3から構成される固定バイアス回路となっているが、各抵抗の値を外部制御信号により変更可能な構成にすることで差動間のバイアス電圧を変更可能としてもよい。
さらに、3つの抵抗ではなく、容量17の他端及び容量18の他端のそれぞれに、電圧源及び接地に対する抵抗を設置して、電圧源への印可電圧を変更することで差動間の電圧差を変更可能な構成としてもよい。
また、本発明の実施の形態1では、主増幅器11の出力を分岐してAC結合容量13と接続したが、前置増幅器3の出力を分岐してAC結合容量13と接続してもよい。増幅器の出力を分岐してAC結合容量13と接続する構成であれば、受信回路4が含む増幅器の個数及び種類も特に限定しない。
さらに、前記増幅器3、主増幅器11及び緩衝増幅器12は、全て差動増幅器としたが、差動増幅器に限定せず、単相の増幅器でもよい。
また、SR−FF回路16の代わりに、D入力をハイレベルに固定したD−FF回路を使用してもよい。
さらに、緩衝増幅器12は、主増幅器11の出力信号を増幅してそのまま出力する構成となっているが、ノイズを次段の回路へ伝達しないために、SD信号を用いてスケルチ動作を行うように構成してもよい。この場合、緩衝増幅器13へSD信号を入力し、SD信号が「1」の場合に緩衝増幅器13の電源がオンになり、SD信号が「0」の場合に緩衝増幅器13の電源がオフになるようにする。
遅延発生回路22、24、27及び29は、抵抗と容量のセットが一段の構成としているが、多段構成でもよい。また、所望の遅延量が発生させられるのであれば他の構成であってもよく、例えば緩衝増幅器の多段構成などを取ることもできる。
また、図2及び図3では、差動−単相変換回路を備えていることを想定して、Data信号を単相で図示したが、Data信号は差動信号でもよい。この場合、SR−FF回路21、D−FF♯0回路31からD−FF♯n−1回路33及びD−FF♯n回路37のS入力及びC入力が差動入力となる。
SR−FF回路16は、カウンタ回路15の外部に設けたが、カウンタ回路15の内部に設けてもよいし、SR−FF回路16を設けなくてもよい。
受信回路4で受信する信号は、光信号であるとしたが、特に光信号に限定しない。本発明は、無線通信の一対多通信システムにも適用可能である。バースト信号を受信する通信システムであればよい。
実施の形態2.
本発明の実施の形態1では、予め定められた固定遅延量及びビット数に対するカウンタ回路15を用いた受信回路4を示したが、本発明の実施の形態2では、可変遅延量及び可変ビット数に対するカウンタ回路を用いる。
本発明の実施の形態1では、予め定められた固定遅延量及びビット数に対するカウンタ回路15を用いた受信回路4を示したが、本発明の実施の形態2では、可変遅延量及び可変ビット数に対するカウンタ回路を用いる。
図7は、本発明の実施の形態2に係る遅延発生回路40を示す構成図である。遅延発生回路40は、本発明の実施の形態1における遅延発生回路22、24、27及び29のうちのいずれの代わりに使用することもできる。
図7において、遅延発生回路40は、固定抵抗41、外部制御信号により抵抗値を変更できるMOS42、固定容量43及び緩衝増幅器44から構成される。発生する遅延量は、固定抵抗41およびMOS42の合成抵抗と固定容量43の容量値の積で決定されるため、外部制御信号の印可電圧により合成抵抗値を変更することで遅延量も制御できる。
尚、合成抵抗の生成方法はこれに限るものではなく、例えば固定抵抗41を直列接続された2つに固定抵抗に分割し、その一方とMOS42を並列にする構成でもよいし、容量43と直列に挿入容量を接地に対して設置し、その挿入容量と並列にMOSを接続して容量値を可変とする構成でもよい。
図8は、本発明の実施の形態2に係るAND回路28を示す構成図である。本発明の実施の形態2では、AND回路28において、ビット数及び極性を選択可能とした。
このAND回路28は、開閉スイッチ51、緩衝増幅器52、反転緩衝増幅器53、1:2スイッチ54から構成される。開閉スイッチ51は、外部制御信号により開閉を選択できるもので、例えばMOSスイッチを用いることができる。また、1:2スイッチ54は、外部制御信号により緩衝増幅器52及び反転緩衝増幅器53のいずれかの出力を後段のAND回路39へ接続できるもので、例えばMOSスイッチの多段構成を用いることができる。
さらに、NAND回路34の入力部に図7で示した開閉スイッチ51を用いることで、外部制御信号により遅延量及びビット数をいずれも可変としたカウンタ回路15を実現できる。実施の形態1と比較すると回路規模が大きくなるが、適用するアプリケーションに合わせて変更が可能となる利点がある。
実施の形態3.
本発明の実施の形態1及び2では、光入力信号の伝送速度相当で動作するカウンタ回路15を用いた受信回路4を示したが、本発明の実施の形態3では、伝送速度よりも低速で動作するカウンタ回路15を用いた場合について説明する。
本発明の実施の形態1及び2では、光入力信号の伝送速度相当で動作するカウンタ回路15を用いた受信回路4を示したが、本発明の実施の形態3では、伝送速度よりも低速で動作するカウンタ回路15を用いた場合について説明する。
実施の形態1のカウンタ回路15は、光入力信号の伝送速度相当で動作するD−FF回路を使用する必要があるが、消費電力などを考慮するとCMOS技術で実現可能な動作クロック周波数は3GHz程度までである、一方、バースト信号の伝送速度はIEEE 802.3-2012で規定されている10G−EPONにおいて10.3Gb/s程度まで高速化されており、クロック周波数では5GHz程度に達する。CMOSを使用したD−FF回路ではこうした高速な伝送速度に対応することは困難であるが、D−FF回路の入力の前に、分周回路を挿入してCMOS回路で構成されたD−FF回路が動作する程度まで分周することで動作が可能となる。例えば10.3Gb/sの信号に対して4分の1程度にまで分周することでクロック周波数は1.25GHz程度まで低速化されるため、CMOSで実現したD−FF回路でも動作が可能となる。
1 主増幅回路
2 フォトダイオード
3 前置増幅器
4 受信回路
5 リセット信号生成回路
11 主増幅器
12 緩衝増幅器
13 AC結合容量
14 バイアス回路
15 カウンタ回路
16 SR型フリップフロップ回路
17 容量
18 容量
21 SR型フリップフロップ回路
22 遅延発生回路
23 AND回路
24 遅延発生回路
25 OR回路
26 AND回路
27 遅延発生回路
28 AND回路
29 遅延発生回路
30 AND回路
31 D型フリップフロップ♯0回路
32 D型フリップフロップ♯1回路
33 D型フリップフロップ♯n−1回路
34 NAND回路
35 AND回路
36 NOR回路
37 D型フリップフロップ♯n回路
38 AND回路
39 AND回路
40 遅延発生回路
41 固定抵抗
42 MOS42
43 固定容量
44 緩衝増幅器
51 開閉スイッチ
52 緩衝増幅器
53 反転緩衝増幅器
54 1:2スイッチ
2 フォトダイオード
3 前置増幅器
4 受信回路
5 リセット信号生成回路
11 主増幅器
12 緩衝増幅器
13 AC結合容量
14 バイアス回路
15 カウンタ回路
16 SR型フリップフロップ回路
17 容量
18 容量
21 SR型フリップフロップ回路
22 遅延発生回路
23 AND回路
24 遅延発生回路
25 OR回路
26 AND回路
27 遅延発生回路
28 AND回路
29 遅延発生回路
30 AND回路
31 D型フリップフロップ♯0回路
32 D型フリップフロップ♯1回路
33 D型フリップフロップ♯n−1回路
34 NAND回路
35 AND回路
36 NOR回路
37 D型フリップフロップ♯n回路
38 AND回路
39 AND回路
40 遅延発生回路
41 固定抵抗
42 MOS42
43 固定容量
44 緩衝増幅器
51 開閉スイッチ
52 緩衝増幅器
53 反転緩衝増幅器
54 1:2スイッチ
Claims (7)
- 受信した信号を増幅する増幅器と、
前記増幅器の出力信号を受信し、かつ、前記増幅器の出力信号に含まれる信号レベルがハイレベルであるビット数をカウントするカウンタ回路と、を備え、
前記カウンタ回路は、カウント数が予め定められた数に達すると出力信号を出力する
受信回路。 - 前記カウンタ回路におけるカウントをリセットする第1のリセット信号を生成する外部リセット信号生成回路を備え、
前記カウンタ回路は、前記第1のリセット信号が立ち下がった後にカウントを開始する
ことを特徴とする請求項1に記載の受信回路。 - 前記カウンタ回路は、前記カウンタ回路の出力信号が出力されることを許可するゲート信号を生成するゲート信号生成回路を有し、
前記ゲート信号生成回路は、前記カウンタ回路がカウントを始めてから前記予め定められた数個目のビットを受信する時間に前記ゲート信号を生成する
ことを特徴とする請求項2に記載の受信回路。 - 前記カウンタ回路は、前記ゲート信号が出力された後に、前記カウンタ回路におけるカウントをリセットする第2のリセット信号を生成する内部リセット信号生成回路を備え、
前記カウント回路は、前記第2のリセット信号が立ち下がった後にカウントを開始する
ことを特徴とする請求項3に記載の受信回路。 - 前記増幅器の出力信号を分周して前記カウンタ回路へ出力する分周回路を備えたことを特徴とする請求項1〜4のいずれか1項に記載の受信回路。
- 前記増幅器は、前記出力端子として非反転出力端子及び反転出力端子を有する差動増幅器であり、
前記非反転出力端子に一端が接続された第1の容量と、
前記反転出力端子に一端が接続された第2の容量と、
前記第1の容量の他端と前記第2の容量の他端との間に電圧差を与えるバイアス回路と、を有し、
前記カウンタ回路は、前記第1の容量及び前記第2の容量を介して、前記増幅器の出力端子と接続される
ことを特徴とする請求項1〜5のいずれか1項に記載の受信回路。 - 前記予め定められた数は、2以上であることを特徴とする請求項1〜6に記載の受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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Publications (1)
Publication Number | Publication Date |
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JP2016063345A true JP2016063345A (ja) | 2016-04-25 |
Family
ID=55798287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2014188803A Pending JP2016063345A (ja) | 2014-09-17 | 2014-09-17 | 受信回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2016063345A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019163135A1 (ja) * | 2018-02-26 | 2019-08-29 | 三菱電機株式会社 | 信号検出回路、光受信器、親局装置および信号検出方法 |
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WO2021039560A1 (ja) | 2019-08-27 | 2021-03-04 | 三菱電機株式会社 | 受信装置 |
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-
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KR102567080B1 (ko) | 2019-08-27 | 2023-08-14 | 미쓰비시덴키 가부시키가이샤 | 수신 장치 |
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CN116781177A (zh) * | 2023-08-24 | 2023-09-19 | 上海米硅科技有限公司 | 一种突发模式限幅放大器及控制方法 |
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