JP2009246537A - 増幅回路 - Google Patents
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Abstract
【解決手段】リセット回路20に、パルス生成回路21とカウンタ22とを設け、カウンタ22で、増幅回路1の外部から供給されている所定周波数の基準クロック23Sを逐次カウントするとともに、そのカウント値がリセット回路20への入力信号、ここでは入力バースト信号Vinに含まれる最大同一符号連続区間長を越える所定値に達した時点でリセット信号20Sを出力し、パルス生成回路21で、リセット回路20への入力信号、ここでは入力バースト信号Vinに含まれる各パルスを検出して、カウンタ22のカウンタ値をリセットするためのカウンタリセット信号21Sをカウンタ22へ出力する。
【選択図】 図1
Description
この際、各宅側装置51から局側装置60への上り(ONUからOLTへ)のパケットは、それぞれの経路の違いにより、局側装置60への到達時の光パワーが異なってくる。このため、局側装置60の光受信回路には広いダイナミックレンジが要求される。
前述したように、局側装置60への到達時の光パワーの差Pdに起因して、各パケット70の信号振幅はパケットごとに異なっている。また、伝送効率を高めるためには、短いプリアンブル71でパケットを同期させて後続のペイロード72を受信しなければならず、このプリアンブル72の期間で利得を切り替えることができる光受信回路が必要となる。
一般に、光信号では、同一符号を連続ビットとして用いることが可能な最大同一符号連続区間が規定されている。したがって、単にバースト信号のボトムエンベロープ信号と基準電圧とを比較した場合、同一符号連続区間でもボトムエンベロープ信号が基準電圧を下回るため同一符号連続区間をバースト間区間として誤検出してしまう。このため、バースト信号の途中で直流オフセット電圧が初期化されてしまい、増幅回路において、歪みのない適切な振幅のバースト信号を増幅出力することができなくなる。
[第1の実施の形態]
まず、図1を参照して、本発明の第1の実施の形態にかかる増幅回路について説明する。図1は、本発明の第1の実施の形態にかかる増幅回路の構成を示すブロック図である。
AOC回路10は、増幅器11の出力信号(第1のバースト信号)から直流オフセット電圧10S、ここでは最大直流オフセット電圧を検出して保持するトップホールド回路10Aと、このトップホールド回路10Aで保持されている直流オフセット電圧10Sに基づいて増幅器11の出力信号の直流オフセット電圧を補償した後、増幅器12へ出力するオフセット補償用の回路である。
カウンタ22は、増幅回路1の外部から供給されている所定周波数の基準クロック23Sを逐次カウントするとともに、そのカウント値がリセット回路20への入力信号、ここでは入力バースト信号Vinに含まれる最大同一符号連続区間長を越える所定値に達した時点でリセット信号20Sを出力する機能を有している。
パルス生成回路21は、リセット回路20への入力信号、ここでは入力バースト信号Vinに含まれる各パルスを検出して、カウンタ22のカウンタ値をリセットするためのカウンタリセット信号21Sをカウンタ22へ出力する機能を有している。
このため、AOC回路10のトップホールド回路10Aで保持されている直流オフセット電圧は、入力バースト信号Vinのビット変化が停止した区間長が、最大同一符号連続区間長より長くなった場合に初めて、次のバースト波形が到来する前に初期化されることになる。
次に、図3および図4を参照して、本発明の第1の実施の形態にかかる増幅回路の動作について説明する。図3は、本発明の第1の実施の形態にかかる増幅回路の動作(バースト間区間)を示す信号波形図である。図4は、本発明の第1の実施の形態にかかる増幅回路の動作(同一符号連続区間)を示す信号波形図である。
時刻T1以前の期間において、入力バースト信号Vinとしてパケットに相当するビットパルス列からなるバースト波形10Aが入力されている。リセット回路20のパルス生成回路21は、入力バースト信号Vinのこれらビットパルスをそれぞれ検出し、カウンタリセット信号21Sとして出力する。
続く、時刻Taにおいて、カウンタ22のカウンタ値が規定値Nthに達した場合、カウンタ22からリセット信号20Sが出力される。このため、AOC回路10で保持している直流オフセット電圧10Sが初期化される。
時刻T3以前の期間において、入力バースト信号Vinとしてパケットに相当するビットパルス列からなるバースト波形10Cが入力されている。リセット回路20のパルス生成回路21は、入力バースト信号Vinのこれらビットパルスをそれぞれ検出し、カウンタリセット信号21Sとして出力する。
その後、時刻T4において、後続のバースト波形10Cが到来した場合、入力バースト信号Vinのビットパルスに応じてリセット回路20のパルス生成回路21からカウンタリセット信号21Sの出力が開始される。
これにより、後続のバースト波形10Cに最適な直流オフセット電圧がAOC回路10で保持されたままとなり、この直流オフセット電圧に基づき補償されたバースト信号が、AOC回路10から増幅器12へ入力されることになる。
このように、本実施の形態では、AOC回路10へ入力される前のバースト信号(第2のバースト信号)、ここでは増幅器11へ入力される入力バースト信号Vinからバースト間区間を検出し、AOC回路10で保持している直流オフセット電圧10Sを初期化するためのリセット信号20Sを出力するリセット回路20を備えている。
次に、図5を参照して、本発明の第2の実施の形態にかかる増幅回路について説明する。図5は、本発明の第2の実施の形態にかかる増幅回路で用いるリセット回路の構成を示すブロック図であり、前述した図2と同じまたは同等部分には同一符号を付してある。
ラッチ回路21Bは、リセット回路20への入力信号、ここでは入力バースト信号Vinから比較器21Aで検出された各パルスを保持出力する機能を有している。
遅延回路21Cは、ラッチ回路21Bの出力信号を所定時間、ここでは基準クロック23Sの周期長だけ遅延させ、ラッチ回路21Bの保持出力をリセットするためのラッチリセット信号としてラッチ回路21Bへ出力する機能とを有している。
本実施の形態にかかる増幅回路1におけるその他の構成は、第1の実施の形態と同様であり、ここでの詳細な説明は省略する。
次に、図6を参照して、本発明の第2の実施の形態にかかる増幅回路の動作について説明する。図6は、本発明の第2の実施の形態にかかる増幅回路の動作(バースト間区間)を示す信号波形図である。
時刻T1以前の期間において、入力バースト信号Vinとしてパケットに相当するビットパルス列からなるバースト波形10Aが入力されている。リセット回路20のパルス生成回路21は、入力バースト信号Vinのこれらビットパルスをそれぞれ検出し、ラッチ回路21Bへ出力する。
その後、新たなビットパルスがラッチ回路21Bへ入力された場合、前述と同様にその立ち上がりタイミングでラッチされ、その出力(Highレベル)がカウンタリセット信号21Sとして出力される。このようにして、遅延期間ごと、ここでは基準クロック23Sの周期長ごとにカウンタリセット信号21Sとして出力する。
また、同一符号連続区間における動作についても、カウンタリセット信号21Sの出力周期が異なるものの、その他の動作については前述した図4と同様であり、ここでの説明は省略する。
このように、本実施の形態では、リセット回路20のパルス生成回路21に、ラッチ回路21Bと遅延回路21Cを追加し、ラッチ回路21Bで、リセット回路20への入力信号、ここでは入力バースト信号Vinから比較器21Aで検出された各パルスを保持出力し、遅延回路21Cで、ラッチ回路21Bの出力信号を所定時間、ここでは基準クロック23Sの周期長程度遅延させ、ラッチ回路21Bの保持出力をリセットするためのラッチリセット信号としてラッチ回路21Bへ出力している。
次に、図7を参照して、本発明の第3の実施の形態にかかる増幅回路について説明する。図7は、本発明の第3の実施の形態にかかる増幅回路で用いるリセット回路の構成を示すブロック図であり、前述した図2と同じまたは同等部分には同一符号を付してある。
これにより、増幅回路1の外部から所望周波数の基準クロック23Sを供給できない場合でも、前述と同様に適用でき、同様の作用効果が得られる。
以上の各実施の形態では、PONシステムで用いられる宅側装置の光受信回路において用いられる増幅回路を前提とし、またバースト信号が差動信号からなる場合さらには振幅を飽和させることにより一定の振幅を得るリミッティングアンプを前提として説明したが、具体的な適用例としてはこれに限定されるものではなく、前述と同様の最小バースト間区間長や最大同一符号連続区間長が規定されているバースト信号を増幅する増幅回路に対して、本発明の各実施の形態を前述と同様にして適用でき、同様の作用効果が得られる。
Claims (2)
- 入力された第1のバースト信号の直流オフセット電圧を補償して出力するフィードフォワード型のオフセット補償回路を含む増幅回路であって、
前記オフセット補償回路へ入力される前の第2のバースト信号からバースト間区間を検出し、前記オフセット補償回路で保持している直流オフセット電圧を初期化するためのリセット信号を出力するリセット回路を備え、
前記リセット回路は、基準クロックをカウントするとともに、そのカウント値が前記第2のバースト信号の最大同一符号連続区間長を越える規定値に達した時点で前記リセット信号を出力するカウンタと、前記第2のバースト信号に含まれる各パルスを検出して、前記カウンタのカウンタ値をリセットするためのカウンタリセット信号を前記カウンタへ出力するパルス生成回路とを含む
ことを特徴とする増幅回路。 - 請求項1に記載の増幅回路において、
前記パルス生成回路は、前記第2のバースト信号から検出した各パルスを保持出力するラッチ回路と、このラッチ回路の出力信号を所定時間だけ遅延させて前記保持出力をリセットするためのラッチリセット信号として前記ラッチ回路へ出力する遅延回路とを含むことを特徴とする増幅回路。
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