CN101783706A - 突发接收电路 - Google Patents

Abstract

本发明提供一种突发接收电路，其包含即使输入包含失真的突发信号波形，也不会在错误的位置进行比特同步判定的CDR电路。在突发接收电路中，具有：CDR电路(720)，其根据接收到的信号再生时钟和数据；比特同步判定电路(730)，其判定CDR电路720是否处于最佳的相位；波形失真判定电路(740)，其根据接收到的信号判定是否存在波形失真；以及CDR输出有效判定电路(750)，其判定CDR电路(720)的输出有效还是无效，CDR输出有效判定电路(750)，根据比特同步判定结果以及波形失真判定结果，进行CDR输出有效判定。

Description

突发接收电路

技术领域

本发明涉及光接入系统的PON(Passive Optical Network：无源光纤网络)，特别是涉及有效用于接收该PON的上行突发信号的电路的技术。

背景技术

【何谓PON】

已知作为光接入系统，在配置于站点一侧的OLT(Optical Line Terminal：光纤线路终端)和配置于用户一侧的ONU(Optical Network Unit：光纤网络装置)之间，通过光分路器等无源地进行光信号的合波分波的设备，以1对n(n为2以上的整数)连接的PON。图1表示PON的网络结构。

【突发信号】

通过光分路器，多路传送从多个ONU向OLT传输的上行光信号。此外，OLT和ONU之间的距离，即光纤长度不一定相等。因此，在OLT接收的光信号就成为强度大幅变化的突发信号。

【突发信号的结构】

图2表示OLT接收的突发信号。突发信号可以分为有信号区域和无信号区域，有信号区域又由LaserON区域、Syncpattern区域、BurstDelimiter区域、Data区域、BurstTerminator区域、LaserOFF区域构成(例如非专利文献1)。

【突发信号接收动作】

在OLT的接收机接收LaserON以及Syncpattern时，进行自动增益控制、自动阈值控制、时钟再生的动作。此外，通过BurstDelimiter的比特图形检测，检测数据的开始位置，通过BurstTerminator，检测数据的结束位置。

【波形失真的说明】

所谓OLT的接收机接收正确的图形，是从自动增益控制、自动阈值控制、时钟再生完成后开始，直到接收BurstTerminator之前的期间。除此之外的、直到无信号区域、LaserON区域、LaserOFF区域、Syncpattem区域的中途接收到的比特图形与在发送侧发送的比特图形不同，有可能成为不定图形。

因此，需要防止在接收到这些不定图形时，后级的逻辑电路进行误动作。特别是要防止在错误的位置检测BurstDelimiter。

【误动作防止的现有例子】

作为防止这些误动作的方法，例如已知有专利文献1或专利文献2所记述的方法。

在专利文献1中，在限幅放大器的后级设置门电路，在前置放大电路的峰值小于设定的值时判定为无信号区域，切断门电路的输出。在图4中表示了包含本方式的接收电路。在该方式中，在无信号期间不会向后级的逻辑电路输出不定的信号输出。因此，可以防止无信号期间的、后级的逻辑电路的误动作。

在专利文献2中，对专利文献1进行扩展，具备有信号判定电路和计时电路，在判定有信号后，在等待了屏蔽时间后，释放门电路的输出。在无信号区域以及具有占空比失真的区域切断输出，所以信号输出可以实现从前端开始失真少的输出。

【专利文献1】特开2001-352353号公报

【专利文献2】特开2006-254061号公报

【非专利文献1】IEEE802.3av

但是，在上述现有的方法中，CDR(时钟数据恢复)电路的动作开始，需要等待到失真变少。因此，无法使接收开始后直到比特同步的同步时间短于Treceiver+Tcdr。Treceiver是从自动增益控制或自动阈值控制开始后，直到结束的时间，Tcdr是从CDR电路的动作开始后，直到在正确的位置输出比特同步判定的时间。即使输入包含失真的信号，如果具有不进行误动作的CDR电路，则可以进一步缩短同步时间。

因此，希望即使在具有波形失真的区域中也能够进行动作，并且不会在错误的位置进行比特同步判定的CDR电路。

发明内容

本发明是鉴于这样的课题而提出的，其目的在于提供一种包含有即使输入包含失真的突发信号波形，也不会在错误的位置进行比特同步判定的CDR电路的突发接收电路。

根据本发明说明书的记载以及附图，本发明上述以及其他的目的和新的特征将定会变得更明了。

下面，简单地说明在本申请公开的发明中的，具有代表性的方式的概要。

即，具有代表性的方式的概要的特征为：在突发接收电路中，具有：CDR电路，其根据接收到的信号再生时钟和数据；比特同步判定电路，其判定CDR电路是否处于最佳的相位；波形失真判定电路，其根据接收到的信号判定是否存在波形失真；以及CDR输出有效判定电路，其判定CDR电路的输出有效还是无效，CDR输出有效判定电路，根据比特同步判定结果以及波形失真判定结果，进行CDR输出有效判定。

具体地说，设置CDR输出有效判定电路，在没有波形失真并且比特同步已经确立时，使CDR输出有效。即，仅在没有波形失真时使比特同步判定为有效，使具有波形失真时的比特同步判定为无效。后级的逻辑电路因为可以根据CDR输出有效判定，判定接收信号有效还是无效，所以不会进行误动作。或者，可以在CDR输出的后级设置门电路，根据CDR输出有效判定，控制门电路的输出。

下面，简单地说明通过在本申请公开的发明中的，具有代表性的方式得到的效果。

即，通过具有代表性的方式得到的效果为：即使输入包含失真的突发信号波形，也可以通过CDR电路防止后级的逻辑电路的误动作。此外，通过在突发信号的有信号区域中，在包含波形失真的状态下使CDR电路动作，可以缩短同步时间。

附图说明

图1说明使用应用了本发明的PON的光接入系统的结构。

图2是说明PON中的上行突发信号的方框图。

图3是说明OLT的突发信号接收部的结构的方框图。

图4是说明现有的突发同步电路的结构的方框图。

图5是说明本发明第一实施方式的突发同步电路的结构的方框图。

图6是说明本发明第一实施方式的突发同步电路的动作的时序图。

图7是说明本发明第二实施方式的突发同步电路的结构的方框图。

图8是说明本发明第二实施方式的突发同步电路的动作的时序图。

图9是说明本发明第三实施方式的突发同步电路的结构的方框图。

图10是说明本发明第三实施方式的突发同步电路的动作的时序图。

图11是说明本发明第四实施方式的突发同步电路的结构的方框图。

图12是说明本发明第四实施方式的突发同步电路的动作的时序图。

图13(a)、(b)是表示本发明波形失真判定电路的结构例子的方框图以及时序图。

图14(a)、(b)是表示本发明波形失真判定电路的另一结构例子的方框图以及时序图。

图15是表示本发明有信号判定电路的结构例的方框图。

图16是表示本发明比特同步判定电路的结构例的方框图。

图17是表示本发明比特同步电路的另一结构例的方框图。

图18(a)、(b)是表示本发明的CDR输出有效判定电路的结构例子的方框图。

图19(a)、(b)是表示本发明第三实施方式的CDR复位控制电路的结构例的方框图以及时序图。

图20(a)、(b)是表示本发明第三实施方式的CDR复位控制电路的另一结构例的方框图以及时序图。

符号说明

1-1～1-n ONU；2OLT；3光分路器；4-0～4-n光纤；50有信号区域；51无信号区域；60光电变换部；70突发同步电路；80、81定界符同步电路；90数据处理部；501Laser ON区域；502SyncPattern区域；503BurstDelimiter区域；504Data区域；505BurstTerminator区域；506LaserOFF区域；701限幅放大电路；720、721CDR电路；730比特同步判定电路；731平均值计算电路；732变动量检测电路；733比较电路；734比特图形检测电路；735比较电路；736门电路；740波形失真判定电路；741振幅检测电路；742变动检测电路；743、745比较电路；746延迟信号生成电路；750、751CDR输出有效判定电路；760有信号判定电路；762比较电路；770、771门电路；780CDR复位控制电路；780延迟信号产生电路；782逻辑乘电路

具体实施方式

以下参照附图对本发明的实施方式进行详细说明。在各图中，对于公共的部分赋予相同的符号。此外，图1至图3虽然作为一般的技术在背景技术中应用，但也可以用于本发明，以下使用这些附图对本发明的实施方式进行说明。

(第一实施方式)

首先，关于本发明的第一实施方式，使用图1～图3、图5、图6、图13～图18等进行说明。

在图1中表示使用应了本发明的PON的光接入系统的结构。光接入系统具备多个ONU1(1-1～1-n)、OLT2、以及光分路器3。光分路器3经由光纤4-0与OLT2连接。此外，ONU1(1-1～1-n)分别经由光纤4(4-1～4-n)与光分路器3连接。

从各ONU1(1-1～1-n)向OLT2的信号成为突发信号。此外，因为ONU1和OLT2的距离为各种各样，所以各ONU1发送的上行光信号的衰减量也为各种各样。因此，OLT2接收强度大幅变化的突发信号。

图2表示OLT2接收的突发信号的结构。突发信号可以分为光输出几乎为0的无信号区域51和具有光输出的有信号区域50。此外，有信号区域50由LaserON区域501、Syncpattern(SP)区域502、BurstDelimiter(BD)区域503、Data区域504、BurstTerminator(BT)区域505、LaserOFF区域506构成。

图3表示OLT2的突发信号接收部的结构。突发信号接收部，由光·电变换部(O/E)60、突发同步电路70、定界符同步电路80、数据处理部90构成。

光·电变换部(O/E)60把从光纤4-0输入的突发光信号变换为电信号。一般来说，由把光信号变换为电流信号的光电光电二极管、将光电二极管的电流输出转换为电压信号的阻抗变换放大器构成。为了确保大的动态范围，在光·电变换部60要进行自动增益控制。

突发同步电路70，从光·电变换部60输入电信号，通过自动阈值控制设定阈值，以该阈值为基准对其进行数字信号化。并且，根据数字化后的信号再生时钟和数据，进行用于在接收信号的最佳相位取入的再定时。

定界符同步电路80将接收到的比特图形与BurstDelimiter区域503的比特图形进行比较。在一致时，或者在错误比特数量比规定的数量小时，判定BurstDelimiter检测。

数据处理部90根据定界符同步后的Data区域504的数据信号进行处理。

图5表示本发明第一实施方式的突发同步电路的结构。

突发同步电路70由以下电路构成：对接收到的信号进行放大的限幅放大电路710；根据接收到的信号再生时钟和数据的CDR电路720；判定CDR电路720是否处于最佳的相位的比特同步判定电路730；根据接收到的信号判定是否存在波形失真的波形失真判定电路740；判定CDR电路720的输出有效还是无效的CDR输出有效判定电路750；根据接收到的信号判定是突发信号的有信号期间还是无信号期间的有信号判定电路760；对限幅放大电路710的输出进行控制，将其输出输入给CDR电路720的门电路770。

在该突发同步电路70上连接根据来自CDR电路720的输出检测定界符的定界符同步电路81，包含该突发同步电路70以及定界符同步电路81的部分是相当于成为本发明的特征的突发接收电路的部分。

限幅放大电路710根据接收到的信号Vin进行自动阈值判定，根据判定的阈值，将信号放大到一定的振幅。将放大后的信号Vlim输入给门电路770。

有信号判定电路760，根据接收到的信号Vin检测振幅，判定是突发信号的有信号区域50还是无信号区域51。根据判定的结果，输出信号Vexist。具体地说，在判定为有信号区域50时输出H电平，在判定为无信号区域51时输出L电平。

在此，使用图15说明有信号判定电路760的结构例子。有信号判定电路760，由振幅检测电路761和比较电路762构成。

振幅检测电路761，根据接收到的信号Vin检测振幅，将振幅电压Vamp输入给比较电路762。比较电路762将输入的Vamp与阈值电压Vamp_ref进行比较，根据比较结果，输出信号Vexist。在Vamp＞Vamp_ref时，Vexist成为高电平，在Vamp＜Vamp_ref时，Vexist成为低电平。

返回图5，门电路770输入来自限幅放大电路710的信号Vlim，向CDR电路720输出信号Vlim_gate。此外，在来自有信号判定电路760的信号Vexist为高电平时，设为Vlim_gate＝Vlim，在Vexist为低电平时，设Vlim_gate＝低电平。

CDR电路720输入来自门电路770的信号Vlim_gate，根据该信号生成最佳的采样时钟，输出数据信号Vcdr_data和时钟信号Vcdr_clock。此外，将相位信息(或者数据信号和时钟信号)输入给比特同步判定电路730。

比特同步判定电路730，根据从CDR电路720输入的信号，判定比特的同步，根据判定结果，输出信号Vlock。对于接收到的信号，在已成为能够在最佳的相位进行采样的状态时，称为比特同步已确立，在成为除此以外的状态时，称之为比特同步偏离。Vlock在比特同步已确立时，输出H电平，在比特同步偏离时输出L电平。

在此，使用图16、图17，说明比特同步判定电路730的结构例子。

首先，图16表示比特同步判定电路730的第一结构例子。该比特同步判定电路730，根据作为具有相位比较电路的CDR电路720的输出的相位信息Φ，判定比特同步。相位信息Φ表示由CDR生成的时钟信号的相位相对于接收到的数据信号，是领先还是滞后的相位差的信息。在由CDR生成的时钟信号的相位稳定的情况下，认为使相位匹配的动作已完成，设比特同步已确立。

该比特同步判定电路730由平均值计算电路731、变动量检测电路732、比较电路733构成。

平均值计算电路731，计算根据输入的相位信息Φ预先设定的次数或者时钟的平均Φavg。

变动量检测电路732输出一定期间的Φavg的变动量Φavg_dif。

比较电路733将Φavg_dif和阈值Φavg_dif_ref进行比较，在Φavg_dif＜阈值Φavg_dif_ref时，判定为比特同步确立，输出Vlock＝高电平。在除此以外的情况下，输出Vlock＝低电平。

然后，图17表示比特同步判定电路730的第二结构例子。在第二结构例子中，使用作为CDR电路720的输出的数据信号Vcdr_data和时钟信号Vcdr_clock，将接收到的比特图形和Sync图形进行比较，来判定比特同步。即，根据Vcdr_data和Vcdr_clock，与预先设定的N比特的图形进行比较，根据该比较的结果，在比特错误数量为M比特以下时，进行比特同步判定。

该比特同步判定电路730由比特图形检测电路734、比较电路735、门电路736构成。

比特图形检测电路734，根据Vcdr_data和Vcdr_clock进行0/1判定，将通过判定得到的比特图形和SyncPattern进行比较。并且，输出作为比较结果的比特错误数量Nerror。可以预先决定进行比较的比特数。

在比较电路735中，将Nerror和预定设定的阈值Nerror_ref进行比较，在Nerror＜Nerror_ref时，判定为比特同步已确立，输出H电平。比较电路735的输出仅在正确地接收了SyncPattern时成为高电平，在接收BurstDelimitter或Data时成为低电平。

门电路736仅在来自有信号判定电路760的信号Vexist为高电平时，输出来自比较电路735的输出电平，在Vexist为低电平时，始终输出低电平。通过设置该门电路736，可以在接收BurstDelimitter或Data时使Vlock成为高电平。

作为比特同步判定电路730，说明了两个结构例，但也可以在比特同步判定中，组合上述两个结构。例如，在CDR生成的时钟的相位稳定，并且接收图形一致时，判定为比特同步已确立。

返回图5，波形失真判定电路740，根据接收到的信号Vin判定是否存在波形失真，根据判定的结果，输出信号Vdist。Vdist在判定为没有波形失真时输出高电平，在判定为具有波形失真时输出低电平。

在此，使用图13、图14说明波形失真判定电路740的结构例以及时序图。

首先，使用图13(a)、(b)说明波形失真判定电路740的第一结构例以及时序图。在本结构例中，根据接收到的信号的振幅变动，判定是否存在波形失真。该波形失真判定电路740，由振幅检测电路741、变动检测电路742、比较电路743构成。

振幅检测电路741，根据接收到的信号Vin检测Vamp然后进行输出。变动检测电路742检测振幅电压Vamp的变动，输出Vamp_dif比较电路743将电压Vamp_dif和阈值电压Vamp_dif_ref进行比较，在Vamp_dif的绝对值小于Vamp_dif_ref的情况下，将Vdist的输出为高电平。在除此之外的情况下，使Vdist的输出为低电平。

后述的图12也表示了该结构的时序图，可以确认在波形失真少的区域Vdist成为高电平。因此，根据以上的结构，可以根据接收到的信号判定有或者没有波形失真。

然后，使用图14(a)、(b)说明波形失真判定电路740的第二结构例子以及时序图。在该结构例子中，在检测到有信号期间后，在一定时间Tmask_disth后判定为没有波形失真，如果检测到有信号期间的结束则判定为具有波形失真。该波形失真判定电路740由振幅检测电路741、比较电路745、延迟信号生成电路747构成。

振幅检测电路741，根据接收到的信号Vin检测振幅电压Vamp并输出。比较电路745将电压Vamp与阈值电压Vamp_ref进行比较，在Vamp比Vamp_ref大时，使Vexist的输出成为高电平。在除此之外的情况下，使Vexist的输出成为低电平。延迟信号生成电路746，在检测到Vexist的上升后，在等待预定时间Tmask_dist后，使Vdist的输出成为高电平。此外，当检测到下降时，使Vdist的输出成为低电平。

返回图5，CDR输出有效判定电路750，根据波形失真判定电路740以及比特同步判定电路730的判定，判定使CDR输出有效还是无效。

在此，图18(a)表示CDR输出有效判定电路750的结构例子。将在后面叙述图18(b)的结构例子。图18(a)的CDR输出有效判定电路750仅由逻辑乘电路752构成，仅在来自波形失真判定电路740的信号Vdist以及来自比特同步判定电路730的信号Vlock为高电平时，使V_enabe成为高电平。在除此之外的情况下，成为低电平。

返回图5，与突发同步电路70连接的定界符同步电路81，根据来自CDR输出有效判定电路750的信号V_enable，判定定界符同步判定的结果的有效或无效。即，仅在V_enable为高电平时，使定界符同步判定结果为有效。

然后，使用图6的时序图说明突发同步电路70的动作。

时序图表示接收光信号、向突发同步电路输入的信号Vin、Vin的振幅检测值Vamp、有效信号判定结果Vexist、波形失真判定结果Vdist、门电路的输出Vlim_gate、CDR的生成时钟的相位Φavg、比特同步判定结果Vlock、CDR输出有效判定结果V_enable、CDR电路的数据输出Vcdr_data的各信号。

时序图中带有网格的部分表示波形失真，或者为不定的输出。

首先，说明突发接受开始的动作。因为通过接收到接收光信号的光·电变换部进行自动增益调整，所以在Vin的突发的开始位置，波形的振幅大幅地变动。受该影响，振幅检测电路的输出Vamp大幅地变化。一般地，在振幅检测电路中，受到之前接收到的振幅的影响而发生变化，所以当Vin的振幅稳定时，Vamp的输出也在延迟一定时间后稳定。此外，在限幅放大电路中，因为自动进行阈值检测，所以在阈值稳定之前包含具有较多失真的波形。因此，Vlim的输出以及Vlim_gate的输出在接收刚刚开始后(t1～t3)包含失真。

CDR电路因为在接收波形的边沿进行动作，所以CDR动作从t1开始。在t1～t3中，相位Φavg在包含失真的区域中，有可能在错误的相位暂时稳定，比特同步判定电路有可能在时刻t2错误地判断为比特同步确立。当波形失真变小时，CDR使相位变化。当相位变化时，比特同步判定电路判定为偏离。并且，当经过了时间时，CDR稳定在正确的相位位置。比特同步判定电路在t4再次进行同步确立，这样，当在有波形失真的状态下使CDR动作时就错误地进行了比特同步确立，因为根据比特同步确立后级的逻辑电路进行动作，所以就会引起逻辑电路的误动作。

在本发明的实施方式中，因为结合波形失真判定和比特同步判定来判定CDR输出有效，所以可以识别为在t2的比特同步确立判定为错误，在t4的比特同步确立判定为正确。因此，通过根据CDR输出有效判定使后级的逻辑电路动作，即使在具有波形失真的区域使CDR动作，也可以防止通过逻辑电路的误动作。此外，因为根据具有波形失真的状态使CDR动作，所以与波形失真消失后使CDR动作的情况相比，到进行比特同步确立的时间变短。

下面说明在突发信号结束的动作。在LaserOff区域中，因为Vin的振幅变动，所以Vamp减少。波形失真电路判定为具有波形失真。因此，V_enable在t4～t7成为有效。此外，当进入到无信号区域时，因为没有振幅的变动，所以Vdist成为高电平。此外，比特同步判定电路从LaserOff开始无信号期间输出不定，所以V_enable成为不定输出，但是在本发明中，因为Vlim_gate的输出始终为低电平，所以在无信号期间，后级的逻辑电路不进行误动作。

因此，在本实施方式中，即使在具有波形失真的状态下使CDR动作，后级的逻辑电路也不会误动作。即，设置比特同步判定电路730、波形失真判定电路740、CDR输出有效判定电路750等，仅在没有波形失真时使比特同步判定为有效，使具有波形失真时的比特同步判定为无效，由此即使输入了包含失真的信号波形，也可以通过CDR电路720防止后级的逻辑电路的误动作。

(第二实施方式)

然后，使用图7、图8、图9说明本发明的第二实施方式。以和第一实施方式的不同为中心来进行说明。

使用图7说明第二实施方式的突发同步电路70的结构。与第一实施方式的不同在于：取消了限幅放大电路710后级的门电路，将有信号判定电路760的输出输入给CDR输出有效判定电路751。

此外，图18(b)表示CDR输出有效判定电路751的结构例子。在本结构中，由逻辑电路753构成，在来自有信号判定电路760的信号Vexist、来自波形失真判定电路740的信号Vdist、来自比特同步判定电路730的信号Vlock全部为高电平时，使V_enable为高电平，在除此之外的情况下，成为低电平。

使用图8的时序图说明本结构的动作。动作大概与第一实施方式相同，但V_enable和Vcdr_data的输出与第一实施方式不同。

在该结构中，因为在限幅放大电路710的后级没有设置门电路，所以在无信号期间t8～t9期间，存在Vcdr_data的不定输出。此外，因为在CDR输出有效判定中使用Vexist，所以在无信号期间t8～t9，没有V_enable的不定输出。

因此，在本实施方式中，在具有波形失真的期间以及无信号期间，CDR的数据输出变得不定，但是CDR有效判定限于不存在有信号期间的波形失真的期间。因此，与第一实施方式相同，可以防止后级的逻辑电路的误动作。

(第三实施方式)

然后，使用图9、图10、图19、图20说明本发明的第三实施方式。以和第一实施方式的不同为中心进行说明。

使用图9说明第三实施方式的突发同步电路70的结构。在第一、第二实施方式中，关于CDR电路没有特别设置限制，但在本结构中，使用带有复位输入的CDR电路721。此外，新设置了生成CDR的复位定时的CDR复位控制电路780。

CDR电路721当接收到来自CDR复位控制电路780的复位输入CDRreset时，为了突发信号进行高速地使相位匹配的动作，在此之后，切换为高精度地使相位匹配的动作。

CDR复位控制电路780生成对CDR电路721输入的复位信号CDRreset。使用Vexsit的上升、或者Vdist的上升来生成该复位信号CDRreset。

在此，使用图19(a)、(b)说明CDR复位控制电路780的第一结构例子以及时序图。CDR复位控制电路780由延迟信号产生电路781构成。延迟信号产生电路781检测输入信号Vexsit的上升，在等待预先设定的延迟时间Tmask CDRreset后，输出复位信号CDRreset。在本说明中，CDR电路721因为检测复位信号的上升，所以只要复位信号的脉冲宽度在进行动作的范围内，几个复位信号都可以。

使用图20(a)、(b)说明CDR复位控制电路780的第二结构例子以及时序图。CDR复位控制电路780在具备逻辑乘电路782的结构中，使用Vexsit和Vdist的信号，生成复位信号CDRreset。在本结构中，在Vexsit为高电平时，在检测到Vdist的上升时，输出复位信号CDRreset。

使用图10的时序图说明第三实施方式的突发同步电路70的动作。在此，作为CDR复位控制电路，作为是第一结构例的情况来进行说明。

与第一实施方式不同，CDR电路的动作开始不是从接收到Vlim_gate的输出开始，而是从在时刻t10检测到复位信号CDRreset的上升后开始。在刚刚接收到该复位信号CDRreset后，进行高速地使相位匹配的动作。在该情况下，也有可能在错误的相位进行同步确立。因此，在时刻t2，Vlock成为高电平。因为之后移动到正确的相位，所以比特同步偏离。当在正确的相位稳定时，就成为比特同步确立。与第一实施方式相同，CDR输出有效判定在波形失真稳定，并且在比特同步已确立的时刻t4成为有效，所以可以防止后级的逻辑电路的误动作。

因此，在本实施方式中，通过恰当地控制CDR的复位定时，可以几乎在波形失真消失的同时，确立比特同步。

此外，关于CDR的复位定时和同步时间，如下所述。例如，当CDR的复位定时早时，高速地使相位匹配的动作在波形失真大的状态下结束。因此，在相位有很大不同的状态下，转移到高精度地使相位匹配的动作。因此，高精度地使相位匹配的动作时间变长，从波形失真消失后到使相位匹配有可能花费很多时间。结果，同步时间有可能变长。另一方面，当CDR的复位定时晚，在波形几乎稳定的状态下开始时，虽然从CDR动作开始到比特同步的时间短，但等待到波形失真消失的时间变长，所以同步时间变长。

当在最佳的定时施加复位时，在具有波形失真的程度小的状态下高速地使相位匹配，然后转移到高精度地使相位匹配的动作。如果可以在波形失真消失的同时确立相位同步，则可以使同步时间为最短。

因此，在本实施方式中，通过在突发信号的有信号区域中在包含波形失真的状态下使CDR电路动作，可以缩短同步时间。

根据本实施方式，与复位定时无关，可以防止错误的比特同步判定。

(第四实施方式)

然后，使用图11、图12说明本发明的第四实施方式。以和第一实施方式的不同为中心进行说明。

使用图11说明第四实施方式中的突发同步电路70的结构。与第一实施方式的不同在于：在CDR电路720的后级具备门电路771，门电路771根据CDR输出有效判定电路750的输出V_enable，切换输出。此外，在第一实施方式中，定界符同步电路80，需要根据CDR输出有效判定电路750的输出V_enable切换动作，但在本实施方式中，不需要动作切换，可以始终进行定界符同步的动作。

门电路771，在V_enable为高电平时，成为Vcdr_data_gate＝Vcdr_data、Vcdr_clock_gate＝Vcdr_clock。另一方面，在V_enable为低电平时，Vcdr_data_gate＝电平、Vcdr_clock_gate＝Vcdr_clock。

使用图12的时序图说明第四实施方式的突发同步电路70的动作。与第一实施方式的不同在于：向定界符同步电路80输入的信号Vcdr_data_gate，在无信号期间以及判定为具有波形失真的期间，没有不定输出。因此，可以使定界符同步电路80与CDR输出有效判定无关地进行动作。

因此，在本实施方式中，即使在具有波形失真的状态下使CDR动作，后级的逻辑电路也不会误动作。此外，可以使后级的逻辑电路与CDR输出有效判定无关地进行动作，所以可以使后级的逻辑电路简单。

以上，根据实施方式具体地说明了发明人作成的发明，但不言而喻，本发明并不限于所述实施方式，在不超出其主旨的范围内可以进行各种变更。

例如，在所述实施方式的说明中，使用了10GE-PON(IEEE802.3av)中的帧形式进行了说明，但还可以同样地对GE-PON(IEEE802.3ah)或GE-PON中的帧形式应用本发明。此外，虽然以PON中的上行突发信号为前提进行了说明，但还可以应用于使用光开关的光接入中的下行突发信号。

本发明用于接收光接入系统的PON的上行突发信号的电路是有效的，但还可以用于使用光开关的光接入中的下行突发信号。

Claims (16)

1.一种突发接收电路，其特征在于，

具备：

CDR电路，其根据接收到的信号再生时钟和数据；

比特同步判定电路，其判定所述CDR电路是否处于最佳的相位；

波形失真判定电路，其根据接收到的信号判定是否存在波形失真；以及

CDR输出有效判定电路，其判定所述CDR电路的输出有效还是无效，

所述CDR输出有效判定电路，根据来自所述比特同步判定电路的比特同步判定结果以及来自所述波形失真判定电路的波形失真判定结果，进行CDR输出有效判定。

2.根据权利要求1所述的突发接收电路，其特征在于，

还具备：

限幅放大电路，其对接收到的信号进行放大；

有信号判定电路，其根据接收到的信号判断是突发信号的有信号期间还是无信号期间；以及

限幅用门电路，其控制所述限幅放大电路的输出，将该输出输入给所述CDR电路，

所述限幅用门电路根据来自所述有信号判定电路的有信号判定结果，控制限幅用门输出。

3.根据权利要求1所述的突发接收电路，其特征在于，

还具有：

限幅放大电路，其对接收到的信号进行放大；以及

有信号判定电路，其根据接收到的信号判定是突发信号的有信号期间还是无信号期间，

所述CDR输出有效判定电路，根据来自所述比特同步判定电路的比特同步判定结果、来自所述波形失真判定电路的波形失真判定结果、以及来自所述有信号判定电路的有信号判定结果，进行CDR输出有效判定。

4.根据权利要求1所述的突发接收电路，其特征在于，

还具有CDR复位控制电路，其生成输入给所述CDR电路的复位信号，

所述CDR电路，根据所述复位信号切换该CDR电路的动作。

5.根据权利要求1所述的突发接收电路，其特征在于，

还具备定界符同步电路，其根据来自所述CDR电路的输出检测定界符，

所述定界符同步电路，根据来自所述CDR输出有效判定电路的CDR输出有效判定结果，切换是否使定界符同步判定动作。

6.根据权利要求1所述的突发接收电路，其特征在于，

还具备：

CDR用门电路，其控制所述CDR电路的输出；

定界符同步电路，其检测定界符，

所述CDR用门电路，根据来自所述CDR输出有效判定电路的CDR输出有效判定结果，控制门的输出。

7.根据权利要求2所述的突发接收电路，其特征在于，

所述有信号判定电路，具备：

振幅检测电路，其检测所述接收到的信号的振幅；以及

比较电路，其将所述振幅检测电路的输出电压与阈值电压进行比较，根据该比较结果判定是否为有信号。

8.根据权利要求3所述的突发接收电路，其特征在于，

所述有信号判定电路，具备：

振幅检测电路，其检测所述接收到的信号的振幅；以及

比较电路，其将所述振幅检测电路的输出电压与阈值电压进行比较，根据该比较结果判定是否为有信号。

9.根据权利要求1所述的突发接收电路，其特征在于，所述CDR电路具备相位比较电路，

所述比特同步判定电路，根据所述相位比较电路输出的相位差，进行比特同步判定。

10.根据权利要求1所述的突发接收电路，其特征在于，

所述比特同步判定电路，根据所述CDR电路输出的数据信号和时钟信号，与预先设定的N比特的图形进行比较，在该比较结果是比特错误数为M比特以下时，进行比特同步判定。

11.根据权利要求1所述的突发接收电路，其特征在于，

所述波形失真判定电路，具备：

振幅检测电路，其检测所述接收到的信号的振幅；

变动检测电路，其根据所述振幅检测电路的输出检测振幅的变动；以及

比较电路，其根据来自所述变动检测电路的振幅变动值，判定是否存在波形失真。

12.根据权利要求1所述的突发接收电路，其特征在于，

所述波形失真判定电路，具备：

振幅检测电路，其检测所述接收到的信号的振幅；

比较电路，其将来自所述振幅检测电路的输出值与阈值进行比较；以及

延迟信号生成电路，其根据来自所述比较电路的比较结果，判定是否存在波形失真，在判定为存在波形失真后，在经过设定的时间后，判定为没有波形失真。

13.根据权利要求1所述的突发接收电路，其特征在于，

所述CDR输出有效判定电路，

在来自所述波形失真判定电路的波形失真判定结果为没有波形失真，并且，来自所述比特同步判定电路的比特同步判定结果为比特同步确立时，将CDR输出判定为有效，

在除此之外的情况下，将CDR输出判定为无效。

14.根据权利要求3所述的突发接收电路，其特征在于，

所述CDR输出有效判定电路，

在来自所述波形失真判定电路的波形失真判定结果为没有波形失真，并且，来自所述比特同步判定电路的比特同步判定结果为比特同步确立，并且来自所述有信号判定电路的有信号判定结果为有信号时，将CDR输出判定为有效，

在除此之外的情况下，将CDR输出判定为无效。

15.根据权利要求4所述的突发接收电路，其特征在于，

所述CDR复位控制电路，检测来自所述有信号判定电路的输出信号的上升，在检测到该上升后延迟预先设定的时间后，输出CDR复位信号。

16.根据权利要求4所述的突发接收电路，其特征在于，

所述CDR复位控制电路，根据来自所述有信号判定电路的输出信号和来自所述波形失真判定电路的输出信号，输出CDR复位信号。

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