JP6435006B2 - 測定装置及び測定方法 - Google Patents
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Description
11 閾値調整回路
12 波形整形回路(波形整形手段)
13a BER測定部(測定手段)
13b 波形測定部
14 表示部
20 振幅制限増幅回路(増幅手段)
21 第1の入力端子(被測定データ信号入力端子)
22 第2の入力端子(閾値電圧入力端子)
23 第1の出力端子(第1のデータ信号出力端子)
24 第2の出力端子(第2のデータ信号出力端子)
30 クロック出力回路
31 クロック再生回路(クロック再生手段)
32 ディレイ調整回路(位相調整手段)
40 クロスポイント補正回路(クロスポイント補正手段)
50 差動増幅器(差動増幅手段)
51 正相入力端子(第1の入力端子)
52 逆相入力端子(第2の入力端子)
53 正相出力端子
54 逆相出力端子
60 電圧制御回路(電圧制御手段)
61 コイル(第1のコイル)
62 コイル(第2のコイル)
70 演算増幅器
71 正相入力端子(第3の入力端子)
72 逆相入力端子(第4の入力端子)
73 出力端子
Claims (5)
- 所定の閾値電圧(Vth)に応じてデジタル信号である被測定データ信号を増幅する増幅手段(20)と、
前記増幅手段の一方の出力データ信号である第2のデータ信号からクロックを再生し、再生クロックとして出力するクロック出力回路(30)と、
前記増幅手段の他方の出力データ信号である第1のデータ信号を前記再生クロックに基づいて波形整形する波形整形手段(12)と、
前記波形整形手段の出力データ信号に基づいて所定の測定を行う測定手段(13)と、
を備え、
前記増幅手段は、
前記被測定データ信号を入力する被測定データ信号入力端子(21)と、
前記閾値電圧を入力する閾値電圧入力端子(22)と、
正相である前記第1のデータ信号を前記波形整形手段に出力する第1のデータ信号出力端子(23)と、
前記第1のデータ信号とは逆相の関係にある前記第2のデータ信号を入力データ信号として前記クロック出力回路に出力する第2のデータ信号出力端子(24)と、
を有し、
前記クロック出力回路は、
前記閾値電圧を変化させると前記増幅手段から出力される前記第2のデータ信号のクロスポイントも変化してしまうことを回避するために、該第2のデータ信号であり、かつ、ハイレベル及びローレベルを有するデジタル信号である前記入力データ信号の波形におけるクロスポイントが、前記ハイレベルと、前記ローレベルとの中間レベルに位置するよう補正するクロスポイント補正手段(40)と、
前記クロスポイント補正手段から出力される出力データ信号からクロックを再生して再生クロックを生成するクロック再生手段(31)と、
前記クロック再生手段が再生した前記再生クロックの位相を調整する位相調整手段(32)と、
を備え、
前記クロスポイント補正手段は、
第1の出力端子(53)及び第2の出力端子(54)を有し、前記入力データ信号を差動増幅する差動増幅手段(50)と、
前記第1の出力端子及び前記第2の出力端子の各直流出力電圧レベルを互いに等しくする電圧制御手段(60)と、
を備え、
前記波形整形手段は、前記第1のデータ信号出力端子から入力した前記第1のデータ信号を、前記位相調整手段により前記位相が調整された後の前記再生クロックに基づいて波形整形するものである、
ことを特徴とする測定装置。 - 前記クロック出力回路において、
前記差動増幅手段は、第1の入力端子(51)及び第2の入力端子(52)を備え、
前記電圧制御手段は、
第1のコイル(61)を介し前記第1の出力端子に接続された第3の入力端子(71)と、
第2のコイル(62)を介し前記第2の出力端子に接続された第4の入力端子(72)と、
前記第2の入力端子に接続された出力端子(73)と、
を有し負帰還接続された演算増幅器(70)を備えた、
ことを特徴とする請求項1に記載の測定装置。 - 前記差動増幅手段の前記第1の入力端子の前段に、前記第1のデータ信号の直流成分を除去するための直流成分除去用コンデンサ(41)が接続され、
前記差動増幅手段の前記第1のコイル及び前記第2のコイルに対して分岐した後の前記クロック再生手段(31)への出力経路中に、前記第1の出力端子及び前記第2の出力端子からのそれぞれの出力データ信号の直流成分を除去する第1の出力側直流成分除去用コンデンサ(43)及び第2の出力側直流成分除去用コンデンサが接続されることを特徴とする請求項2に記載の測定装置。 - 前記クロック再生手段は、差動入力機能を有せず、前記差動増幅手段の前記第1の出力端子から出力される正相出力、又は前記第2の出力端子から出力される逆相出力のいずれか一方を前記クロスポイント補正手段から出力される出力データ信号として入力することを特徴とする請求項1ないし3のいずれか1項に記載の測定装置。
- 請求項1に記載の測定装置を用いた測定方法であって、
所定の閾値電圧(Vth)に応じてデジタル信号である被測定データ信号を増幅する増幅ステップ(S11)と、
前記増幅ステップの一方の出力データ信号である第2のデータ信号からクロックを再生し、再生クロックとして出力するクロック出力ステップと、
前記増幅ステップの他方の出力データ信号である第1のデータ信号を前記再生クロックに基づいて波形整形する波形整形ステップ(S16)と、
前記波形整形ステップの出力データ信号に基づいて所定の測定を行う測定ステップ(S17)と、
を含み、
前記増幅ステップは、
被測定データ信号入力端子(21)から前記被測定データ信号を入力する被測定データ信号入力ステップと、
閾値電圧入力端子(22)から前記閾値電圧を入力する閾値電圧入力ステップと、
正相である前記第1のデータ信号を、第1のデータ信号出力端子(23)により、前記波形整形ステップに出力する第1のデータ信号出力ステップと、
前記第1のデータ信号とは逆相の関係にある前記第2のデータ信号を、第2のデータ信号出力端子(24)により、前記入力データ信号として前記クロック出力ステップに出力する第2のデータ信号出力ステップと、
を含み、
前記クロック出力ステップは、
前記閾値電圧を変化させると前記増幅ステップから出力される前記第2のデータ信号のクロスポイントも変化してしまうことを回避するために、該第2のデータ信号であり、かつ、ハイレベル及びローレベルを有するデジタル信号である前記入力データ信号の波形におけるクロスポイントが、前記ハイレベルと、前記ローレベルとの中間レベルに位置するよう補正するクロスポイント補正ステップ(S12、S13)と、
前記クロスポイント補正ステップで出力される出力データ信号からクロックを再生して再生クロックを生成するクロック再生ステップ(S14)と、
前記クロック再生ステップにおいて再生した前記再生クロックの位相を調整する位相調整ステップ(S15)と、
を含み、
前記クロスポイント補正ステップは、
第1の出力端子(53)及び第2の出力端子(54)を有する差動増幅手段(50)によって前記入力データ信号を差動増幅する差動増幅ステップ(S12)と、
前記第1の出力端子及び前記第2の出力端子の各直流出力電圧レベルを互いに等しくする電圧制御ステップ(S13)と、
を含み、
前記波形整形ステップは、前記第1のデータ信号出力ステップから入力した前記第1のデータ信号を、前記位相調整ステップにより前記位相が調整された後の前記再生クロックに基づいて波形整形することを特徴とする測定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2017068136A JP6435006B2 (ja) | 2017-03-30 | 2017-03-30 | 測定装置及び測定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017068136A JP6435006B2 (ja) | 2017-03-30 | 2017-03-30 | 測定装置及び測定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018170700A JP2018170700A (ja) | 2018-11-01 |
JP6435006B2 true JP6435006B2 (ja) | 2018-12-05 |
Family
ID=64018880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017068136A Active JP6435006B2 (ja) | 2017-03-30 | 2017-03-30 | 測定装置及び測定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6435006B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2024055052A (ja) * | 2022-10-06 | 2024-04-18 | 株式会社ソシオネクスト | 比較回路、アナログデジタル変換回路、及び半導体集積回路 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58151753A (ja) * | 1982-03-05 | 1983-09-09 | Sumitomo Electric Ind Ltd | パルス通信方式 |
JPH0326085A (ja) * | 1989-06-22 | 1991-02-04 | Toko Inc | 受信クロック再生方式 |
JPH11274902A (ja) * | 1998-03-19 | 1999-10-08 | Fujitsu Ltd | 波形成形回路 |
US6275544B1 (en) * | 1999-11-03 | 2001-08-14 | Fantasma Network, Inc. | Baseband receiver apparatus and method |
WO2002069555A1 (fr) * | 2001-02-23 | 2002-09-06 | Anritsu Corporation | Instrument servant a mesurer avec precision les caracteristiques d'un systeme de transmission de donnees et circuit de reproduction d'horloge mis en application |
JP3995094B2 (ja) * | 2003-10-08 | 2007-10-24 | 日本電信電話株式会社 | アイ開口モニタ |
JP2006121387A (ja) * | 2004-10-21 | 2006-05-11 | Nec Corp | 識別再生方法および識別再生装置 |
JP4940605B2 (ja) * | 2005-09-14 | 2012-05-30 | ソニー株式会社 | データ受信装置およびデータ伝送システム |
US8301093B2 (en) * | 2007-06-05 | 2012-10-30 | Panasonic Corporation | Receiver circuit and data transmission system |
JP2010166404A (ja) * | 2009-01-16 | 2010-07-29 | Hitachi Ltd | バースト受信回路 |
JP5249877B2 (ja) * | 2009-08-28 | 2013-07-31 | アンリツ株式会社 | 携帯端末用デバイス測定装置 |
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2017
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Publication number | Publication date |
---|---|
JP2018170700A (ja) | 2018-11-01 |
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