JP2018170700A - クロック出力回路及びそれを備えた測定装置並びにクロック出力方法及び測定方法 - Google Patents

Abstract

【課題】ハードウェアのみで簡単な構成でクロスポイントを補正することができるクロック出力回路及びそれを備えた測定装置並びにクロック出力方法及び測定方法を提供する。【解決手段】クロック出力回路３０は、ハイレベル及びローレベルを有する入力データ信号の波形におけるクロスポイントがハイレベルとローレベルとの中間レベルに位置するよう補正するクロスポイント補正回路４０と、クロスポイント補正回路４０の出力データ信号からクロックを再生するクロック再生回路３１と、クロック再生回路３１が再生したクロックの位相を調整するディレイ調整回路３２と、を備え、クロスポイント補正回路４０は、正相出力端子５３及び逆相出力端子５４を有し入力データ信号を差動増幅する差動増幅器５０と、差動増幅器５０の正相出力端子５３及び逆相出力端子５４の各直流出力電圧レベルを互いに等しくする電圧制御回路６０と、を備える。【選択図】図１

Description

本発明は、入力データ信号からクロックを再生する機能を有するクロック出力回路及びそれを備えた測定装置並びにクロック出力方法及び測定方法に関する。

従来、この種のクロック出力回路を備えた測定装置としては、図６に示したＢＥＲ（ビットエラーレート）測定装置が知られている。

測定装置１は、振幅制限増幅回路２、閾値調整回路３、波形整形回路４、ＢＥＲ測定部５ａ、波形測定部５ｂ、表示部６、クロック出力回路７を備えている。クロック出力回路７は、クロック再生回路８、ディレイ調整回路９を備えている。

測定装置１において、アイダイアグラム（アイパターン）を表示部６に表示させて被測定データ信号を評価する場合には、アイダイアグラムの振幅軸方向の調整は、閾値調整回路３による閾値電圧Ｖｔｈの調整により、位相軸方向の調整は、ディレイ調整回路９による位相の調整により行われる。

ここで、測定装置１では、閾値電圧Ｖｔｈを変化させると振幅制限増幅回路２から出力されるデータ信号のクロスポイントも変化してしまうという課題があった。

具体的には、図示のように、振幅制限増幅回路２において閾値電圧Ｖｔｈを、例えばＶｔｈ（ａ）、Ｖｔｈ（ｂ）、Ｖｔｈ（ｃ）と変化させた場合には、クロック再生回路８に入力されるデータ信号のクロスポイントが、それぞれ、閾値電圧Ｖｔｈに応じて変化してしまい、クロック再生回路８の出力データ信号の位相がずれてしまう。なお、クロック再生回路８の出力データ信号において、Ｖｔｈ（ａ）及びＶｔｈ（ｃ）での波形がＶｔｈ（ｂ）よりも早く立ち上がっているのは、図示のように、ハイレベルとローレベルとの中間レベルにおける時間的位置が異なっているからである。

その結果、測定装置１では、閾値電圧Ｖｔｈを可変する場合には、クロック再生回路８からの出力データ信号の位相が変化し、波形整形回路４に入力されるクロックの位相が変化してしまうので、正確なアイダイアグラムが表示できないという課題があった。

この課題を解決するためには、クロック再生回路８の前段でクロスポイントを補正することが考えられる。

従来のクロスポイントの推定装置としては、特許文献１に記載された位相調整装置が知られている。

特許文献１に記載のものは、識別器、直流平均値検出器、第１メモリ、正規化部、第２メモリ、クロス点位置推定部を備えている。

識別器は、入力されるクロックデータ信号の立ち上がりのタイミングで符号判定する。直流平均値検出器は、識別器の出力データ信号の直流平均値を検出する。第１メモリは、直流平均値を時間軸と対応付けて順次記憶する。正規化部は、第１メモリに記憶された各電圧値のうち所定電圧以上の電圧値を一定の電圧値に正規化する。第２メモリは、正規化された各電圧値のデータを時間軸と対応付けて記憶する。クロス点位置推定部は、第２メモリに記憶された各電圧値に基づいてデータデータ信号のアイダイアグラムのクロスポイントの時間的位置を推定する。

この構成により、従来のものは、アイダイアグラムのクロスポイントの時間的位置を推定することができる。

特開２０１６−１８７１４７号公報

しかしながら、特許文献１に記載の従来のものでは、クロスポイントを推定する構成が複雑であるので、測定装置のクロスポイントの補正処理に適用しようとすると、例えばＦＰＧＡ又はソフトウェア処理が必要なことにより回路規模が大型化するという課題が発生してしまう。そのため、ハードウェアのみで簡単な構成でクロスポイントを補正することができるクロック出力回路が望まれていた。

本発明は、前述のような事情に鑑みてなされたものであり、ハードウェアのみで簡単な構成でクロスポイントを補正することができるクロック出力回路及びそれを備えた測定装置並びにクロック出力方法及び測定方法を提供することを目的とする。

本発明の請求項１に係るクロック出力回路は、ハイレベル及びローレベルを有するデジタル信号である入力データ信号の波形におけるクロスポイントが、前記ハイレベルと、前記ローレベルとの中間レベルに位置するよう補正するクロスポイント補正手段（４０）と、前記クロスポイント補正手段から出力される出力データ信号からクロックを再生して再生クロックを生成するクロック再生手段（３１）と、前記クロック再生手段が再生した前記再生クロックの位相を調整する位相調整手段（３２）と、を備え、前記クロスポイント補正手段は、第１の出力端子（５３）及び第２の出力端子（５４）を有し、前記入力データ信号を差動増幅する差動増幅手段（５０）と、前記第１の出力端子及び前記第２の出力端子の各直流出力電圧レベルを互いに等しくする電圧制御手段（６０）と、を備えた構成を有している。

この構成により、本発明の請求項１に係るクロック出力回路は、クロスポイント補正手段は、第１の出力端子及び第２の出力端子を有し入力データ信号を差動増幅する差動増幅手段と、差動増幅手段の、第１の出力端子及び第２の出力端子の各直流出力電圧レベルを互いに等しくする電圧制御手段と、を備えるので、ハードウェアのみで簡単な構成でクロスポイントを補正することができる。

本発明の請求項２に係るクロック出力回路は、前記差動増幅手段は、第１の入力端子（５１）及び第２の入力端子（５２）を備え、前記電圧制御手段は、第１のコイル（６１）を介し前記第１の出力端子に接続された第３の入力端子（７１）と、第２のコイル（６２）を介し前記第２の出力端子に接続された第４の入力端子（７２）と、前記第２の入力端子に接続された出力端子（７３）と、を有し負帰還接続された演算増幅器（７０）を備えた、構成を有している。

この構成により、本発明の請求項２に係るクロック出力回路は、演算増幅器は、差動増幅手段の第１の出力端子及び第２の出力端子の各直流出力電圧レベルが仮想短絡により互いに等しくなるようフィードバック制御するので、差動増幅手段の第１の出力端子及び第２の出力端子の各直流出力電圧レベルを互いに等しくすることができる。

本発明の請求項３に係る測定装置は、請求項１又は請求項２に記載のクロック出力回路（３０）と、所定の閾値電圧（Ｖｔｈ）に応じてデジタル信号である被測定データ信号を増幅する増幅手段（２０）と、前記増幅手段の出力データ信号を波形整形する波形整形手段（１２）と、前記波形整形手段の出力データ信号に基づいて所定の測定を行う測定手段（１３）と、を備え、前記増幅手段は、前記被測定データ信号を入力する被測定データ信号入力端子（２１）と、前記閾値電圧を入力する閾値電圧入力端子（２２）と、第１のデータ信号を前記波形整形手段に出力する第１のデータ信号出力端子（２３）と、第２のデータ信号を前記入力データ信号として前記クロック出力回路に出力する第２のデータ信号出力端子（２４）と、を有し、前記波形整形手段は、前記第１のデータ信号出力端子から入力した前記第１のデータ信号を前記再生クロックに基づいて波形整形するものである、構成を有している。

この構成により、本発明の請求項３に係る測定装置は、クロック出力回路と、再生クロックに基づいて被測定データ信号を波形整形する波形整形手段と、波形整形手段の出力データ信号に基づいて所定の測定を行う測定手段と、を備え、ハードウェアのみで簡単な構成でクロスポイントを補正することができるので、簡単な構成で正確な測定を行うことができる。

本発明の請求項４に係るクロック出力方法は、ハイレベル及びローレベルを有するデジタル信号である入力データ信号の波形におけるクロスポイントが、前記ハイレベルと、前記ローレベルとの中間レベルに位置するよう補正するクロスポイント補正ステップ（Ｓ１２、Ｓ１３）と、前記クロスポイント補正ステップで出力される出力データ信号からクロックを再生して再生クロックを生成するクロック再生ステップ（Ｓ１４）と、前記クロック再生ステップにおいて再生した前記再生クロックの位相を調整する位相調整ステップ（Ｓ１５）と、を含み、前記クロスポイント補正ステップは、第１の出力端子（５３）及び第２の出力端子（５４）を有する差動増幅手段（５０）によって前記入力データ信号を差動増幅する差動増幅ステップ（Ｓ１２）と、前記第１の出力端子及び前記第２の出力端子の各直流出力電圧レベルを互いに等しくする電圧制御ステップ（Ｓ１３）と、を含む構成を有している。

この構成により、本発明の請求項４に係るクロック出力方法は、クロスポイント補正ステップは、第１の出力端子及び第２の出力端子を有する差動増幅手段によって前記入力データ信号を差動増幅する差動増幅ステップと、第１の出力端子及び第２の出力端子の各直流出力電圧レベルを互いに等しくする電圧制御ステップと、を含むので、ハードウェアのみで簡単な構成でクロスポイントを補正することができる。

本発明の請求項５に係る測定方法は、請求項４に記載のクロック出力方法を含み、所定の閾値電圧（Ｖｔｈ）に応じてデジタル信号である被測定データ信号を増幅する増幅ステップ（Ｓ１１）と、増幅された前記被測定データ信号を前記再生クロックに基づいて波形整形する波形整形ステップ（Ｓ１６）と、波形整形された信号に対して所定の測定を行う測定ステップ（Ｓ１７）と、を含む構成を有している。

この構成により、本発明の請求項５に係る測定方法は、クロック出力方法と、再生クロックに基づいて被測定データ信号を波形整形する波形整形ステップと、波形整形された信号に対して所定の測定を行う測定ステップと、を含み、ハードウェアのみで簡単な構成でクロスポイントを補正することができるので、簡単な構成で正確な測定を行うことができる。

本発明は、ハードウェアのみで簡単な構成でクロスポイントを補正することができるという効果を有するクロック出力回路及びそれを備えた測定装置並びにクロック出力方法及び測定方法を提供することができるものである。

本発明の一実施形態における測定装置のブロック構成図である。 本発明の一実施形態におけるクロスポイント補正回路の構成図である。 本発明の一実施形態におけるクロスポイント補正回路の動作説明図である。 本発明の一実施形態におけるクロスポイント補正回路のアイダイアグラムの説明図である。 本発明の一実施形態における測定装置のフローチャートである。 従来の測定装置のブロック構成図である。

以下、本発明の実施形態について図面を用いて説明する。

まず、本発明に係る測定装置の一実施形態における構成について説明する。なお、本発明に係るクロック出力回路を測定装置に適用した例を挙げて説明する。

図１に示すように、本実施形態における測定装置１０は、振幅制限増幅回路２０、閾値調整回路１１、クロック出力回路３０、波形整形回路１２、ＢＥＲ測定部１３ａ、波形測定部１３ｂ、表示部１４を備えている。クロック出力回路３０は、クロスポイント補正回路４０、クロック再生回路３１、ディレイ調整回路３２を備えている。なお、測定装置１０は、測定装置の一例である。

振幅制限増幅回路２０は、第１の入力端子２１、第２の入力端子２２、第１の出力端子２３、第２の出力端子２４を備えている。この振幅制限増幅回路２０は、増幅手段の一例である。

第１の入力端子２１は、被測定データ信号入力端子の一例であり、ハイレベル及びローレベルを有する被測定データ信号を入力するようになっている。第２の入力端子２２は、閾値電圧入力端子の一例であり、閾値電圧Ｖｔｈを入力するようになっている。第１の出力端子２３は、第１のデータ信号出力端子の一例であり、正相の出力データ信号（第１のデータ信号）を波形整形回路１２に出力するようになっている。第２の出力端子２４は、第２のデータ信号出力端子の一例であり、逆相の出力データ信号（第２のデータ信号）をクロック出力回路３０に出力するようになっている。

この構成により、振幅制限増幅回路２０は、閾値電圧Ｖｔｈに応じて被測定データ信号を増幅し、増幅した一方の出力データ信号（正相）を波形整形回路１２に、増幅した他方の出力データ信号（逆相）をクロック出力回路３０に出力するようになっている。

閾値調整回路１１は、振幅制限増幅回路２０の第２の入力端子２２に入力する閾値電圧Ｖｔｈを調整するようになっている。閾値調整回路１１が閾値Ｖｔｈを調整することにより、閾値電圧Ｖｔｈに応じて増幅された被測定データ信号が波形整形回路１２に出力され、アイダイアグラムの振幅（縦軸方向）を変更することができる。

クロック出力回路３０のクロスポイント補正回路４０は、被測定データ信号の波形におけるクロスポイントがハイレベルとローレベルとの中間レベルに位置するよう補正するようになっている。このクロスポイント補正回路４０は、クロスポイント補正手段の一例である。

なお、クロスポイントとは、デジタルデータのアイパターンにおける交差ポイントの位置、すなわち、デジタルデータのハイレベル「１」を１００％、ローレベル「０」を０％としたときの相対的な位置を表す値である。以下、ハイレベルとローレベルとの中間レベルに位置するクロスポイントをクロスポイントが５０％であると表現する。

クロック出力回路３０のクロック再生回路３１は、クロスポイント補正回路４０の出力データ信号からクロックを再生するようになっている。このクロック再生回路３１は、クロック再生手段の一例である。以下、クロック再生回路３１によって再生されたクロックを再生クロック（Recovered Clock）と呼ぶ。

クロック出力回路３０のディレイ調整回路３２は、再生クロックの位相を調整するようになっている。このディレイ調整回路３２は、位相調整手段の一例である。ディレイ調整回路３２が位相を調整することにより、アイダイアグラムの位相（横軸方向）を変更することができる。

波形整形回路１２は、振幅制限増幅回路２０の第１の出力端子２３から出力されたデータ信号（第１のデータ信号）をクロック出力回路３０の出力データ信号、すなわち再生クロックに基づいて波形整形するようになっている。この波形整形回路１２は、例えば、Ｄタイプのフリップフロップ、デマルチプレクサ（ＤＥＭＵＸ）等で構成される。なお、波形整形回路１２は、波形整形手段の一例である。

ＢＥＲ測定部１３ａは、波形整形回路１２の出力データ信号に基づいてＢＥＲの測定を行うようになっている。このＢＥＲ測定部１３ａは、測定手段の一例であって、本発明に係る測定手段はＢＥＲ測定に限定されない。

波形測定部１３ｂは、被測定データ信号に対して、例えば公知のサンプリングオシロスコープの回路によって波形測定を行うようになっている。

表示部１４は、ＢＥＲ測定部１３ａによって測定されたＢＥＲの測定結果や、波形測定部１３ｂによって測定された被測定データ信号のアイダイアグラム等を表示するようになっている。

次に、クロスポイント補正回路４０の詳細な構成について図２を用いて説明する。

図２に示すように、クロスポイント補正回路４０は、コンデンサ４１〜４４、抵抗４５、差動増幅器５０、電圧制御回路６０を備えている。電圧制御回路６０は、コイル６１及び６２、演算増幅器（オペアンプ）７０を備えている。なお、電圧制御回路６０は、電圧制御手段の一例である。また、コイル６１及び６２は、それぞれ、第１及び第２のコイルの一例である。

差動増幅器５０は、正相入力端子５１、逆相入力端子５２、正相出力端子５３、逆相出力端子５４を備え、正相入力端子５１及び逆相入力端子５２の２つの入力電圧の差をとって増幅するようになっている。この差動増幅器５０は、差動増幅手段の一例である。また、正相入力端子５１及び逆相入力端子５２は、それぞれ、第１の入力端子及び第２の入力端子の一例である。

正相入力端子５１は、コンデンサ４１を介して振幅制限増幅回路２０の第２の出力端子２４（図１参照）から出力される逆相出力データ信号を入力するようになっている。逆相入力端子５２は、コンデンサ４２及び抵抗４５を介して接地されている。正相出力端子５３及び逆相出力端子５４は、それぞれ、コンデンサ４３及び４４を介してクロック再生回路３１に接続されている。

演算増幅器７０は、正相入力端子７１、逆相入力端子７２、出力端子７３を備え、出力端子７３から逆相入力端子７２へのフィードバックによって負帰還回路を構成している。正相入力端子７１は、第３の入力端子の一例であり、コイル６１を介して差動増幅器５０の正相出力端子５３に接続されている。逆相入力端子７２は、第４の入力端子の一例であり、コイル６２を介して差動増幅器５０の逆相出力端子５４に接続されている。出力端子７３は、逆相入力端子７２に接続されるとともに、差動増幅器５０の逆相入力端子５２に接続されている。

なお、図２において、差動増幅器５０の正相出力及び逆相出力の２つをクロック再生回路３１に入力する構成としているのは、クロック再生回路３１が差動入力機能を有すると仮定しているからである。クロック再生回路３１が差動入力機能を有しない場合は、差動増幅器５０の正相出力又は逆相出力のいずれか一方をクロック再生回路３１が入力する構成とすることができる。

前述の構成により、電圧制御回路６０は、差動増幅器５０の正相出力端子５３及び逆相出力端子５４の各直流出力電圧レベルを互いに等しくするよう制御することができる。以下、図３を用いて具体的に説明する。

図３（ａ）は、電圧制御回路６０を備えていない場合の差動増幅器５０に、入力データ信号８１が入力されたときの出力波形を示している。この入力データ信号８１は、クロスポイントが５０％ではないデータ信号である。

図３（ａ）に示すように、入力データ信号８１がコンデンサ４１に入力されると、入力データ信号８１の直流成分が除去されて正相入力端子５１に入力される。差動増幅器５０の正相出力端子５３からは、コンデンサ４３を介して入力データ信号８１と同相（正相）の出力データ信号８２が出力される。また、差動増幅器５０の逆相出力端子５４からは、コンデンサ４４を介して入力データ信号８１と逆相の出力データ信号８３が出力される。

一方、図３（ｂ）は、電圧制御回路６０を備えた場合の差動増幅器５０に、入力データ信号８１が入力されたときの出力波形を示している。

図３（ｂ）に示すように、入力データ信号８１がコンデンサ４１に入力されると、入力データ信号８１の直流成分が除去されて正相入力端子５１に入力される。

ここで、差動増幅器５０の正相出力端子５３及び逆相出力端子５４は、それぞれ、コイル６１及び６２を介して負帰還回路を構成する演算増幅器７０の正相入力端子７１及び逆相入力端子７２に接続されている。したがって、演算増幅器７０の正相入力端子７１及び逆相入力端子７２には、差動増幅器５０の正相出力端子５３及び逆相出力端子５４の各直流出力電圧が印加される。

この構成により、演算増幅器７０は、差動増幅器５０の正相出力端子５３及び逆相出力端子５４の各直流出力電圧レベルが仮想短絡により互いに等しくなるようフィードバック制御する。その結果、電圧制御回路６０により、差動増幅器５０の出力データ信号のクロスポイントが５０％の位置になるよう制御されることとなり、差動増幅器５０の正相出力端子５３及び逆相出力端子５４からは、それぞれ、コンデンサ４３及び４４を介して、クロスポイントが５０％の出力データ信号８４及び８５が出力される。

以上のように、本実施形態における測定装置１０は、クロスポイント補正回路４０を備えているので、閾値調整回路１１において閾値電圧Ｖｔｈがどのような値に設定されても、常にクロスポイントが５０％のデータ信号がクロック信号として得られる。その結果、クロック出力回路３０から出力されるクロック信号は常に位相が一定となる。

したがって、本実施形態における測定装置１０は、再生クロックを利用してアイダイアグラムの振幅方向の測定を行う場合でも、クロック再生回路３１から出力されるクロックの位相に影響を与えることなく、正確なアイダイアグラムを表示部１４に表示することができる。

次に、本実施形態におけるクロック出力回路３０の効果について図４を用いて説明する。なお、図４（ａ）〜（ｃ）に示した波形は、ＢＥＲ＝１０^−３でのアイダイアグラムの一例である。

図４（ａ）は、本実施形態におけるクロック出力回路３０による再生クロックを使用しないで、波形整形回路１２に外部からのクロックを入力した場合のアイダイアグラムを示している。

図４（ｂ）は、本実施形態におけるクロック出力回路３０による再生クロックを使用した場合のアイダイアグラムを示している。

図４（ｃ）は、従来のクロック出力回路７（図６参照）による再生クロックを使用した場合のアイダイアグラムを示している。

図４（ｃ）に示したように、従来のクロック出力回路７では、アイダイアグラムの左側に歪みが生じており、正確な評価ができないアイダイアグラムが得られている。

これに対し、本実施形態におけるクロック出力回路３０を使用した場合には、図４（ｂ）に示したように、アイダイアグラムに歪みは発生せず、しかも、再生クロックを使用しないで外部からのクロックを使用した、図４（ａ）に示したアイダイアグラムと同等の特性が得られている。

次に、本実施形態における測定装置１０の動作について図５を用いて説明する。

振幅制限増幅回路２０は、閾値電圧Ｖｔｈに応じて被測定データ信号を増幅し、正相の出力データ信号を波形整形回路１２に出力し、逆相の出力データ信号をクロック出力回路３０に出力する（ステップＳ１１）。

クロック出力回路３０において、クロスポイント補正回路４０は、被測定データ信号の波形におけるクロスポイントがハイレベルとローレベルとの中間レベルに位置するようクロスポイント補正ステップを実行する（ステップＳ１２、Ｓ１３）。

具体的には、クロスポイント補正回路４０の差動増幅器５０は、正相入力端子５１及び逆相入力端子５２の２つの入力電圧の差をとって増幅する差動増幅ステップを実行する（ステップＳ１２）。次いで、クロスポイント補正回路４０の演算増幅器７０は、差動増幅器５０の正相出力端子５３及び逆相出力端子５４の各直流出力電圧レベルが仮想短絡により互いに等しくなるようフィードバック制御を行って電圧制御ステップを実行する（ステップＳ１３）。

クロック再生回路３１は、クロスポイント補正回路４０の出力データ信号からクロックを再生して再生クロックを得るクロック再生ステップを実行する（ステップＳ１４）。

ディレイ調整回路３２は、再生クロックの位相を所定値に調整する位相調整ステップを実行する（ステップＳ１５）。

波形整形回路１２は、振幅制限増幅回路２０の第１の出力端子２３から出力されたデータ信号を再生クロックに基づいて波形整形する（ステップＳ１６）。

ＢＥＲ測定部１３ａは、波形整形回路１２の出力データ信号に基づいてＢＥＲを測定する（ステップＳ１７）。

また、ステップＳ１７と並行して、表示部１４は、ＢＥＲ測定部１３ａによって測定されたＢＥＲの測定結果や、波形測定部１３ｂによって測定された被測定データ信号のアイダイアグラム等を表示する（ステップＳ１８）。なお、本実施形態では、ステップＳ１７及びＳ１８の動作を並列で行うものとしているが、本発明はこれに限定されず、ステップＳ１７及びＳ１８の少なくともいずれか一方の動作を行う構成としてもよい。

以上のように、本実施形態におけるクロック出力回路３０は、クロスポイント補正回路４０を備え、クロスポイント補正回路４０は、正相出力端子５３及び逆相出力端子５４を有し入力データ信号を差動増幅する差動増幅器５０と、差動増幅器５０の正相出力端子５３及び逆相出力端子５４の各直流出力電圧レベルを互いに等しくする電圧制御回路６０と、を備えるので、ハードウェアのみで簡単な構成でクロスポイントを補正することができる。

したがって、本実施形態におけるクロック出力回路３０を用いることにより、正確なアイダイアグラムを表示装置に表示することが可能となる。

また、本実施形態における測定装置１０は、クロック出力回路３０と、再生クロックに基づいて被測定データ信号を波形整形する波形整形回路１２と、波形整形回路１２の出力データ信号に基づいて所定の測定を行うＢＥＲ測定部１３ａと、被測定データ信号の波形を表示するための波形測定部１３ｂと、を備え、ハードウェアのみで簡単な構成でクロスポイントを補正することができるので、簡単な構成で正確な測定を行うことができる。

以上のように、本発明に係るクロック出力回路及びそれを備えた測定装置並びにクロック出力方法及び測定方法は、ハードウェアのみで簡単な構成でクロスポイントを補正することができるという効果を有し、入力データ信号からクロックを再生する機能を有するクロック出力回路及びそれを備えた測定装置並びにクロック出力方法及び測定方法として有用である。

１０ 測定装置（測定装置）
１１ 閾値調整回路
１２ 波形整形回路（波形整形手段）
１３ａ ＢＥＲ測定部（測定手段）
１３ｂ 波形測定部
１４ 表示部
２０ 振幅制限増幅回路（増幅手段）
２１ 第１の入力端子（被測定データ信号入力端子）
２２ 第２の入力端子（閾値電圧入力端子）
２３ 第１の出力端子（第１のデータ信号出力端子）
２４ 第２の出力端子（第２のデータ信号出力端子）
３０ クロック出力回路
３１ クロック再生回路（クロック再生手段）
３２ ディレイ調整回路（位相調整手段）
４０ クロスポイント補正回路（クロスポイント補正手段）
５０ 差動増幅器（差動増幅手段）
５１ 正相入力端子（第１の入力端子）
５２ 逆相入力端子（第２の入力端子）
５３ 正相出力端子
５４ 逆相出力端子
６０ 電圧制御回路（電圧制御手段）
６１ コイル（第１のコイル）
６２ コイル（第２のコイル）
７０ 演算増幅器
７１ 正相入力端子（第３の入力端子）
７２ 逆相入力端子（第４の入力端子）
７３ 出力端子

Claims (5)

1. ハイレベル及びローレベルを有するデジタル信号である入力データ信号の波形におけるクロスポイントが、前記ハイレベルと、前記ローレベルとの中間レベルに位置するよう補正するクロスポイント補正手段（４０）と、
   前記クロスポイント補正手段から出力される出力データ信号からクロックを再生して再生クロックを生成するクロック再生手段（３１）と、
   前記クロック再生手段が再生した前記再生クロックの位相を調整する位相調整手段（３２）と、
   を備え、
   前記クロスポイント補正手段は、
   第１の出力端子（５３）及び第２の出力端子（５４）を有し、前記入力データ信号を差動増幅する差動増幅手段（５０）と、
   前記第１の出力端子及び前記第２の出力端子の各直流出力電圧レベルを互いに等しくする電圧制御手段（６０）と、
   を備えたことを特徴とするクロック出力回路。
2. 前記差動増幅手段は、第１の入力端子（５１）及び第２の入力端子（５２）を備え、
   前記電圧制御手段は、
   第１のコイル（６１）を介し前記第１の出力端子に接続された第３の入力端子（７１）と、
   第２のコイル（６２）を介し前記第２の出力端子に接続された第４の入力端子（７２）と、
   前記第２の入力端子に接続された出力端子（７３）と、
   を有し負帰還接続された演算増幅器（７０）を備えた、
   ことを特徴とする請求項１に記載のクロック出力回路。
3. 請求項１又は請求項２に記載のクロック出力回路（３０）と、
   所定の閾値電圧（Ｖｔｈ）に応じてデジタル信号である被測定データ信号を増幅する増幅手段（２０）と、
   前記増幅手段の出力データ信号を波形整形する波形整形手段（１２）と、
   前記波形整形手段の出力データ信号に基づいて所定の測定を行う測定手段（１３）と、
   を備え、
   前記増幅手段は、
   前記被測定データ信号を入力する被測定データ信号入力端子（２１）と、
   前記閾値電圧を入力する閾値電圧入力端子（２２）と、
   第１のデータ信号を前記波形整形手段に出力する第１のデータ信号出力端子（２３）と、
   第２のデータ信号を前記入力データ信号として前記クロック出力回路に出力する第２のデータ信号出力端子（２４）と、
   を有し、
   前記波形整形手段は、前記第１のデータ信号出力端子から入力した前記第１のデータ信号を前記再生クロックに基づいて波形整形するものである、
   ことを特徴とする測定装置。
4. ハイレベル及びローレベルを有するデジタル信号である入力データ信号の波形におけるクロスポイントが、前記ハイレベルと、前記ローレベルとの中間レベルに位置するよう補正するクロスポイント補正ステップ（Ｓ１２、Ｓ１３）と、
   前記クロスポイント補正ステップで出力される出力データ信号からクロックを再生して再生クロックを生成するクロック再生ステップ（Ｓ１４）と、
   前記クロック再生ステップにおいて再生した前記再生クロックの位相を調整する位相調整ステップ（Ｓ１５）と、
   を含み、
   前記クロスポイント補正ステップは、
   第１の出力端子（５３）及び第２の出力端子（５４）を有する差動増幅手段（５０）によって前記入力データ信号を差動増幅する差動増幅ステップ（Ｓ１２）と、
   前記第１の出力端子及び前記第２の出力端子の各直流出力電圧レベルを互いに等しくする電圧制御ステップ（Ｓ１３）と、
   を含むことを特徴とするクロック出力方法。
5. 請求項４に記載のクロック出力方法を含み、
   所定の閾値電圧（Ｖｔｈ）に応じてデジタル信号である被測定データ信号を増幅する増幅ステップ（Ｓ１１）と、
   増幅された前記被測定データ信号を前記再生クロックに基づいて波形整形する波形整形ステップ（Ｓ１６）と、
   波形整形された信号に対して所定の測定を行う測定ステップ（Ｓ１７）と、
   を含むことを特徴とする測定方法。

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