KR100445577B1 - 자기-저항 비대칭 보정 회로 - Google Patents

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크라스베렌드 크라센
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히다치 글로벌 스토리지 테크놀로지스 네덜란드 비.브이.
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Abstract

자기-저항 헤드 비대칭을 보정하기 위한 회로 장치는 자기-저항 헤드로부터의 판독 신호, 및 이 판독 신호의 소정의 비대칭 극성을 나타내는 극성 신호를 수신하는 시프트 회로를 포함한다. 비대칭의 극성에 따라서, 시프트 회로는 시프트 전압을 판독 신호에 가산 또는 감산하여 시프트된 판독 신호를 생성한다. 시프트 회로는 판독 신호, 시프트된 판독 신호 및 시프트 전압을 출력한다. 판독 신호, 시프트된 판독 신호 및 시프트 전압을 각각 수신하며, 각각이 각 제어 신호를 수신하는, 제 1, 제 2 및 제 3 이득 회로가 제공된다. 제 1, 제 2 및 제 3 이득 회로는 각각 각 제어 신호들에 기초하여 비례적으로 증폭된 출력을 공급한다. 제어 회로는 극성 신호를 시프트 회로에 공급하고, 필요한 보정량에 기초하여 각 제어 신호를 제 1, 제 2 및 제 3 이득 회로에 공급한다. 공통 모드 피드백 회로는 파형 쉐이핑(shaping)에 의해서 발생된 공통-모드에서의 변화를 조정한다.

Description

자기-저항 비대칭 보정 회로{MAGNETO-RESISTIVE ASYMMETRY CORRECTION CIRCUIT}
본 발명은 자기-저항 헤드 분야에 관한 것으로서, 특히 상기 헤드로부터의 출력(판독 신호)의 비대칭을 보정하기 위한 회로에 관한 것이다.
현재 디스크-드라이브에서 이용되고 있는 자기-저항 헤드는 종종 온도 및 바이어스 포인트 변동을 포함한 여러 가지 이유들로 인해 비대칭 펄스를 생성하게 된다.
도 2에 도시된 바와 같은 파형의 비대칭성은 다음의 수학식으로 주어진다.
비대칭성=(MAX-MIN)/MAX
그래서, 예를 들면 MIN이 30mV이고, MAX가 60mV(절대값)이면, 비대칭성은 50%이다. 이것은 네거티브 비대칭(도 2에 도시됨)으로 정의된다.
비대칭성의 문제점은 회로 기술 이용 전에 해결된다. 보정 회로의 목적은 이러한 비대칭 파형을 취했을 때, 이것을 포지티브와 네거티브 펄스가 동일하도록(즉, 대칭적이도록) 쉐이핑(shaping)하는 것이다.
미국특허 제 6,072,647호는 헤드에서의 바이어스 전류를 변화시킴으로써 MR 헤드의 비대칭을 보정하는 방법을 개시하고 있는데, 이것은 재생 신호에 기초한다.
미국특허 제 6,043,943호(또는, 일본특허 제 10-214403호)는 지연선 매칭을 필요로 하는 비대칭 보정 방법을 개시한다.
미국특허 제 5,943,177호는 피크 검출 및 정류 회로에 기초하여 비대칭성을 검출하는 방법과 보정하는 방법을 개시한다. 또한, 이 방법은 신호의 포지티브와네거티브 로브들(lobes)을 분리하는 단계를 포함한다.
일본특허 제 623410호는 MR 헤드에서의 바이어스 전류를 변화시키는 보정 방법을 개시한다.
미국특허 제 6,052,245호는 비대칭 보정의 승산 방법을 디지털로 구현하는 지연에 기초한 검출 방법을 개시한다.
미국특허 5,999,349호는 비대칭 보정의 디지털 방법을 개시한다. 이 특허는 탭 웨이트를 변화시켜 파형의 모양을 변화시키는 방법을 개시하고 있으나, 이러한 비대칭 보정 방법은 복잡하다.
미국특허 5,986,831호는 디지털 필터를 이용하여 샘플을 스테이트로 구별시킨(differentiate) 후, 회로를 이용하여 등화된 파형을 생성하는 MR 비대칭 검출을 다루고 있다.
미국특허 5,787,005호는 피크-홀드 회로에 기초한 방법을 개시한다.
종래의 비대칭 보정 구조의 대부분은 보정을 위하여 헤드 바이어스 전류 변화 또는 지연선 매칭의 이용에 기초하여 동작하였는데, 그래서 그 성능이 제어하기 어려운 레이아웃 및 공정 파라미터에 상당히 의존하게 된다.
따라서, 제어하기 어려운 레이아웃 및 공정 파라미터에 의존하지 않으며, 이에 따라 종래 기술의 문제점 및 제한을 극복하는 개선된 비대칭 보정 회로에 대한 요구가 있어왔다.
도 1은 본 발명의 일 실시예에 따른 자기-저항 헤드 비대칭 보정 장치의 블록도를 예시한다.
도 2는 네거티브 비대칭의 일례로서의 파형을 예시한다.
도 3은 선형화된 바이폴라 차동쌍의 일반적인 트랜스콘덕턴스(GM) 특성을 예시한다.
도 4는 도 3의 GM 특성을 갖는 선형화된 차동쌍으로부터 얻어진 Vout대 Vin특성을 예시한다.
도 5는 비선형화된 바이폴라 차동쌍의 일반적인 GM 특성을 예시한다.
도 6은 도 5의 GM 특성을 갖는 비선형화된 차동쌍으로부터 얻어진 Vout대 Vin특성을 예시한다.
도 7은 본 발명의 일 실시예에 따른 도 1의 자기-저항(MR) 헤드 비대칭 보정 회로를 나타낸 블록도를 예시한다.
도 8은 포지티브 보정(네거티브 비대칭)을 위해 선형화된 차동쌍으로 시프트 업되어 부가된 비선형 차동쌍의 GM 특성을 예시한다.
도 9는 포지티브 보정(네거티브 비대칭)을 위해 도 8의 GM 특성을 갖는 차동쌍의 Vout대 Vin특성을 예시한다.
도 10은 네거티브 보정(포지티브 비대칭)을 위한 Vout대 Vin특성을 예시한다.
※도면의 주요부분에 대한 부호의 설명※
101: MR 비대칭 보정 회로
102: 가변 이득 증폭기
103: 저역 통과 필터
104: MR 헤드
105: 전치 증폭기
106: 아날로그 대 디지털 변환기(ADC)
701: 제 1 이득 회로
702: 제 2 이득 회로
703: 제 3 이득 회로
704: 시프트 회로
705: 공통 모드 피드백 회로(CMFB)
706: 이미터 팔로워
707: 디지털 대 아날로그 블록(DAC)
따라서, 본 발명의 주목적은 자기-저항 비대칭 보정 회로를 제공하는데 있다.
본 발명의 다른 목적은 상술한 문제점들을 해결하는 자기-저항 비대칭 보정 회로를 제공하여, 자기-저항 헤드로부터의 비대칭 펄스를 간단하며 효과적으로 보정하는데 있다.
본 발명의 상기한 목적 및 다른 목적들은 본 명세서에서 설명된 방법 및 장치에 의해서 달성된다.
본 발명의 일 양태에 따르면, 일 실시예의 구현은 보정 범위 및 실제 회로의 크기 때문에 BICMOS 기술에서의 판독 채널에 매우 적합하다.
본 발명의 일 양태에 따르면, 일 실시예가 실험 및 시뮬레이션 모두에서 효과적인 것으로 나타났다.
본 발명의 일 양태에 따르면, 일 실시예에서 판독 경로에 회로를 배치하여 더 큰 헤드 비대칭성이 허용되고, 드라이브 상에서 허용될 수 있는 에러율을 얻을 수 있기 때문에, 자기-저항(MR) 헤드의 수율을 증가시킬 수 있는 장점이 있다. 더 큰 비대칭성을 갖는 헤드를 싣기(ship) 때문에, 부품 수율이 증가될 수 있다.
본 발명의 일 양태에 따르면, 비대칭량의 검출 또는 측정 외로도 비대칭 보정을 성취될 수 있는 장점이 있다.
본 발명의 일 양태에 따르면, 본 발명의 일 실시예는 자기-저항(MR) 헤드에서의 바이어싱 상태 변화를 포함하지 않는 장점이 있다. 대신에, 상기 일 실시예에서는 판독 채널에서의 비선형 및 선형 차동 스테이지를 이용함으로써 새로운 방법의 아날로그 파형 쉐이핑을 이용하게 된다.
본 발명의 일 양태에 따르면, 일 실시예에서 포지티브와 네거티브 펄스가 동일하도록 비대칭을 보정한다.
본 발명의 일 양태에 따르면, 이전에 행하여졌던 것과 상당히 다른 방법으로 비대칭을 보정한다. 보정을 위해 지연선 매칭에 의존하여 동작하는 공지된 비대칭 보정 회로와는 대조적으로, 본 발명의 일 실시예에서는 지연선 매칭을 필요로 하지 않는다. 따라서, 본 발명의 일 실시예의 성능은 제어하기 어려운 레이아웃 및 공정 파라미터에 의존하지 않는다.
본 발명의 일 양태에 따르면, 자기-저항 헤드 비대칭 보정을 위한 장치는, 자기-저항 헤드 판독 신호, 및 이 판독 신호의 소정의 비대칭 극성을 나타내는 극성 신호를 수신하는 시프트 회로를 포함한다. 비대칭의 극성에 따라서 시프트 회로는 시프트 값을 판독 신호에 가산 또는 감산하여 시프트된 판독 신호를 생성한다. 시프트 회로는 판독 신호, 시프트된 판독 신호 및 시프트 값을 출력한다. 제 1, 제 2 및 제 3 이득 회로들은 판독 신호, 시프트된 판독 신호 및 시프트 값을 각각 수신하며, 각각이 각 제어 신호를 수신한다. 제 1, 제 2 및 제 3 이득 회로들은 각각 상기 각 제어 신호들에 따라 증폭된 출력들을 공급한다.
본 발명의 일 양태에 따르면, 각 제어 신호들 및 극성 신호는 제어 수단에 의해 판독 신호로부터 유도되며, 이 제어 수단은 판독 신호를 수신하고, 이 판독 신호의 소정의 비대칭 극성을 검출하여, 이 극성 신호를 시프트 회로에 공급하고, 필요한 보정량에 기초하여 각 제어 신호들을 제 1, 제 2 및 제 3 이득 회로들에 공급한다.
본 발명의 일 양태에 따르면, 공통 모드 조정 수단은 제 1, 제 2 및 제 3 이득 회로들로부터의 각 출력들을 조합된 출력으로서 수신하여, 이 조합된 출력에서의 소정의 공통 모드 결과를 보정하도록 제공된다. 이 공통 모드 조정 수단은 공통 모드 피드백 회로를 포함한다. 이미터 팔로워(emitter follower) 쌍은 제 1, 제 2 및 제 3 이득 회로들로부터의 각 출력들을 수신하여, 조합된 출력을 공통 모드 조정 수단에 공급하도록 제공된다.
본 발명의 일 양태에 따르면, 제어 수단은 판독 신호를 수신하고, 이 수신된 판독 신호에서의 소정의 비대칭성 및 소정의 비대칭 극성을 검출하여, 극성 신호를 생성하고, 필요한 비대칭 보정량을 나타내는 디지털 보정 신호를 생성하는 검출 수단, 및 디지털 보정 신호를 수신하여, 필요한 보정량에 기초해서 각 제어 신호들을 제 1, 제 2 및 제 3 이득 회로에 공급하는 디지털 대 아날로그 변환기를 포함한다.
본 발명의 일 양태에 따르면, 제 1, 제 2 및 제 3 이득 회로들은 차동쌍의 한쪽에 전류를 부가함으로써 변경될 수 있는 소정의 트랜스콘덕턴스 특성을 갖는 차동 증폭기 쌍을 포함한다. 일 실시예에서, 이 증폭기 쌍은 차동 바이폴라 트랜지스터 쌍이다.
본 발명의 일 양태에 따르면, 자기-저항 헤드로부터의 판독 신호의 비대칭을 보정하는 방법은, 판독 신호에서의 비대칭량 및 검출된 비대칭의 극성을 검출하는 단계, 및 제 1, 제 2 및 제 3 이득 스테이지들의 출력들을 조합함으로써 보정된 판독 신호를 생성하는 단계를 포함한다. 제 1 이득 스테이지는 변경된 판독 신호를수신하는 선형 이득 스테이지이고, 제 2 이득 스테이지는 검출된 비대칭 극성에 따라 시프트 값에 의해 변경된 판독 신호를 수신하는 비선형 이득 스테이지이고, 제 3 이득 스테이지는 시프트 값을 수신한다. 이 이득 스테이지들은 각각 검출된 비대칭성에 기초하여 제어되는 이득을 갖는다.
본 발명의 상기 및 이외의 양태들은 후술되는 상세한 설명을 통해 명확하게 될 것이다.
이하, 본 발명은 첨부된 도면에 나타낸 실시예(들)를 참조하여 일례를 통해 더 상세히 설명된다. 다음에 설명되는 실시예(들)는 예로서만 제시한 것이지, 발명의 개념을 어떤 특정한 물리적 구성으로 제한하려는 의도가 아님을 유념해야 한다.
이미 설명한 바와 같이, 현재 디스크-드라이브에서 이용되고 있는 자기-저항(MR) 헤드는 종종 온도 및 바이어스 포인트 변동을 포함한 여러 가지 이유들로 인해 비대칭 펄스를 생성하게 된다. 이하에 설명하는 예시 회로에서 구현되는 본 발명의 목적은 상기 비대칭 파형을 취했을 때, 이것을 포지티브와 네거티브 펄스가 동일하도록(즉, 대칭적이도록) 쉐이핑하는 것이다. 즉, 비대칭량의 검출 또는 측정 외로도 비대칭 보정을 성취될 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 자기-저항 헤드 비대칭 보정 장치의 블록도이다. 도 1의 블록도에서, MR 비대칭 보정 회로 블록(101)은 MR 헤드(104)를 갖는 디스크 드라이브 채널의 판독 경로에서 가변 이득 증폭기(102)와 저역 통과 필터(103)의 사이에 배치된다. 예시한 바와 같이, 자기-저항 헤드 판독 채널은 자기-저항 헤드(104), 이 헤드(104)로부터의 판독 신호를 수신하여 전치 증폭된 판독 신호를 출력하도록 결합된 전치 증폭기(105), 이 전치 증폭된 신호를 수신하여 증폭된 판독 신호를 출력하도록 결합된 가변 이득 증폭기(102), 이 증폭된 판독 신호를 수신하여 보정된 판독 신호를 출력하도록 결합된 비대칭 보정 회로(101), 이 보정된 판독 신호를 수신하여 필터링된 판독 신호를 출력하도록 결합된 저역 통과 필터(103), 및 이 필터링된 판독 신호를 수신하여 이를 나타내는 디지털 신호를 출력하도록 결합된 아날로그 대 디지털 변환기(106)를 포함한다.
상기 일 실시예의 구현은 보정 범위 및 실제 회로의 크기 때문에 BICMOS 기술에서의 판독 채널에 매우 적합하다. 상기 일 실시예의 구현은 실험 및 시뮬레이션 시험 모두에서 효과적인 것으로 나타났다. 상기 일 실시예에서는 판독 경로에 회로를 배치하여 더 큰 헤드 비대칭성이 허용되고, 드라이브 상에서 허용될 수 있는 에러율을 얻을 수 있기 때문에, 자기-저항(MR) 헤드의 수율을 증가시킬 수 있는 장점이 있다. 더 큰 비대칭성을 갖는 헤드를 싣기 때문에, 부품 수율이 증가될 수 있다. 일부 종래의 장치에 비해서, 본 발명은 자기-저항(MR) 헤드에서의 바이어싱 상태의 변화를 포함하지 않는 장점이 있다. 대신에, 상기 일 실시예에서는 판독 채널에서의 비선형 및 선형 차동 스테이지를 이용함으로써 새로운 방법의 아날로그 파형 쉐이핑을 이용하게 된다. 또한, 보정을 위해 지연선 매칭에 의존하여 동작하는 다른 공지된 비대칭 보정 회로와는 대조적으로, 본 발명의 일 실시예에서는 지연선 매칭을 필요로 하지 않는다. 따라서, 본 발명의 일 실시예의 성능은 제어하기 어려운 레이아웃 및 공정 파라미터에 의존하지 않는다.
이하, 본 발명의 일 실시예에 따른 MR 비대칭 보정 회로에서 구현되는 개념에 대하여 설명하기로 한다. 본 발명의 일 실시예에 따른 MR 비대칭 보정 회로(101)는 2개의 기본 동작 모드를 갖는다. 첫 번째 모드는 회로(101)가 근사적인 비대칭 이득을 갖는 신호를 통과시키는 경우의 정상 모드이다. 두 번째 모드는 보정이 신호에 전류의 형태로 적용되어 이 신호를 대칭이 되도록 하는 경우의 보정 모드이다.
이 비대칭 보정 회로가 기초로 하는 착안은 차동 바이폴라 쌍이 차동쌍 중 한 쪽에 우선적으로 전류를 부가함으로써 변화될 수 있는 소정의 트랜스콘덕턴스(GM) 특성을 갖는다는 점에 있다. 선형화된 1:4:4:1 바이폴라 차동쌍의 일반적인 특성은 이하의 도 3에서 보여진다(또한, 1975년 12월자 고상 회로(Solid-State Circuit)의 IEEE 저널, SC-10권, 407-411페이지의 James R. Schmook저 "An Input State Transconductance Reduction Technique for High-Slew Rate Operation Amplifiers"를 참조함).
신호가 상기 선형화된 차동쌍을 통과할 때, 얻어진 Vout대 Vin은 도 4에 보여진다. 이와 같이, 입력 신호는 Vin= 0V와 관련하여 대칭이다.
차동쌍이 비선형인 경우의 GM 특성은 도 5에 보여진다. 이 차동쌍에 대한 선형 범위는 도 5에서 알 수 있는 바와 같이 훨씬 좁다. 도 6은 도 5의 GM 특성을 갖는 비선형 차동쌍으로부터 얻어진 Vout대 Vin특성을 예시한다. 이 결과들을 조합함으로써, 어느 한 가지로 비대칭 파형을 보정할 수 있음이 보여진다.
이하, 상술한 발명의 개념을 회로로 구현한 일례를 도 7을 참조하여 설명하기로 한다. 도 7은 본 발명의 일 실시예에 따른 도 1의 MR 비대칭 조정 회로 블록(101)을 나타내는 블록도이다.
도 7을 참조하여 개요를 살펴보면, 자기-저항 헤드 비대칭을 보정하기 위한 회로 장치는 자기-저항 헤드로부터의 판독 신호(Vin), 및 이 판독 신호의 소정의 비대칭 극성 검출에 기초한 입력 제어 신호(극성)를 수신하는 시프트 회로(704)를 포함한다. 이 비대칭 극성에 따라서, 시프트 회로(704)는 시프트 전압을 판독 신호에 가산 또는 감산하여 시프트된 판독 신호를 생성한다. 시프트 회로(704)는 판독 신호, 시프트된 판독 및 신호 시프트 전압을 출력한다. 판독 신호와 시프트된 판독 신호 및 시프트 전압을 각각 수신하며, 각각이 디지털 대 아날로그 변환기(DAC)(707)로부터 각 제어 신호를 수신하는, 제 1, 제 2 및 제 3 이득 회로(701, 702, 703)가 제공된다. 이 제 1, 제 2 및 제 3 이득 회로(701, 702, 703)는 각각 수신된 각 제어 신호들에 기초하여 비례적으로 증폭된 출력을 공급한다.
검출 회로(708)는 판독 신호(Vin)에서의 소정의 비대칭성 및 그 극성을 검출하여, 각 제어 신호들을 필요한 보정량에 기초해서 DAC(707)를 통해 극성 스위치 및 시프트 제어 회로(704)와 제 1, 제 2 및 제 3 이득 회로(701, 702,703)에 공급한다. 검출 회로는 그 안에 디지털 제어 루프를 포함할 수 있어서, 필요한 보정량이 예를 들면 이 디지털 제어 루프에 의해서 판단될 수 있다. 상기 검출회로(708)는 당업자에게 자명한 바와 같이 소정 수의 다른 형태들을 취할 수 있다. 예를 들면, 가변 이득 증폭기/시연속 필터(VGA/CTF)의 판독 신호 출력은 아날로그 대 디지털 변환기(ADC)에 의해 디지털화되어, 게이트된(gated) 샘플들의 수가 수동으로 기록된다. 이 때, 적당한 보정량이 DAC(707)를 통해 아날로그 비대칭 보정 회로에 공급될 수 있다. 게이트된 샘플들에 기초한 보정량은 헤드 비대칭의 합성 연산에 기초할 수 있다. 이러한 전체 제어 프로세스는 수동으로 이루어지지만, 차세대 판독 채널에서는 또한 완전히 자동화될 수 있을 것이다. 이러한 완전 자동화된 변형에 대해서는 본 명세서에서 설명하지 않았는데, 그 이유는 본 발명의 완전한 이해를 위해 꼭 필요한 것이 아니며 다른 특허출원의 주제로 다뤄져야 하기 때문이다.
공통 모드 피드백 회로(CMFB)(705)는 파형 쉐이핑에 의해서 발생되는 공통-모드에서의 변화를 조정한다.
상기 실시예를 더 자세히 살펴보면, Vin으로 도 7에 도시한 (가변 이득 증폭기로부터의) 자기-저항 헤드 판독 신호가 두 가지 방법으로 프로세싱된다. 그 중 한 가지 경우에서는 신호가 선형 GM 블록(701)을 통해서 변경되지 않고 통과하며, 반면 다른 경우에서는 Vshift로 도 7에 도시된 소정의 보정량이 비선형 GM1 블록(702)에 공급된다. 비대칭 회로는 dc 전류를 GM 대 Vin곡선의 한쪽에 부가하기 때문에, dc 오프셋이 보정 중에 유도된다.
따라서, 어떠한 신호도 공급되지 않는 제 2 비선형 차동쌍, 즉 비선형 GM2블록(703)이 상기 결과를 상쇄하기 위해 이용된다. 도 7의 극성 스위치 및 시프트 제어 회로 블록(704)은 포지티브 또는 네거티브 신호 중 하나에 보정을 적용하기 위해 이용된다. 이 후, 상기 3개의 차동쌍, 즉 선형 GM 블록(701)과 비선형 GM1 및 GM2 블록(702, 703)의 출력들이 합산되어, 이미터 팔로워(706)를 이용해서 공통 모드 피드백 회로(CMFB)(705)에 공급된다.
모든 차동쌍에서의 전류는 DAC 블록(707)에 의해서 제어된다. 이 전류 변화는 신호에 필요한 보정량에 기초한다. 이 보정량은 디지털 제어 루프를 통해서 결정된다. 도 7에 도시된 회로는 시뮬레이션 및 실험적 평가에서 40%까지 비대칭을 보정할 수 있다.
비선형화된 차동쌍이 선형화된 차동쌍으로 시프트 업되어 부가된 경우에, 도 8에 도시된 바와 같은 GM 특성이 발생될 수 있다. 따라서, 외견상 변화된 차동쌍의 Vout대 Vin특성이 도 9에 도시된다. y-축 우측에서의 기울기는 좌측에서보다 크기 때문에, 이 차동쌍은 도래하는 신호의 포지티브 부분을 증가시킬 수 있으며, 반면 네거티브 부분은 동일하게 유지한다. 이것은 포지티브 보정(네거티브 비대칭)으로 불리우며, 포지티브 측 진폭이 네거티브 측 진폭보다 작은 신호에 적용된다. 네거티브 보정(포지티브 비대칭)에 대한 Vout대 Vin특성은 도 10에 도시된다.
바이폴라 차동쌍은, 예를 들면 선형 범위 제한하기 때문에, 이 쌍은 4:1:1:4 차동쌍으로 대체된다. 이러한 비대칭 보정 방법에서는 2개의 차동쌍의 GM 특성을 부가하는 것을 고려할 수 있다. 필요한 보정 방향 및 진폭에 따라서, GM 특성은어느 한쪽에 적절한 전류를 적용할 수 있다.
비대칭 신호가 상기 회로에 도래하는 경우, 포지티브 또는 네거티브의 비대칭 극성이 측정을 통해서 얻어질 수 있다. 비대칭 극성에 따라서, Vshift가 신호에 가산되거나 또는 신호로부터 감산된다. 이와 같이 비선형 GM1 스테이지(702)에 의해 적용되는 시프트는 선형 스테이지(701)의 dc 포인트를 변화시킨다. 비선형 GM2 스테이지(703)에서는 GM1(702)과 동일한 dc 시프트가 적용되지만, 반대의 부호를 갖아서, 선형 스테이지(701)가 동일한 dc 레벨을 갖게 된다.
이어서, 제어 신호 KASYM이 디지털 대 아날로그 변환기(DAC)(707)에 공급되어, 판독 신호에서의 대부분의 비대칭이 없어질 때까지 증가하기 시작한다. KASYM이 증가함에 따라, 보다 많은 선형 특성 및 보다 적은 비선형 특성이 파형 쉐이핑을 행할 수 있도록 적용된다. 이것은 선형 스테이지(701)에서의 부하 레지스터를 통과하는 전류를 변화시키기 때문에, 선형 스테이지의 공통 모드가 이동한다. 공통 모드 피드백(CMFB) 회로(705)는 저역 통과 필터(103)(또한, 도 1 참조)로 진행하는 MR 보정 회로 출력(Vout)의 공통 모드와 접속된다.
청구된 본 발명을 특징짓고 이용하는 방법이 도면과 함께 취해진 바람직한 실시예(들)에 대한 상술한 설명에서 적절히 개시되었음을 당업자는 이해할 것이다.
본 발명의 상술한 바람직한 실시예(들)는 다양한 변형, 변화 및 응용을 받을 수 있으며, 첨부된 청구항들과 균등한 의미와 범위 내에 포함되도록 의도한 것임이이해될 것이다.
바람직한 실시예(들)에 예시 및 설명된 구성을 대체하여 이용될 수 있는 균등한 구성이 본 명세서에서 설명되었지만, 이것은 모든 가능한 균등물을 남김없이 논하였음을 의미한 것이 아니며, 청구항들에 의해 정의된 발명을 소정의 특정한 균등물 또는 그 조합물로 한정하려는 것 또한 아니다. 당업자가 현재 공지되어 있거나 또는 발전시킨 다른 균등한 구성들을 청구항들에 의해 정의된 본 발명의 사상 및 범주 내에서 활용할 수 있음은 명확하다.
예를 들면, 상술한 실시예가 차동 바이폴라 쌍들이 차동쌍의 한 측에 우세하게 전류를 부가함으로써 변경될 수 있는 소정의 트랜스콘덕턴스(GM)를 갖는다는 착안에 기초하였지만, 당업자는 본 발명이 차동 바이폴라 쌍을 이용하는 이득 스테이지에 한정되지 않음을 이해할 것이다. 차동쌍의 한 측 또는 다른 측의 이득이 조정될 수 있는 한, 예를 들면 전계 효과 트랜지스터를 갖는 소정 타입의 차동 이득 스테이지가 이용될 수 있다.

Claims (20)

  1. 자기-저항 헤드 비대칭 보정을 위한 장치에 있어서,
    자기-저항 헤드 판독 신호, 및 상기 판독 신호의 비대칭 극성을 나타내는 극성 신호를 수신하고, 상기 비대칭 극성에 따라 시프트 값을 상기 판독 신호에 가산 또는 감산하여 시프트된 판독 신호를 생성하며, 상기 판독 신호, 상기 시프트된 판독 신호 및 상기 시프트 값을 출력하는 시프트 회로, 및
    상기 판독 신호, 상기 시프트된 판독 신호 및 상기 시프트 값을 각각 수신하고, 각 제어 신호를 각각 수신하며, 상기 각 제어 신호들에 따라 증폭된 출력들을 각각 공급하는 제1 이득 회로, 제2 이득 회로, 및 제3 이득 회로를 포함하는 자기-저항 헤드 비대칭 보정 장치.
  2. 제1항에 있어서,
    상기 각 제어 신호들 및 상기 극성 신호는 제어 수단에 의해 상기 판독 신호로부터 유도되며,
    상기 제어 수단은 상기 판독 신호를 수신하고, 상기 판독 신호의 비대칭 극성을 검출하여, 상기 극성 신호를 상기 시프트 회로에 공급하고, 필요한 보정량에 기초하여 상기 각 제어 신호들을 상기 제1 이득 회로, 상기 제2 이득 회로, 및 상기 제3 이득 회로에 공급하는 자기-저항 헤드 비대칭 보정 장치.
  3. 제1항에 있어서,
    상기 제1 이득 회로, 상기 제2 이득 회로, 및 상기 제3 이득 회로로부터의 상기 각 출력들을 조합된(combined) 출력으로서 수신하여, 상기 조합된 출력에서의 공통 모드 효과(common mode effect)를 보정하는 공통 모드 조정 수단을 더 포함하는 자기-저항 헤드 비대칭 보정 장치.
  4. 제3항에 있어서,
    상기 공통 모드 조정 수단은 공통 모드 피드백 회로를 포함하는 자기-저항 헤드 비대칭 보정 장치.
  5. 제3항에 있어서,
    상기 제1 이득 회로, 상기 제2 이득 회로, 및 상기 제3 이득 회로로부터의 상기 각 출력들을 수신하여, 상기 조합된 출력을 상기 공통 모드 조정 수단에 공급하는 이미터 팔로워(emitter follower) 쌍을 더 포함하는 자기-저항 헤드 비대칭 보정 장치.
  6. 제1항에 있어서,
    상기 각 제어 신호들 및 상기 극성 신호는 제어 수단에 의해 상기 판독 신호로부터 유도되며,
    상기 제어 수단은 상기 판독 신호를 수신하고, 상기 판독 신호의 비대칭 극성을 검출하여, 상기 극성 신호를 상기 시프트 회로에 공급하고, 필요한 보정량에 기초하여 상기 각 제어 신호들을 상기 제1 이득 회로, 상기 제2 이득 회로, 및 상기 제3 이득 회로에 공급하고,
    상기 제어 수단은,
    상기 판독 신호를 수신하고, 상기 수신된 판독 신호에서의 비대칭 및 비대칭 극성을 검출하여, 상기 극성 신호를 생성하고, 필요한 비대칭 보정량을 나타내는 디지털 보정 신호를 생성하는 검출 수단, 및
    상기 디지털 보정 신호를 수신하여, 필요한 보정량에 기초해서 상기 각 제어 신호들을 상기 제1 이득 회로, 상기 제2 이득 회로, 및 상기 제3 이득 회로에 공급하는 디지털 대 아날로그 변환기를 포함하는 자기-저항 헤드 비대칭 보정 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 이득 회로, 상기 제2 이득 회로, 및 상기 제3 이득 회로는 상기 차동쌍의 한쪽에 전류를 부가함으로써 변경될 수 있는 특정한 트랜스콘덕턴스 특성을 갖는 차동 증폭기 쌍을 포함하는 자기-저항 헤드 비대칭 보정 장치.
  9. 제8항에 있어서,
    상기 제1 이득 회로, 상기 제2 이득 회로, 및 상기 제3 이득 회로는 차동 바이폴라 트랜지스터 쌍을 포함하는 자기-저항 헤드 비대칭 보정 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 자기-저항 헤드로부터의 판독 신호의 비대칭을 보정하는 방법에 있어서,
    상기 판독 신호에서의 비대칭량 및 검출된 비대칭의 극성을 검출하는 단계, 및
    제1 이득 스테이지의 출력, 제2 이득 스테이지의 출력, 및 제3 이득 스테이지의 출력을 조합함으로써 보정된 판독 신호를 생성하는 단계를 포함하고,
    상기 제1 이득 스테이지는 변경되지 않은 상기 판독 신호를 수신하는 선형 이득 스테이지이고, 상기 제2 이득 스테이지는 상기 검출된 비대칭 극성에 따라 시프트 값에 의해 변경된 상기 판독 신호를 수신하는 비선형 이득 스테이지이고, 상기 제3 이득 스테이지는 상기 시프트 값을 수신하고, 상기 이득 스테이지들은 검출된 비대칭에 기초하여 제어되는 각 이득을 갖는 비대칭 보정 방법.
  14. 삭제
  15. 자기-저항 헤드 판독 채널에 있어서 판독 신호의 비대칭을 보정하는 장치로서, 상기 판독 신호의 비대칭과 비대칭의 극성을 검출하는 검출 수단과, 상기 검출 수단에 기초하여 상기 판독 신호의 검출된 비대칭을 보정하는 보정 수단을 포함하는 상기 비대칭 보정 장치에 있어서,
    상기 보정 수단은,
    상기 검출 수단으로부터 상기 판독 신호 및 비대칭 극성 제어 신호를 수신하고, 상기 판독 신호, 시프트된 판독 신호, 및 시프트 신호를 출력하는 극성 스위치 및 시프트 제어 회로 수단과,
    상기 극성 스위치 및 시프트 제어 회로 수단으로부터 입력으로서 상기 판독 신호, 상기 시프트된 판독 신호, 및 상기 시프트 신호를 수신하고, 적용되는 증폭량을 조정하는 별개의 각 이득 제어 신호를 각각 수신하여 각 출력을 생성하는 제1 이득 수단, 제2 이득 수단, 및 제3 이득 수단과,
    상기 제1 이득 수단, 상기 제2 이득 수단, 및 상기 제3 이득 수단으로부터 각 출력들을 수신하고, 상기 각 출력들을 조합된 출력으로 조합하며, 상기 조합된 출력에서의 공통 모드 효과를 위해 조정하는 조합 수단을 포함하는 비대칭 보정 장치.
  16. 제15항에 있어서,
    상기 보정 수단은 상기 판독 신호에서의 비대칭량을 나타내는 상기 검출 수단으로부터의 디지털 신호를 수신하여, 상기 수신된 디지털 신호에 기초하여 상기 각 이득 제어 신호들을 상기 제1 이득 수단, 상기 제2 이득 수단, 및 상기 제3 이득 수단에 공급하는 디지털 대 아날로그 변환기 수단을 더 포함하는 비대칭 보정 장치.
  17. 제15항에 있어서, 상기 자기-저항 헤드 판독 채널은,
    자기-저항 헤드와,
    상기 헤드로부터의 판독 신호를 수신하여 전치 증폭된 판독 신호를 출력하도록 결합된 전치 증폭기와,
    상기 전치 증폭된 신호를 수신하여 증폭된 판독 신호를 출력하도록 결합된 가변 이득 증폭기와,
    상기 검출 수단 및 상기 보정 수단을 포함하며, 상기 증폭된 판독 신호를 수신하여 보정된 판독 신호를 출력하도록 결합된 비대칭 보정 회로와,
    상기 보정된 판독 신호를 수신하여 필터링된 판독 신호를 출력하도록 결합된 저역 통과 필터와,
    상기 필터링된 판독 신호를 수신하여 이것을 나타내는 디지털 신호를 출력하도록 결합된 아날로그 대 디지털 변환기를 포함하는 비대칭 보정 장치.
  18. 제15항에 있어서,
    상기 제1 이득 수단, 상기 제2 이득 수단, 및 상기 제3 이득 수단은 차동쌍의 한쪽에 전류를 부가함으로써 변경될 수 있는 특정한 트랜스콘덕턴스 특성을 갖는 차동 증폭기 쌍을 포함하는 비대칭 보정 장치.
  19. 제18항에 있어서,
    상기 제1 이득 수단, 상기 제2 이득 수단, 및 상기 제3 이득 수단은 차동 바이폴라 쌍들을 포함하는 비대칭 보정 장치.
  20. 삭제
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