JP4979250B2

JP4979250B2 - 磁気抵抗ヘッドのための低インピーダンスリード増幅器

Info

Publication number: JP4979250B2
Application number: JP2006076489A
Authority: JP
Inventors: アナトーリ・ビー・スタイン; セルゲイ・パンチェンコ
Original assignee: ガジック・テクニカル・エンタープライゼス
Priority date: 2005-03-18
Filing date: 2006-03-20
Publication date: 2012-07-18
Anticipated expiration: 2026-03-20
Also published as: US7061321B1; JP2006260760A

Description

本発明はディスクドライブ等の磁気記録装置のためのリード増幅器に関し、特に、磁気抵抗（ＭＲ（magnetoresistive））ヘッドのための低インピーダンスリード増幅器に関する。

磁気抵抗（ＭＲ）ヘッドは磁気データ記憶装置の情報検出に使用されている。ＭＲヘッドは通常、隣接する磁気ディスク表面上のデータのパターンからの磁束または磁場の変化に応じて抵抗が変化するＭＲ部材を含む。ＭＲ部材の抵抗の変化の測定は磁気ディスクに記憶された２進データを検出するために使用される。

超高密度磁気ディスクドライブは、所望の性能または特性を達成するために、対応する高感度で安定性のあるヘッドを必要とする。そのような特性を達成するために、現在、トンネル磁気抵抗（ＴＭＲ（tunneling magnetoresistive））が使用されている。

トンネル磁気抵抗（ＴＭＲ）ヘッドは一般に、薄い絶縁体で分離された２つの強磁性レイヤーを利用する。２つの磁性レイヤーの磁気の相対的な方向の変化は薄い絶縁体を通るトンネル電流に対する抵抗の変化を生ずる。これはまた、トンネル磁気抵抗（ＴＭＲ）効果として知られている。ＴＭＲヘッドにおいて、通常、一定の値を有するバイアス電圧またはバイアス電流がＴＭＲヘッドの両側に適用され、出力電流または出力電圧の変化を検出することによってＴＭＲヘッドの抵抗の変化が測定される。この出力の変化は通常、リード増幅器回路によって増幅される。

高性能ディスクドライブにおいては、リード増幅器を備えたＴＭＲヘッドを使用することが望まれると考えられている。しかしながら、ＴＭＲヘッドのインピーダンスは一般に、３００オームから１０００オームまで変化し、そして、例えば、特許文献１に開示されているリード増幅器等のように、従来技術のリード増幅器は通常、比較的高いインピーダンスを有する。一般に、従来技術のリード増幅器の入力容量及びＴＭＲヘッドの高いインピーダンスは高周波数で比較的大きい時定数及び比較的低いカットオフを有するＲＣ積分回路を形成する。結果として、現在のディスクドライブに対して少なくとも１ＧＨｚの帯域幅が必要とされるにもかかわらず、それのリード帯域幅は１００ＭＨｚ程度の低い値となってしまう。

これに対する解決策として、ＴＭＲヘッドに対して、特許文献２に開示されている種類の低インピーダンス増幅器を使用することができる。しかしながら、この解決策は、特に、入力トランジスタのコレクタとベースの間のフィードバック回路の減結合コンデンサのために増幅器が直流結合されない、垂直記録を備えたディスクドライブに対して実行可能ではない。結果として、垂直記録にとって重要である、記録された信号の直流成分はリード処理中に失われてしまう。

米国特許出願公開第２００２／０１７６１９１号明細書米国特許第６６６７８４２号明細書

したがって、高周波数で、高インピーダンスＴＭＲヘッドとともに動作することが可能な、低インピーダンスリード増幅器に対する必要性が存在する。

本発明は直流接続及びＭＲ（磁気抵抗）インピーダンス測定回路を備えた低インピーダンスＭＲ（磁気抵抗）ヘッドリード増幅器を提供する。

１つの好まれる実施例に従うと、増幅器及び測定回路は各々が第１端子、第２端子、及びベース端子を含む、第１及び第２のトランジスタを含む。トランジスタは電界効果型トランジスタであってもよいし、またはバイポーラ接合型トランジスタであってもよい。電界効果型トランジスタが使用される場合、第１端子、第２端子、及びベース端子はそれぞれ、電界効果型トランジスタのドレイン、ソース、及びゲートであり、バイポーラ接合型トランジスタが使用される場合、第１端子、第２端子、及びベース端子はそれぞれ、バイポーラ接合型トランジスタのコレクタ、エミッタ、及びベースである。本発明の以下の例としての実施例においては、電界効果型トランジスタが使用されているが、電界効果型トランジスタの代わりにバイポーラ接合型トランジスタが使用されてもよいことは当業者によって理解されなければならない。

第１及び第２トランジスタの各々はそれのドレインとゲートの間に接続されたフィードバック抵抗を有する。トランジスタのインピーダンスはフィードバック抵抗によって減少させられる。従来技術の増幅器とは異なり、好まれる形式において、フィードバック回路のドレインとゲートの間にはコンデンサが存在しないので、垂直記録にとって重要な信号の直流成分は消失されない。ＭＲヘッドは相互接続及び抵抗（または、抵抗器）を介して第１及び第２トランジスタのゲートにそれぞれ接続される２つの端子を含む。

リード増幅器システムはまた、第３及び第４の電界効果型トランジスタを含んでもよい。第３トランジスタのソースは第１トランジスタのソースに接続され、バイパスコンデンサは共通のソースをグランドに接続する。第２及び第４トランジスタのソースは互いに接続され、バイパスコンデンサは共通のソースをグランドに接続する。バイパスコンデンサは第３及び第４バイアストランジスタから発生するノイズを減少させ、第１及び第２トランジスタのドレインにおける出力の高周波数特性を改善する。第３及び第４トランジスタのドレインはそれぞれ、正の電源＋Ｖに接続される。第１及び第２トランジスタのドレインはそれぞれ、プルアップ抵抗を介して正の電源＋Ｖに接続される。トランジスタの共通のソースはプルダウン抵抗を介して負の電源−Ｖに接続される。

１つの好まれる形式において、リード増幅器はさらに、デジタル−アナログ変換器を含むバイアス電圧制御回路を含む。デジタル−アナログ変換器はバイアス電圧を生成するためにコントローラーに接続される。バイアス電圧は増幅器を介して差動バイアス電圧＋ＢＩＡＳ及び−ＢＩＡＳに変換される。差動バイアス電圧＋ＢＩＡＳ及び−ＢＩＡＳはそれぞれ、第３及び第４トランジスタのゲートに印加される。トランジスタの共通ソースを介して、バイアス電圧は第１及び第２トランジスタのゲートに印加され、そして、それによってＭＲヘッドの２つの端子に適用される。

リード増幅器はさらに、第１及び第２トランジスタのドレインにおける出力共通モード電圧を制御するためにドレインからゲートへのフィードバックを与える共通モード電圧制御回路を含む。共通モード電圧制御回路は直流電圧Ｖ−ＤＣに接続された正の入力及び抵抗器を介して第１及び第２トランジスタのドレインに接続された負の入力を有する第１オペアンプを含む。第１及び第２トランジスタの出力（すなわち、ドレイン）における共通モード電圧がＶ−ＤＣからはずれた場合、第１オペアンプの出力に誤差信号が現れる。第１オペアンプの出力には２つの特別な増幅器が接続される。第１オペアンプの出力における誤差信号は２つの特別な増幅器を介して増幅され、第１及び第２トランジスタの入力を調節するために第１及び第２トランジスタのゲートに適用され、それによって出力共通モード電圧がＶ−ＤＣになるように調節する。２つの特別な増幅器は共通モード電圧制御回路の時定数及び増幅率を調節するために、入力と出力との間に接続された抵抗とコンデンサを含むフィードバック回路を含んでもよい。

共通モード電圧制御回路はリード増幅器の出力における共通モード電圧を測定し、オペアンプを介して第１及び第２トランジスタのゲートにおける電流の調節を行う。第１及び第２トランジスタのゲートのバイアス電圧はＭＲヘッドにおける差動電圧であるので、この調節は第１及び第２トランジスタのゲートのバイアス電圧を変化させない。

もう１つの好まれる実施例において、リード増幅器はさらに、２つのアナログ−デジタル変換器、コントローラー、補正用デジタル−アナログ変換器、及び増幅器を含む補正回路を含む。２つのアナログ−デジタル変換器はそれぞれ、リード増幅器システムの出力信号を測定するためにリード増幅器システムの出力に接続される。アナログ−デジタル変換器の出力はコントローラーに接続され、コントローラーはさらに補正用デジタル−アナログ変換器に接続される。コントローラーはアナログ−デジタル変換器から送信された出力電圧に基づいて調節信号を生成する。調節信号はデジタル−アナログ変換器に送信され、デジタル−アナログ変換器は調節信号を補正電圧信号に変換する。補正電圧信号はデジタル−アナログ変換器に接続された増幅器によって増幅される。補正電圧となる増幅された電圧は第１及び第２トランジスタのゲートに適用される。

補正回路はリード増幅器システムの出力から入力へのフィードバックを与える。補正電圧は第１及び第２トランジスタのドレインにおける電圧を調節するために第１及び第２トランジスタのゲートにおける電流を調節する。補正電圧の値はアナログ−デジタル変換器を介して送信されるリード増幅器システムの出力における電圧に基づいてコントローラーによって計算される。

リード増幅器はさらに、それぞれ第１及び第２トランジスタのドレインに接続された２つのオペアンプを含む低周波数補正回路を含んでもよい。オペアンプの正の入力はそれぞれ、抵抗器を介して第１及び第２トランジスタのドレインに接続され、またコンデンサを介してグランドに接続される。オペアンプの出力はそれぞれ、リードヘッド増幅器システムの出力に接続される。オペアンプは濾波された低周波数成分を増幅し、それらを出力信号に加える。

バイアス電圧制御回路によって生成されたバイアス電圧はＭＲヘッドの２つの端子に適用される。磁束が変化する記憶媒体の表面上の領域をＭＲヘッドが通過するとき、ＭＲヘッドの抵抗は変化し、ＭＲヘッドの電流の変化を生ずる。ＭＲヘッドの電流の変化はリード増幅器システムを介して増幅され、記憶媒体上に記憶された情報を表すアナログ信号に変換される。

本発明は、例えば、磁気記憶システムの磁気抵抗（ＭＲ）リードヘッド、またはトンネル磁気抵抗（ＴＭＲ）リードヘッド等の、リードヘッドへの相互接続を介した接続のための低インピーダンスリード増幅器システムを提供する。本発明の１つの側面に従うと、リードヘッド増幅器システムは電線相互接続（flex interconnection）を介してリードヘッドに結合された４つのトランジスタを利用する。以下に説明され、図面で示される例としての実施例においては、電界効果型トランジスタが使用されているが、電界効果型トランジスタの代わりにバイポーラ接合型トランジスタが使用されてもよいことは当業者によって理解されなければならない。

本発明の１つの好まれる実施例に従ったリード増幅器システムの回路図が図１に示されている。図１に示されているように、低インピーダンスリード増幅器システム１０は第１及び第２の電界効果型トランジスタＱ１及びＱ４を含む。各トランジスタはドレイン、ソース、及びゲートを含む。抵抗Ｒ３及びＲ４はそれぞれ、２つのトランジスタＱ１及びＱ４に対するドレインからゲートへの負のフィードバックを与えるために各トランジスタのドレインとゲートの間に接続されている。負のフィードバックを備えたトランジスタＱ１及びＱ４は低い入力インピーダンスを有する。リード増幅器システム１０はさらに、各々がドレイン、ソース、及びゲートを有する第３及び第４の電界効果型トランジスタＱ２及びＱ３を含む。トランジスタＱ２のソースはトランジスタＱ１のソースに接続されており、バイパスコンデンサＣ１はトランジスタＱ１及びＱ２の共通ソースをグランドに接続している。トランジスタＱ３のソースはトランジスタＱ４のソースに接続されており、バイパスコンデンサＣ２はトランジスタＱ３及びＱ４の共通ソースをグランドに接続している。コンデンサＣ１及びＣ２はバイアストランジスタＱ２及びＱ３から発生するノイズを減少させ、入力トランジスタＱ１及びＱ４の高周波数特性を改善する。トランジスタＱ２及びＱ３のドレインはそれぞれ、正の電源＋Ｖに接続されている。トランジスタＱ１及びＱ４のドレインはそれぞれ、プルアップ抵抗Ｒ５及びＲ６を介して正の電源＋Ｖに接続されている。トランジスタＱ１及びＱ２の共通ソースは抵抗Ｒ７を介して負の電源−Ｖに接続されている。トランジスタＱ３及びＱ４の共通ソースは抵抗Ｒ８を介して負の電源−Ｖに接続されている。

リード増幅器システム１０はトンネル磁気抵抗（ＴＭＲ）ヘッドとともに使用されてもよいし、または、巨大磁気抵抗（ＧＭＲ）ヘッドとともに使用されてもよい。図１に示されているように、ＴＭＲヘッド１２の一方の端子は電線（flex）及び抵抗Ｒ１を介して、トランジスタＱ１のゲートに接続され、ＴＭＲヘッド１２のもう一方の端子は電線及び抵抗Ｒ２を介して、トランジスタＱ４のゲートに接続されている。抵抗Ｒ１及びＲ２の抵抗は比較的小さいので、これらの抵抗はリード増幅器システム１０のノイズ特性に大きな影響を与えない。２つのバイアス電圧＋ＢＩＡＳ及び−ＢＩＡＳはそれぞれ、Ｑ２及びＱ３のゲートに印加される。バイアス電圧はさらに、トランジスタの共通ソースを介して、トランジスタＱ１及びＱ４のゲートに適用され、そして、それによってＴＭＲヘッドの２つの端子に適用される。

出力共通モード電圧制御回路は出力共通モード電圧を制御するためにトランジスタＱ１及びＱ４のドレインに接続されている。抵抗Ｒ９及びＲ１０はそれぞれ、トランジスタＱ１及びＱ４のドレインに接続されている。抵抗Ｒ９及びＲ１０のもう一方の端はオペアンプＵ４の負の入力に接続されている。オペアンプＵ４の正の入力は直流電圧Ｖ−ＤＣに接続されている。直流電圧Ｖ−ＤＣは図１に示されている回路によって達成されてもよい。この回路は正の電源＋Ｖに接続された一方の端子を有する抵抗Ｒ１１を含む。抵抗Ｒ１１のもう一方の端子はもう１つの抵抗Ｒ１２に接続されている。さらに、抵抗Ｒ１２のもう一方の端子はグランドに接続されている。Ｖ−ＤＣ電圧は抵抗Ｒ１１とＲ１２の間の点で測定される電圧である。トランジスタＱ１及びＱ４の出力における共通モード電圧がＶ−ＤＣから外れた場合、オペアンプＵ４の出力には誤差信号が発生する。

オペアンプＵ４の出力は抵抗Ｒ１３及びＲ１４を介して、それぞれオペアンプＵ５及びＵ６の負の入力に接続されている。オペアンプＵ５の正の入力はグランドに接続されている。オペアンプＵ６の正の入力は抵抗Ｒ１９を介してグランドに接続されている。オペアンプＵ５の出力は抵抗Ｒ３２を介してトランジスタＱ１のゲートに接続されており、オペアンプＵ６の出力は抵抗Ｒ３３を介してトランジスタＱ４のゲートに接続されている。抵抗Ｒ１６及びコンデンサＣ３はオペアンプＵ５の負の入力と出力との間で並列に接続されている。抵抗Ｒ１５及びコンデンサＣ４はオペアンプＵ６の負の入力と出力との間で並列に接続されている。オペアンプＵ４、Ｕ５、Ｕ６及びこれらのオペアンプに接続された抵抗及びコンデンサはトランジスタＱ１及びＱ４のドレインからトランジスタＱ１及びＱ４のゲートへの負のフィードバック回路を形成する。この負のフィードバックループの時定数及び増幅率はコンデンサＣ３、Ｃ４及び抵抗Ｒ１４、Ｒ１６の値を選択または調節することによって達成することができる。

共通モード電圧制御回路はリード増幅器１０の出力における共通モード電圧を測定し、リード増幅器の出力共通モード電圧を必要なレベル（例えば、Ｖ−ＤＣ）に維持するために、オペアンプを介してトランジスタＱ１及びＱ４のゲートにおける電流の調節を行う。

開始モードにおいて、バイアス電圧は＋ＢＩＡＳ＝−ＢＩＡＳ＝０ボルトであり、ＴＭＲヘッド及びトランジスタＱ１及びＱ４のゲートの両端のバイアス電圧もまた０ボルトである。トランジスタＱ１及びＱ４のドレインの電圧は正であり、それぞれ約＋１ボルトである（これは＋Ｖの値を調節することによって達成することができる）。フィードバック抵抗Ｒ３、Ｒ４を流れる電流はそれぞれ、抵抗Ｒ３２及びＲ３３を通過してオペアンプＵ５及びＵ６の出力に流れる。これらの電流は、トランジスタＱ１及びＱ４のドレインにおける共通モード電圧がオペアンプＵ４の正の入力に適用される電圧であるＶ−ＤＣに等しくなるように、オペアンプＵ４、Ｕ５、Ｕ６を含む共通モード電圧制御回路を介して調節される。差動増幅器Ｕ１はトランジスタＱ１及びＱ４のドレインに接続されている。差動増幅器Ｕ１は、出力ＲＤＸ−Ｏｕｔ及びＲＤＹ−Ｏｕｔにおける直流電圧が０ボルトに等しくなるように、トランジスタＱ１及びＱ４のドレインにおける共通モード電圧Ｖ−ＤＣを抑制する。

リード増幅器システム１０はさらに、１つの好まれる形式において、コントローラーＵ１３に接続されたデジタル−アナログ変換器（ＤＡＣ）Ｕ９を含むバイアス電圧制御回路を含む。１つの好まれる実施例において、コントローラーＵ１３は２つのアナログ−デジタル変換器ＡＤＣ−１及びＡＤＣ−２を介して出力ＲＤＸ−Ｏｕｔ及びＲＤＹ−Ｏｕｔに接続している。コントローラーＵ１３はＤＡＣＵ９に信号を送信し、ＤＡＣＵ９はバイアス電圧信号を生成する。バイアス電圧信号はスイッチＳＷ１を介してオペアンプＵ７の正の入力に適用され、また、抵抗Ｒ２８を介してオペアンプＵ８の負の入力に適用される。フィードバック抵抗Ｒ２９はオペアンプＵ８の出力と負の入力の間に接続されている。オペアンプＵ７は好まれるものとして増幅率＋Ｋを有し、（接続された抵抗Ｒ２８及びＲ２９を含む）オペアンプＵ８は好まれるものとして増幅率−Ｋを有し、それによって、オペアンプＵ７及びＵ８はＤＡＣＵ９から送信されたバイアス電圧を差動バイアス電圧＋ＢＩＡＳ及び−ＢＩＡＳに変換する。差動バイアス電圧＋ＢＩＡＳ及び−ＢＩＡＳはそれぞれ、トランジスタＱ２及びＱ３のゲートに適用される。スイッチＳＷ１は、ＤＡＣＵ９によって生成されたバイアス電圧がスイッチＳＷ１に適用されたときに、「バイアス許可（BIAS ENABLE）」信号によって閉じられる。バイアス電圧−ＢＩＡＳ及び＋ＢＩＡＳは好まれるものとして、同一の絶対値を有する（すなわち、｜−ＢＩＡＳ｜＝｜＋ＢＩＡＳ｜）。バイアス電圧−ＢＩＡＳ及び＋ＢＩＡＳはトランジスタＱ２及びＱ３のゲートに接続され、そして、トランジスタＱ１及びＱ２の間及びトランジスタＱ３及びＱ４の間の共通ソース接続を介して、トランジスタＱ１及びＱ４のゲートに適用され、さらにＴＭＲヘッド１２に適用される。図１において、トランジスタＱ２及びＱ３に印加されたバイアス電圧＋ＢＩＡＳ及び−ＢＩＡＳによって生ずる、トランジスタＱ１及びＱ４のゲートのバイアス電圧はＶ_BIASとして示されている。

ＴＭＲヘッド１２は２つの相互接続電線の間に接続されている。ＴＭＲヘッド１２にバイアス電圧Ｖ_BIASが印加された後、電線の２つの端子１４、１６の間の差動電圧はトランジスタＱ１及びＱ４のドレインにおいて増幅された状態で現れる。差動電圧は、上述された出力共通電圧制御回路によって制御されるトランジスタＱ１及びＱ４のドレインの共通モード電圧に影響を与えない。トランジスタＱ１及びＱ４のドレインの差動電圧は差動増幅器Ｕ１によって増幅される。差動増幅器Ｕ１の出力はそれぞれ、リード増幅器システム１０のＲＤＸ−Ｏｕｔ及びＲＤＹ−Ｏｕｔに接続されている。

１つの好まれる実施例において、リードヘッド増幅器システム１０はさらに、図１の例としての実施例に示されているような、２つのアナログ−デジタル変換器ＡＤＣ−１及びＡＤＣ−２、コントローラーＵ１３、デジタル−アナログ変換器（ＤＡＣ）Ｕ１０、及びオペアンプを含む補正回路を含む。２つのアナログ−デジタル変換器ＡＤＣ−１及びＡＤＣ−２はそれぞれ、出力信号を測定するために抵抗Ｒ３０及びＲ３１を介してリード増幅器システム１０の出力に接続されている。アナログ−デジタル変換器ＡＤＣ−１及びＡＤＣ−２の出力はコントローラーＵ１３に接続されている。コントローラーＵ１３はさらに、補正用デジタル−アナログ変換器（ＤＡＣ）Ｕ１０に接続されており、補正用デジタル−アナログ変換器はスイッチＳＷ２を介して、そして、それぞれ、抵抗Ｒ１７及びＲ１８を介してオペアンプＵ５の負の入力及びオペアンプＵ６の正の入力に接続されている。アナログ−デジタル変換器ＡＤＣ−１及びＡＤＣ−２はＲＤＸ−Ｏｕｔ及びＲＤＹ−Ｏｕｔにおける出力電圧を測定する。ＲＤＸ−Ｏｕｔ及びＲＤＹ−Ｏｕｔにおける共通モード出力電圧が０ボルトに等しくない場合、μ−コントローラーＵ１３は補正用ＤＡＣＵ１０への制御信号を生成し、ＤＡＣＵ１０は制御信号を補正電圧信号に変換する。ＤＡＣＵ１０の出力電圧はオペアンプＵ５及びＵ６に適用される。オペアンプＵ５及びＵ６の出力はトランジスタＱ１及びＱ４のゲートの両端に補正電圧Ｖ_COMPを与える。補正電圧Ｖ_COMPは出力ＲＤＸ−Ｏｕｔ及びＲＤＹ−Ｏｕｔにおいて０ボルトを達成するためにトランジスタＱ１及びＱ４の入力を調節する。

補正回路はリード増幅器システム１０の出力から入力へのフィードバックを与える。フィードバック（すなわち、補正電圧）はトランジスタＱ１及びＱ４のドレインにおける電圧を補正するためにトランジスタＱ１及びＱ４のゲートにおける電流を調節する。補正電圧の値はアナログ−デジタル変換器ＡＤＣ−１及びＡＤＣ−２を介して送信される、出力ＲＤＸ−Ｏｕｔ及びＲＤＹ−Ｏｕｔの電圧に基づいてコントローラーＵ１３によって計算される。

上述したように、トランジスタＱ１及びＱ４のドレインの直流電圧は互いに等しく、かつＶ−ＤＣに等しい値に維持される。トランジスタＱ１及びＱ４のドレインとゲートとの間にはフィードバック回路が存在するので、トランジスタＱ１及びＱ４のドレインからの出力インピーダンスは低い。上述の理由により、そして計算を簡単にするために、リード増幅器システム１０のバイアス回路は図２に示されているような等価回路に簡略化することができる。

図１の回路及び図２の簡略化された回路に基づく以下の等式はバイアス電圧Ｖ_BIAS、＋ＢＩＡＳ、−ＢＩＡＳ、ＴＭＲヘッドのインピーダンス、及びオペアンプＵ５及びＵ６の出力の電圧Ｖ_COMPの関係を説明する。

以下の等式において：
Ｖ_BIASはトランジスタＱ１及びＱ４のゲートの間のバイアス電圧であり；
Ｖ_BIAS＝｜＋ＢＩＡＳ｜＋｜−ＢＩＡＳ｜；
Ｒ_TMRはＴＭＲヘッドの抵抗値であり；
Ｖ_COMPはオペアンプＵ５及びＵ６の出力の間の補正電圧であり；
Ｒ１＝Ｒ２，Ｒ３＝Ｒ４，及びＲ３２＝Ｒ３３；
ｉ_TMRはＴＭＲヘッドを流れる電流である。
図２に示されている簡略化された回路から以下の等式が導かれる。

数式（１）、（２）、及び（３）から：

補正回路によってＲＤＸ−Ｏｕｔ及びＲＤＹ−Ｏｕｔの出力からトランジスタＱ１及びＱ４への補正処理が実施された後、等式（４）の右辺の変数の値は周知の値となり、ＴＭＲヘッドの抵抗値Ｒ_TMRを決定することができる。

リード増幅器システム１０は上述の補正回路を介して、出力ＲＤＸ−Ｏｕｔ及びＲＤＹ−Ｏｕｔを０ボルトに維持するので、増幅器システム１０の回路は図２に示されているような回路に簡略化することができ、ＴＭＲヘッド１２のインピーダンスＲ_TMRを高い精度で測定することができる。

トランジスタＱ１及びＱ４における出力インピーダンス及び関連するコンデンサＣ１またはＣ２はトランジスタＱ１に対する時定数Ｒ_SＣ１（または、トランジスタＱ４に対する時定数Ｒ_SＣ２）を有する抵抗−容量回路を形成する（ここで、Ｒ_SはトランジスタＱ１またはＱ４のソースにおける出力インピーダンスである）。この抵抗−容量回路は回路の低周波数ロールオフ（または、低周波数減衰）の結果となる。この低周波数ロールオフを補正するために、オペアンプＵ２及びＵ３を含む低周波数補正回路がトランジスタＱ１及びＱ４のドレインに接続されている。オペアンプＵ２の正の入力は抵抗Ｒ２０を介してトランジスタＱ４のドレインに接続され、またコンデンサＣ５を介してグランドに接続されている。オペアンプＵ３の正の入力は抵抗Ｒ２１を介してトランジスタＱ１のドレインに接続され、またコンデンサＣ６を介してグランドに接続されている。オペアンプＵ２の負の入力は抵抗Ｒ２３を介してグランドに接続され、また抵抗Ｒ２２を介してオペアンプＵ２の出力に接続されている。オペアンプＵ３の負の入力は抵抗Ｒ２５を介してグランドに接続され、また抵抗Ｒ２４を介してオペアンプＵ３の出力に接続されている。各ＲＣ回路の時定数はトランジスタＱ１（または、Ｑ４）のソースにおける抵抗−容量回路の時定数Ｒ_SＣ１（または、Ｒ_SＣ２）にほぼ等しい。単極積分回路はリードバック信号を濾波し、オペアンプＵ２及びＵ３は濾波された低周波数成分を増幅し、それぞれオペアンプＵ２及びＵ３の出力と出力ＲＤＸ−Ｏｕｔ及びＲＤＹ−Ｏｕｔの間に接続された抵抗Ｒ２６及びＲ２７を介して増幅された低周波数成分を出力信号に加える。

トランジスタＱ１及びＱ４のゲートとＴＭＲヘッド１２の電線の間の抵抗Ｒ１及びＲ２の抵抗値は好まれるものとして、リード増幅器システム１０の入力インピーダンスが電線のインピーダンスと整合するように選択される。１つの好まれる形式において、抵抗Ｒ１及びＲ２の値は約２０オームであり、リード増幅器システム１０のノイズ特性に大きな影響を与えないように選択される。

ここまで特定の実施例への参照とともに本発明が詳細に説明されてきたが、本発明の意図及び範囲から外れることなく本発明に対して多用な変更及び改良を加えることができることは当業者にとって明白であるだろう。例えば、当業者にとって一般的な実験を使用して、上述の特定の部材及び処理と等価な多様なシステムを実施することができるだろう。そして、そのような等価なシステム及び方法も付随する請求の範囲によって規定される本発明の範囲に含まれる。

本発明の好まれる実施例に従ったリード増幅器システムの回路図である。図１のリード増幅器システムの簡略化された回路図である。

符号の説明

１０リードヘッド増幅器システム
１２ヘッド
Ｑ１第１トランジスタ
Ｑ２第３トランジスタ
Ｑ３第４トランジスタ
Ｑ４第２トランジスタ
ｉ_TMR ＴＭＲヘッドの電流
Ｒ_TMR ＭＲヘッドの抵抗値
ＲＤＸ−Ｏｕｔ増幅器システムの出力
ＲＤＹ−Ｏｕｔ増幅器システムの出力
Ｖ−ＤＣ共通モード電圧
Ｖ_BIAS バイアス電圧
Ｖ_COMP 補正電圧
＋ＢＩＡＳ差動バイアス電圧
−ＢＩＡＳ差動バイアス電圧
＋Ｖ正の電源
−Ｖ負の電源

Claims

リードヘッドへの相互接続を介して接続するための増幅器システムであって：
各々が第１端子、第２端子、及びベース端子を有する第１及び第２トランジスタであって、前記２つのベース端子がそれぞれ、前記相互接続に接続されており、前記相互接続を介して前記リードヘッドから前記トランジスタに入力信号が送信され、前記第１端子が前記増幅器システムの出力に接続されている第１及び第２トランジスタ；
前記第１及び第２トランジスタに接続されたバイアス電圧制御回路であって、前記第１及び第２トランジスタの前記ベース端子の両端にバイアス電圧を与えるように構成されているバイアス電圧制御回路；及び、
前記第１及び第２トランジスタの前記第１端子から前記ベース端子へのフィードバックを与えるために、前記第１及び第２トランジスタの前記第１端子と前記第１及び第２トランジスタの前記ベース端子の間に接続されている共通モード電圧制御回路を備える増幅器システム。
各トランジスタが前記第１端子と前記ベース端子の間にフィードバック回路を有する、請求項１に記載の増幅器システム。
前記第１及び第２トランジスタの各々の前記第２端子がバイパスコンデンサを介して接地されている、請求項１に記載の増幅器システム。
前記第１及び第２トランジスタが電界効果型トランジスタであり、前記第１、第２、及びベース端子がそれぞれ、前記電界効果型トランジスタのドレイン、ソース、及びゲートである、請求項１に記載の増幅器システム。
前記第１及び第２トランジスタがバイポーラ接合型トランジスタであり、前記第１、第２、及びベース端子がそれぞれ、前記バイポーラ接合型トランジスタのコレクタ、エミッタ、及びベースである、請求項１に記載の増幅器システム。
前記第１及び第２トランジスタの前記第１端子に接続されている入力を有するオペアンプをさらに備え、前記オペアンプが前記第１端子の共通モード電圧を前記増幅器システムの出力において予め決められた値に減少させる、請求項１に記載の増幅器システム。
前記バイアス電圧制御回路が、各々が第１端子、第２端子、及びベース端子を有する第３及び第４トランジスタを備え、前記第１及び第３トランジスタの前記第２端子が接続されており、前記第２及び第４トランジスタの前記第２端子が接続されており、前記第１及び第２トランジスタの前記ベース端子の両端に前記バイアス電圧を与えるためにバイアス電圧がそれぞれ、前記第３及び第４トランジスタの前記ベース端子に、そして前記第３及び第４トランジスタを介して前記第１及び第２トランジスタの前記ベース端子に適用される、請求項１に記載の増幅器システム。
前記バイアス電圧制御回路が前記第３及び第４トランジスタの前記第２端子に接続されている、請求項７に記載の増幅器システム。
前記バイアス電圧制御回路がさらに、バイアス電圧を生成するための電圧生成回路を備え、前記電圧生成回路が増幅率＋Ｋを有する増幅回路及び増幅率−Ｋを有する増幅回路に接続された出力を備え、そして、前記増幅回路の出力が前記第３及び第４トランジスタの前記ベース端子に接続されており、前記ベース端子に＋ＢＩＡＳ及び−ＢＩＡＳを与える、請求項７に記載の増幅器システム。
前記バイアス電圧制御回路が前記第１及び第２トランジスタの前記ベース端子の両端に適用される前記バイアス電圧を制御するためのコントローラーを備える、請求項１に記載の増幅器システム。
前記バイアス電圧制御回路がさらに、前記増幅器システムの前記出力における出力電圧を測定するためにそれぞれ、前記増幅器システムの前記出力と前記コントローラーの間に接続された２つのアナログ−デジタル変換器を備える、請求項１０に記載の増幅器システム。
前記バイアス電圧制御回路がさらに、前記第１及び第２トランジスタの前記ベース端子にバイアス電圧を与えるために前記コントローラーに接続されたデジタル−アナログ変換器を備える、請求項１１に記載の増幅器システム。
前記デジタル−アナログ変換器の出力が増幅率＋Ｋを有する増幅回路及び増幅率−Ｋを有する増幅回路に接続されており、そして、前記増幅回路の出力が前記第１及び第２トランジスタの前記ベース端子に適用され、前記ベース端子の両端に前記バイアス電圧を与える、請求項１２に記載の増幅器システム。
前記バイアス電圧制御回路がさらに、各々が第１端子、第２端子、及びベース端子を有する第３及び第４トランジスタを備え、前記第１及び第３トランジスタの前記第２端子が接続されており、前記第２及び第４トランジスタの前記第２端子が接続されており、前記増幅回路の前記出力がそれぞれ、前記第３及び第４トランジスタの前記ベース端子に接続されている、請求項１３に記載の増幅器システム。
前記共通モード電圧制御回路が前記第１及び第２トランジスタの前記第１端子に接続されている一方の入力及び基準電圧に接続されているもう一方の入力を有する第１オペアンプを含み、前記第１オペアンプが前記第１及び第２トランジスタの前記第１端子の共通モード電圧を前記基準電圧と実質的に等しい値に維持するために、前記第１及び第２トランジスタの前記第１端子における前記共通モード電圧を前記基準電圧と比較し、前記第１及び第２トランジスタの前記ベース端子にフィードバックを与える、請求項１に記載の増幅器システム。
前記共通モード電圧制御回路が前記第１トランジスタの前記第１端子と前記第１オペアンプの前記入力の間に接続された抵抗と、前記第２トランジスタの前記第１端子と前記第１オペアンプの前記入力の間に接続された抵抗との２つの抵抗を含む、請求項１５に記載の増幅器システム。
前記共通モード電圧制御回路がさらに、前記第１オペアンプの出力に接続された第２及び第３オペアンプを備え、前記第２及び第３オペアンプの出力が前記第１及び第２トランジスタの前記ベース端子に接続されている、請求項１６に記載の増幅器システム。
前記第２及び第３オペアンプが前記共通モード電圧制御回路の時定数及び増幅率を調節するために、各々、前記オペアンプの負の入力と出力の間に並列に接続された少なくとも１つの抵抗及び少なくとも１つのコンデンサを含む、請求項１７に記載の増幅器システム。
前記第１及び第２トランジスタの各々のベース端子が抵抗を介して前記相互接続に接続されており、前記増幅器システムの入力インピーダンスが前記相互接続のインピーダンスと整合するように前記抵抗の抵抗値が選択されている、請求項１に記載の増幅器システム。
前記増幅器システムの前記出力から前記第１及び第２トランジスタの前記ベース端子へのフィードバックを与えるために、前記増幅器システムの前記出力と前記第１及び第２トランジスタの前記ベース端子の間に接続されている補正回路をさらに備え、前記フィードバックが前記第１及び第２トランジスタの前記ベース端子の両端の補正電圧を含む、請求項１に記載の増幅器システム。
前記補正回路が前記増幅器システムの前記出力における電圧に基づいて前記第１及び第２トランジスタの前記ベース端子の両端に適用された前記補正電圧を制御するためのコントローラーを備える、請求項２０に記載の増幅器システム。
前記補正回路がさらに、前記増幅器システムの前記出力における出力電圧を測定するために、それぞれ、前記増幅器システムの前記出力と前記コントローラーの間に接続された２つのアナログ−デジタル変換器を備える、請求項２１に記載の増幅器システム。
前記補正回路がさらに、前記第１及び第２トランジスタの前記ベース端子にバイアス電圧を与えるために前記コントローラーに接続されたデジタル−アナログ変換器を備える、請求項２２に記載の増幅器システム。
前記デジタル−アナログ変換器の出力が一方のオペアンプの正の入力、及びもう一方のオペアンプの負の入力に接続されており、そして、前記オペアンプの出力が前記第１及び第２トランジスタの前記ベース端子に接続されており、前記ベース端子に前記補正電圧を与える、請求項２３に記載の増幅器システム。
低周波数補正回路をさらに備え、前記低周波数補正回路が、前記第１及び第２トランジスタの前記第１端子にそれぞれ接続された２つの抵抗−容量（ＲＣ）回路を備え、各ＲＣ回路が前記ＲＣ回路に接続された入力及び前記増幅器システムの前記出力に接続された出力を有するオペアンプを備える、請求項１に記載の増幅器システム。
リードヘッドへの相互接続を介して接続するための増幅器システムであって：
各々が第１端子、第２端子、及びベース端子を有する第１及び第２トランジスタであって、前記２つのベース端子がそれぞれ、前記相互接続に接続されており、前記相互接続を介して前記リードヘッドから前記トランジスタに入力信号が送信され、前記第１端子が前記増幅器システムの出力に接続されている第１及び第２トランジスタ；
前記第１及び第２トランジスタに接続されたバイアス電圧制御回路であって、前記第１及び第２トランジスタの前記ベース端子の両端にバイアス電圧を与えるように構成されているバイアス電圧制御回路；
前記第１及び第２トランジスタの前記第１端子から前記ベース端子へのフィードバックを与えるために、前記第１及び第２トランジスタの前記第１端子と前記第１及び第２トランジスタの前記ベース端子の間に接続されている共通モード電圧制御回路；及び、
前記増幅器システムの前記出力から前記第１及び第２トランジスタの前記ベース端子へのフィードバックを与えるために、前記増幅器システムの前記出力と前記第１及び第２トランジスタの前記ベース端子の間に接続されている補正回路であって、前記フィードバックが前記第１及び第２トランジスタの前記ベース端子の両端の補正電圧を含む補正回路を備える増幅器システム。
前記増幅器システムの前記出力に接続された低周波数回路をさらに備え、前記低周波数回路が低周波数信号を濾波し、前記低周波数信号を前記増幅器システムの前記出力に加えるために、少なくとも１つの抵抗−容量（ＲＣ）回路を備える、請求項２６に記載の増幅器システム。
リードヘッドへの相互接続を介して接続するための増幅器システムであって：
各々が第１端子、第２端子、及びベース端子を有する第１及び第２トランジスタであって、前記２つのベース端子がそれぞれ、前記相互接続に接続されており、前記相互接続を介して前記リードヘッドから前記トランジスタに入力信号が送信され、前記第１端子が前記増幅器システムの出力に接続されている第１及び第２トランジスタ；
各々が第１端子、第２端子、及びベース端子を有する第３及び第４トランジスタであって、前記第１及び第３トランジスタの前記第２端子が接続されており、前記第２及び第４トランジスタの前記第２端子が接続されている第３及び第４トランジスタ；
前記第３及び第４トランジスタの前記ベース端子にバイアス電圧を与えるために前記第３及び第４トランジスタの前記ベース端子に、そして前記第３及び第４トランジスタを介して前記第１及び第２トランジスタの前記ベース端子に接続されているバイアス電圧制御回路；
前記第１及び第２トランジスタの前記第１端子から前記ベース端子へのフィードバックを与えるために、前記第１及び第２トランジスタの前記第１端子と前記第１及び第２トランジスタの前記ベース端子の間に接続されている共通モード電圧制御回路；及び、
前記増幅器システムの前記出力から前記第１及び第２トランジスタの前記ベース端子へのフィードバックを与えるために、前記増幅器システムの前記出力と前記第１及び第２トランジスタの前記ベース端子の間に接続されている補正回路であって、前記フィードバックが前記第１及び第２トランジスタの前記ベース端子の両端の補正電圧を含む補正回路を備える増幅器システム。
前記増幅器システムの前記出力に接続された低周波数回路をさらに備え、前記低周波数回路が低周波数信号を濾波し、前記低周波数信号を前記増幅器システムの前記出力に加えるために、少なくとも１つの抵抗−容量（ＲＣ）回路を備える、請求項２８に記載の増幅器システム。