JP2008029004A - チャンネルの相互シンボル干渉を減らし、信号利得損失を補償する受信端 - Google Patents

Abstract

【課題】チャンネルの相互シンボル干渉ＩＳＩを減らし、信号利得損失を補償する受信端を提供する。
【解決手段】チャンネルを通過した信号を入力するハイパスフィルタと、第１及び第２制御信号に応答してハイパスフィルタの出力と第１電源電圧とを比較して第１及び第２出力信号を発生させるシュミットトリガーとを備えるシングルエンディド信号方式のチャンネルに連結される受信端である。制御部は、シュミットトリガーの第１及び第２トリガー電圧のレベルをシフトさせるために、第１及び第２制御信号を発生させる。増幅部は、シュミットトリガーの第１及び第２出力信号を入力して受信端の出力信号を発生させる。これにより、受信端は、ハイパスフィルタと第１及び第２制御信号によって制御されるシュミットトリガーとによって、データ伝送チャンネルのＩＳＩと信号利得損失とを補償する。
【選択図】図７

Description

本発明は、電気回路に係り、特に、データ伝送チャンネルで発生する相互シンボル干渉（ＩＳＩ：Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を減らすための受信端に関する。

半導体チップの動作速度が向上するにつれて、データ伝送速度も向上している。半導体チップのピン数の制限によって、データ入出力速度は、さらに速く向上している。データ伝送チャンネルで発生する多くの非線形的な要素のうち、ＩＳＩによって信号の質が急激に損傷される。

図１は、従来のデータ伝送チャンネル上の回路を説明する図面である。図１を参照すれば、送信端１１０から出力される信号Ａは、チャンネル１２０を通じて受信端１３０に伝えられる。受信端１３０は、チャンネル１２０を通過した信号Ｂと基準電圧Ｖｒｅｆとを比較する比較部１３２と、比較部１３２の出力信号を増幅する増幅器１３４とを備える。

図２Ａないし図２Ｃは、図１のデータ伝送チャンネル上の信号の波形を説明する図面である。図２Ａは、送信端１１０から出力される信号Ａを表し、図２Ｂは、チャンネル１２０を通過した信号Ｂを表し、図２Ｃは、増幅器１３４の出力信号ＣＯを表す。増幅器１３４の出力信号ＣＯは、図３のようなアイ（ｅｙｅ）特性を有する。図３を参照すれば、２個のアイが現れるが、アイとアイとの間にジッタノイズが広く分布することが分かる。このようなジッタノイズは、ＩＳＩによって誘発される。

データ伝送チャンネルのＩＳＩによるジッタノイズを除去するための方法として、特許文献１の信号形状化回路が利用される。図４を参照すれば、信号形状化回路は、入力信号ＩＮを受信するスイッチドキャパシタ形態のハイパスフィルタ２２１、比較部２２２、キャパシタンス２２３、そして、シュミットトリガー２２４を備える。ハイパスフィルタ２２１は、名目上１０ほどの利得と５０サンプリング区間の時定数を有する２個の類似した構造からなるＡ、Ｂ利得ステージで構成される。第２利得ステージＢは、比較部２２２と連結される。利得ステージは、釣り合った完全差動方式で具現されるが、電源排除及び寄生現象からの免疫を向上させる。増幅器は、共通モード動作ポイントを安定化させる方法で設計される。比較部２２２は、Ａ、Ｂ利得ステージから提供される差動入力とシングルエンデッド出力を有し、入るデジタル信号の第１近似値を提供する。キャパシタンス２２３は、高周波数の応答を制限するために比較部２２２の出力に追加される。シュミットトリガー２２４は、フルロジックレベルで信号を保存する。そして、比較部２２２とシュミットトリガー２２４との結合は、サンプリングされて誤って解釈される恐れがある非常に速いノイズスパイクを除去する。

図４の信号形状化回路は、図５のような周波数応答特性を有する。図５を参照すれば、特定周波数でモジュレーションされた入力信号ＩＮを受信するために、モジュレーションされた周波数を除外した残りの領域のノイズを除去する。スイッチドキャパシタを利用してカットオフ周波数を調節することにより、低い周波数領域のノイズを除去し、シュミットトリガー２２４を利用して高い周波数のノイズを除去する。すなわち、信号形状化回路は、信号のＳＮＲを改善する。

一方、データ伝送チャンネルは、周波数によってチャンネル特性が変化される。信号形状化回路のような受信端の信号は、図６のように、チャンネル特性によって信号利得が変化される。周波数によって利得損失が発生する。したがって、データ伝送チャンネルのＩＳＩと周波数による利得損失とを減らせる受信回路が要求される。
米国特許５,５６５,８１２号明細書

本発明の目的は、データ伝送チャンネルのＩＳＩと周波数による利得損失とを減らせる受信回路を提供することである。

前記目的を達成するために、本発明の一面によるシングルエンディド信号方式のチャンネルに連結される受信端は、チャンネルを通過した信号を入力するハイパスフィルタ、第１及び第２制御信号に応答してハイパスフィルタの出力と第１電源電圧とを比較して、第１及び第２出力信号を発生させるシュミットトリガー、シュミットトリガーの第１及び第２トリガー電圧のレベルをシフトさせるために、第１及び第２制御信号を発生させる制御部、そして、第１及び第２出力信号を入力して受信端の出力信号を発生させる増幅部を備える。

本発明の実施形態によって、シュミットトリガーは、電源電圧に一端が連結される第１及び第２抵抗、第１抵抗の他の一端がそのドレインに連結されて第２出力信号となり、ハイパスフィルタの出力がそのゲートに連結される第１ＮＭＯＳトランジスタ、第２抵抗の他の一端がそのドレインに連結されて第２出力信号となり、第１電源電圧がそのゲートに連結される第２ＮＭＯＳトランジスタ、第１抵抗の他の一端がそのドレインに連結され、第１出力信号がそのゲートに連結される第３ＮＭＯＳトランジスタ、第２抵抗の他の一端がそのドレインに連結されて第２出力信号がそのゲートに連結される第４ＮＭＯＳトランジスタ、第１及び第２ＮＭＯＳトランジスタのソースと接地電圧との間に連結され、第２制御信号によって制御される第１トリガー電圧制御部、そして第３及び第４ＮＭＯＳトランジスタのソースと接地電圧との間に連結され、第１制御信号によって制御される第２トリガー電圧制御部を備えうる。

本発明の実施形態によって、第１トリガー電圧制御部は、第１及び第２ＮＭＯＳトランジスタのソースに連結される複数の電流源と、電流源のそれぞれと接地電圧との間に連結され、第２制御信号のそれぞれがそのゲートに連結される複数のＮＭＯＳトランジスタとを備えうる。

本発明の実施形態によって、第２トリガー電圧制御部は、第３及び第４ＮＭＯＳトランジスタのソースに連結される複数の電流源と、電流源のそれぞれと接地電圧との間に連結され、第１制御信号のそれぞれがそのゲートに連結される複数のＮＭＯＳトランジスタとを備えうる。

本発明の実施形態によって、ハイパスフィルタは、チャンネルを通過した信号がその一端に連結されるキャパシタと、キャパシタの他の一端と第１電源電圧との間に連結される抵抗とを備えうる。

本発明の実施形態によって、第１電源電圧は、チャンネルに連結されるターミネーション電圧でありうる。

前記目的を達成するために、本発明の他の面による差動信号方式のチャンネル対に連結される受信端は、チャンネル対を通過した第１及び第２差動信号を入力するハイパスフィルタ、第１及び第２制御信号に応答して、ハイパスフィルタの第１及び第２出力のそれぞれと第１電源電圧とを比較して第３及び第４出力信号を発生させるシュミットトリガー、シュミットトリガーの第１及び第２トリガー電圧のレベルをシフトさせるために第１及び第２制御信号を発生させる制御部、そして、第３及び第４出力信号を入力して受信端の出力信号を発生させる増幅部を備える。

本発明の受信端は、ハイパスフィルタと第１及び第２制御信号によって制御されるシュミットトリガーとによって、データ伝送チャンネルのＩＳＩと信号利得損失とを補償する。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。

図７は、本発明の第１実施形態による受信端を説明する図面である。図７を参照すれば、シングルエンディド信号方式で送信端７１０から出力される信号Ａは、チャンネル７２０を通じて受信端７３０に伝えられる。受信端７３０は、ハイパスフィルタ７４０、制御部７５０、シュミットトリガー７６０、そして増幅部７７０を備える。

ハイパスフィルタ７４０は、チャンネル７２０を通過した信号Ｂに一端が連結されるキャパシタ７４２と、キャパシタ７４２の他の一端と第１電源電圧Ｖ＿ｔｅｒｍとの間に連結される抵抗７４４とで構成される。制御部７５０は、シュミットトリガー７６０の第１及び第２トリガー電圧Ｖｔｈ＿０,Ｖｔｈ＿１を調節する第１及び第２制御信号Ｘ［ｍ：０］,Ｙ［ｎ：０］を発生させる。シュミットトリガー７６０は、第１制御信号Ｘ［ｍ：０］と第２制御信号Ｙ［ｎ：０］とに応答して、ハイパスフィルタ７４０の出力信号Ｃと第１電源電圧Ｖ＿ｔｅｒｍとを比較して出力信号ＯＵＴ,／ＯＵＴを発生させる。増幅部７７０は、シュミットトリガー７６０の出力信号ＯＵＴ,／ＯＵＴを増幅して受信端７３０の出力信号Ｄを発生させる。第１電源電圧Ｖ＿ｔｅｒｍは、チャンネル７２０のターミネーション電圧でありうる。

図８は、図７のシュミットトリガー７６０の回路ダイヤグラムを示す図面である。図８を参照すれば、シュミットトリガー７６０は、電源電圧ＶＤＤに連結される第１及び第２抵抗８０１,８０２を備える。第１抵抗８０１の他の一端は、第１及び第３ＮＭＯＳトランジスタ８０３,８０５のドレインに連結され、シュミットトリガー７６０の第２出力信号／ＯＵＴとなる。第２抵抗８０２の他の一端は、第２及び第４ＮＭＯＳトランジスタ８０４,８０６のドレインに連結され、シュミットトリガー７６０の第１出力信号ＯＵＴとなる。

第１及び第２ＮＭＯＳトランジスタ８０３,８０４のソースは、第１トリガー電圧制御部８１０と連結される。第１トリガー電圧制御部８１０は、第１及び第２ＮＭＯＳトランジスタ８０３,８０４のソースと連結される複数の電流源８１１〜８１５と、電流源８１１〜８１５のそれぞれと連結される複数のＮＭＯＳトランジスタ８２１〜８２５とを備える。ＮＭＯＳトランジスタ８２１〜８２５のそれぞれは、第２制御信号Ｙ［ｎ：０］のそれぞれがそのゲートに連結される。

第３ＮＭＯＳトランジスタ８０５のゲートは、シュミットトリガー７６０の第１出力信号ＯＵＴに連結され、第４ＮＭＯＳトランジスタ８０６のゲートは、シュミットトリガー７６０の第２出力信号／ＯＵＴに連結される。第３及び第４ＮＭＯＳトランジスタ８０５,８０６は、ハイパスフィルタ７３０（図７参照）の出力信号Ｃをラッチする。第３及び第４ＮＭＯＳトランジスタ８０５,８０６のソースは、第２トリガー電圧制御部８３０と連結される。第２トリガー電圧制御部８３０は、第３及び第４ＮＭＯＳトランジスタ８０５,８０６のソースと連結される複数の電流源８３１〜８３３と、電流源８３１〜８３３のそれぞれと連結される複数のＮＭＯＳトランジスタ８４１〜８４３とを備える。ＮＭＯＳトランジスタ８４１〜８４３のそれぞれは、第１制御信号Ｘ［ｍ：０］のそれぞれがそのゲートに連結される。

図８のシュミットトリガーの動作は、図９のグラフによって説明される。図９を参照すれば、第１制御信号Ｘ［ｍ：０］及び第２制御信号Ｙ［ｎ：０］のうち、ロジックハイレベルである信号の数が多いほど第１トリガー電圧Ｖｔｈ＿０のレベルと第２トリガー電圧Ｖｔｈ＿１のレベルとが高い電圧レベル側にシフトされる。

図１０は、図７の受信端７３０の動作を説明するタイミングダイヤグラムである。図１０を参照すれば、送信端７１０から出力される信号Ａは、チャンネル７２０を通過しつつ変形された信号Ｂとして現れる。チャンネル７２０を通過した信号Ｂは、ハイパスフィルタ７４０を通過してＣ信号として現れる。ハイパスフィルタ７４０の出力信号Ｃは、第１トリガー電圧Ｖｔｈ＿０と第２トリガー電圧Ｖｔｈ＿１とを基準にロジック“ロー”及びロジック“ハイ”と判別されて、受信端７３０の出力信号Ｄとして現れる。

図１１Ａ及び図１１Ｂは、チャンネル７２０を通過した信号Ｂと受信端７３０の出力信号Ｄとのアイダイヤグラムを示す。図１１Ｂの受信端７３０出力信号Ｄのアイは、図３の従来の受信端１３０（図１参照）出力信号ＣＯのアイよりジッタノイズが大きく減少したことが分かる。

図１２は、図７の受信端７３０の周波数応答特性を示す図面である。図１２を参照すれば、特定周波数でモジュレーションされたチャンネル７３０の通過信号Ｂを受信するために、受信端７３０のハイパスフィルタ７４０と第１及び第２制御信号Ｘ［ｍ：０］,Ｙ［ｎ：０］によって制御されるシュミットトリガー７６０とによって受信端７３０の信号利得を変化させる。これは、従来の図６で説明されたデータ伝送チャンネル特性によって信号利得損失を補償する。

図１３は、本発明の第２実施形態による差動信号方式の受信端を説明する図面である。図１３を参照すれば、送信端１３１０から出力される第１及び第２差動信号Ａ,／Ａは、チャンネル対１３２０を通じて受信端１３３０に伝えられる。受信端１３３０は、チャンネル対１３２０を通過した第１及び第２差動信号Ｂ,／Ｂを入力するハイパスフィルタ１３４０、第１及び第２制御信号Ｘ［ｍ：０］,Ｙ［ｎ：０］を発生させる制御部１３５０、そして第１及び第２制御信号Ｘ［ｍ：０］,Ｙ［ｎ：０］に応答して、ハイパスフィルタ１３４０の出力信号Ｃ,／Ｃを比較して出力信号ＯＵＴ,／ＯＵＴを発生させるシュミットトリガー１３６０を備える。シュミットトリガー１３６０の出力信号ＯＵＴ,／ＯＵＴは、増幅部１３７０を通じて受信端１３３０の出力信号Ｄとして発生する。

ハイパスフィルタ１３４０は、チャンネル１３２０を通過した第１差動信号Ｂがその一端に連結される第１キャパシタ１３４１、第１キャパシタ１３４１の他の一端と第１電源電圧Ｖ＿ｔｅｒｍとの間に連結される第１抵抗１３４２、チャンネル１３２０を通過した第２差動信号／Ｂがその一端に連結される第２キャパシタ１３４３、そして第２キャパシタ１３４３の他の一端と第１電源電圧Ｖ＿ｔｅｒｍとの間に連結される第２抵抗１３４４を備える。

シュミットトリガー１３６０は、図８のシュミットトリガーとほぼ同じである。但し、ハイパスフィルタ１３４０の第１キャパシタ１３４１の出力Ｃが、前述した図８のシュミットトリガー７６０の第１ＮＭＯＳトランジスタ８０３のゲートに連結され、ハイパスフィルタ１３４０の第２キャパシタ１３４３の出力／Ｃは、シュミットトリガー７６０の第２ＮＭＯＳトランジスタ８０４のゲートに連結されるという点で差がある。

受信端１３３０は、差動信号方式でチャンネル対１３２０を通じて伝えられる差動信号対Ｂ,／Ｂを受信するために、ハイパスフィルタ１３４０と第１及び第２制御信号Ｘ［ｍ：０］,Ｙ［ｎ：０］によって制御されるシュミットトリガー１３６０とによって受信端１３３０の信号利得を変化させる。これにより、チャンネル対１３２０の特性による信号利得損失を補償する。

本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

本発明は、データ伝送チャンネルで発生する相互シンボル干渉を減らすための電気回路に利用される。

従来のデータ伝送チャンネル上の回路を説明する図面である。 図１のデータ伝送チャンネル上の信号の波形を説明する図面である。 図１のデータ伝送チャンネル上の信号の波形を説明する図面である。 図１のデータ伝送チャンネル上の信号の波形を説明する図面である。 図１の増幅器出力信号のアイ特性を説明する図面である。 従来の信号形状化回路を説明する図面である。 図４の信号形状化回路の周波数応答特性を説明する図面である。 チャンネル特性変化による信号利得の損失を説明する図面である。 本発明の一実施形態による受信端を説明する図面である。 図７のシュミットトリガーを説明する図面である。 図８のシュミットトリガーの動作を説明する図面である。 図７の受信端の動作を説明するタイミングダイヤグラムである。 図７のチャンネルを通過した信号と受信端の出力信号とのアイダイヤグラムを示す図面である。 図７のチャンネルを通過した信号と受信端の出力信号とのアイダイヤグラムを示す図面である。 図７の受信端の周波数応答特性を示す図面である。 本発明の第２実施形態による差動信号方式の受信端を説明する図面である。

符号の説明

７１０ 送信端
７２０ チャンネル
７３０ 受信端
７４０ ハイパスフィルタ
７４２ キャパシタ
７５０ 制御部
７６０ シュミットトリガー
７７０ 増幅部
Ａ,Ｂ,Ｃ,Ｄ 出力信号
ＯＵＴ,／ＯＵＴ 出力信号
Ｖ−ｔｅｒｍ 第１電源電圧
Ｘ[ｍ：０],Ｙ[ｎ：０] 第１及び第２制御信号

Claims (16)

1. 少なくとも一つのデータ伝送チャンネルの相互シンボル干渉を減らし、信号利得損失を補償する受信端において、
   ハイパスフィルタと、
   複数の第１制御信号と複数の第２制御信号とに応答して制御されるシュミットトリガーと、を備えることを特徴とする受信端。
2. 前記複数の第１制御信号と前記複数の第２制御信号とは、前記シュミットトリガーの第１トリガー電圧と第２トリガー電圧とをシフトさせるために使われることを特徴とする請求項１に記載の受信端。
3. 前記ハイパスフィルタは、第１チャンネルを通過した第１入力信号を受信し、
   前記シュミットトリガーは、前記複数の第１制御信号と前記複数の第２制御信号とに応答して、前記ハイパスフィルタからの第１信号と第１電源電圧とを比較して、第１出力信号と第２出力信号とを発生させることを特徴とする請求項２に記載の受信端。
4. 前記受信端は、
   前記複数の第１制御信号と前記複数の第２制御信号とを発生させる制御部と、
   前記第１及び第２出力信号を入力して前記受信端の出力信号を発生させる増幅部と、をさらに備えることを特徴とする請求項３に記載の受信端。
5. 前記シュミットトリガーは、
   第２電源電圧に一端が連結される第１及び第２抵抗と、
   前記第１抵抗の他の一端がそのドレインに連結されて前記第２出力信号となり、前記ハイパスフィルタからの前記第１信号がそのゲートに連結される第１ＮＭＯＳトランジスタと、
   前記第２抵抗の他の一端がそのドレインに連結されて前記第２出力信号となり、前記第１電源電圧がそのゲートに連結される第２ＮＭＯＳトランジスタと、
   前記第１抵抗の他の一端がそのドレインに連結され、前記第１出力信号がそのゲートに連結される第３ＮＭＯＳトランジスタと、
   前記第２抵抗の他の一端がそのドレインに連結され、前記第２出力信号がそのゲートに連結される第４ＮＭＯＳトランジスタと、
   前記第１及び第２ＮＭＯＳトランジスタのソースと接地電圧との間に連結され、前記第２制御信号によって制御される第１トリガー電圧制御部と、
   前記第３及び第４ＮＭＯＳトランジスタのソースと前記接地電圧との間に連結され、前記第１制御信号によって制御される第２トリガー電圧制御部と、を備えることを特徴とする請求項４に記載の受信端。
6. 前記第１トリガー電圧制御部は、
   前記第１及び第２ＮＭＯＳトランジスタのソースに連結される複数の電流源と、
   前記複数の電流源のそれぞれと前記接地電圧との間に連結され、前記第２制御信号のそれぞれがそのゲートに連結される複数のＮＭＯＳトランジスタと、を備えることを特徴とする請求項５に記載の受信端。
7. 前記第２トリガー電圧制御部は、
   前記第３及び第４ＮＭＯＳトランジスタのソースに連結される複数の電流源と、
   前記電流源のそれぞれと前記接地電圧との間に連結され、前記第１制御信号のそれぞれがそのゲートに連結される複数のＮＭＯＳトランジスタと、を備えることを特徴とする請求項５に記載の受信端。
8. 前記ハイパスフィルタは、
   前記第１チャンネルを通過した前記第１入力信号がその一端に連結されるキャパシタと、
   前記キャパシタの他の一端と前記第１電源電圧との間に連結される抵抗と、を備え、
   前記キャパシタの他の一端が前記ハイパスフィルタの出力となることを特徴とする請求項４に記載の受信端。
9. 前記第１電源電圧は、
   前記チャンネルに連結されるターミネーション電圧であることを特徴とする請求項４に記載の受信端。
10. 前記ハイパスフィルタは、第２チャンネルを通過した第２入力信号をさらに受信し、
    前記シュミットトリガーは、前記複数の第１制御信号と前記複数の第２制御信号とに応答して、前記ハイパスフィルタからの第２信号と前記第１電源電圧とを比較することを特徴とする請求項４に記載の受信端。
11. 前記シュミットトリガーは、
    電源電圧に一端が連結される第１及び第２抵抗と、
    前記第１抵抗の他の一端がそのドレインに連結されて前記第２出力信号となり、前記ハイパスフィルタからの前記第１信号がそのゲートに連結される第１ＮＭＯＳトランジスタと、
    前記第２抵抗の他の一端がそのドレインに連結されて前記第１出力信号となり、前記ハイパスフィルタからの前記第２信号がそのゲートに連結される第２ＮＭＯＳトランジスタと、
    前記第１抵抗の他の一端がそのドレインに連結され、前記第１出力信号がそのゲートに連結される第３ＮＭＯＳトランジスタと、
    前記第２抵抗の他の一端がそのドレインに連結され、前記第２出力信号がそのゲートに連結される第４ＮＭＯＳトランジスタと、
    前記第１及び第２ＮＭＯＳトランジスタのソースと接地電圧との間に連結され、前記複数の第２制御信号によって制御される第１トリガー電圧制御部と、
    前記第３及び第４ＮＭＯＳトランジスタのソースと前記接地電圧との間に連結され、前記複数の第１制御信号によって制御される第２トリガー電圧制御部と、を備えることを特徴とする請求項１０に記載の受信端。
12. 前記第１トリガー電圧制御部は、
    前記第１及び第２ＮＭＯＳトランジスタのソースに連結される複数の電流源と、
    前記複数の電流源のそれぞれと前記接地電圧との間に連結され、前記第２制御信号のそれぞれがそのゲートに連結される複数のＮＭＯＳトランジスタと、を備えることを特徴とする請求項１１に記載の受信端。
13. 前記第２トリガー電圧制御部は、
    前記第３及び第４ＮＭＯＳトランジスタのソースに連結される複数の電流源と、
    前記複数の電流源のそれぞれと前記接地電圧との間に連結され、前記第１制御信号のそれぞれがそのゲートに連結される複数のＮＭＯＳトランジスタと、を備えることを特徴とする請求項１１に記載の受信端。
14. 前記ハイパスフィルタは、
    前記第１チャンネルを通過した前記第１入力信号がその一端に連結される第１キャパシタと、
    前記第１キャパシタの他の一端と前記第１電源電圧との間に連結される第１抵抗と、
    前記第２チャンネルを通過した前記第２入力信号がその一端に連結される第２キャパシタと、
    前記第２キャパシタの他の一端と前記第１電源電圧との間に連結される第２抵抗と、を備え、
    前記第１キャパシタの他の一端が前記ハイパスフィルタからの前記第１信号となり、前記第２キャパシタの他の一端が前記ハイパスフィルタからの前記第２信号となることを特徴とする請求項１０に記載の受信端。
15. 前記第１電源電圧は、
    前記少なくとも一つのチャンネルに連結されるターミネーション電圧であることを特徴とする請求項１０に記載の受信端。
16. 受信端と連結される少なくとも一つのデータ伝送チャンネルの相互シンボル干渉を減らし、信号利得損失を補償する方法において、
    該チャンネルを通じて少なくとも一つの入力信号を受信するステップと、
    前記少なくとも一つの入力信号に応答するハイパスフィルタを利用して第１出力信号を発生させるステップと、
    シュミットトリガーの第１トリガー電圧と第２トリガー電圧とをシフトさせるために、複数の第１制御信号と複数の第２制御信号とを出力するステップと、
    前記複数の第１制御信号と前記複数の第２制御信号とに応答して、前記第１出力信号と第１電源電圧とを比較して第２出力信号と第３出力信号とを発生させるステップと、
    前記第２出力信号と前記第３出力信号とに応答して、前記受信端の出力信号を発生させるステップと、を含むことを特徴とする方法。

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