KR100569749B1 - 데이터 종속 전압 바이어스 레벨을 위한 회로 - Google Patents

Abstract

간략하게, 일실시예에 따르면, 집적 회로(400)는 멀티레벨의 데이터 종속 전압 바이어스 레벨(V_bias)을 포함하는 이산 출력 신호를 생성하기 위한 회로를 포함하는데, 여기서, 상기 회로는 용량성 연결로 인한 회로의 주파수 응답에 삽입된 0을 최소한 거의 삭제하는 능력(DAC)을 더 포함한다. 간략하게, 본 발명의 다른 실시예에 따르면, 집적 회로는 입력과 출력 전압 신호 레벨을 비교하기 위해 연결된 적어도 하나의 비교기를 포함한다. 집적 회로는 비교기 출력 신호에 적어도 부분적으로 기반하여 상기 출력 전압 신호 레벨의 조절을 시그널링하기 위한 회로를 더 포함한다.

집적 회로, 전기 신호, DC 아이솔레이션, DAC, 1394A 프로토콜 스펙

Description

데이터 종속 전압 바이어스 레벨을 위한 회로{CIRCUIT FOR DATA DEPENDENT VOLTAGE BIAS LEVEL}

본 발명은 전기적인 신호에 대해 직류(DC) 아이솔레이션(isolation)을 제공하는 것에 관한 것이다.

주지된 바와 같이, 직렬 커패시터는, 도2에 도시된 바와 같이, DC 밸런스 신호(DC balanced signal) 상에 DC 전압 레벨을 블로킹하기 위해 사용될 수 있다. 이에 관련하여, "DC 밸런스"라는 용어는, 통상적으로 차분 시그널링에 대해 0 볼트인, 데이터 신호 값에 독립적인 고정 신호 레벨인 DC로 수렴하는 신호의 시간 평균을 말한다. 도2는 커패시터(230)가 연산 증폭기(210)에 직렬로 연결된 경우가 도시되어 있다. 도2에 도시된 실시예에서, V_bias는 신호 V_int에 대해 중심점을 제공한다.

도3은 시간축에 따라 대응하는 신호를 도시하고 있다. 바이어싱 구조는, 신호가 데이터 신호에 독립적인 평균값을 갖는 한, 만족하게 동작한다. 2진 디지털 신호를 사용하는 시스템에서, 이것은 "1"과 "0"의 밸런스 수를 의미한다. 그러나, 많은 시스템에서, 이 1과 0의 밸런스가 보장되지 않는다. 예를 들어, 본 발명이 이러한 범위로 제한되지는 않지만, IEEE로부터의 1394A 프로토콜 스펙(Draft 2.0, Dated March 15, 1998)(이하, "1394A")은 1과 0의 밸런스 수를 보증하지 않는다. 따라서, 긴 주기의 0은 도2에서 V_int와 같은 내부 노드를 "0"을 나타내는 레벨로 두는 대신에 바이어스 레벨로 드리프트-업(drift up)되도록 만든다. 이것은 다수의 전압 신호 레벨이 센싱되는 멀티-레벨 시스템에서 보다 영향을 미친다. 예를 들어, 1394A 스펙은 0, "z" 및 1의 3가지 로직 레벨을 사용한다. 따라서, 긴 스트링의 0이 전송되면, V_int는 드리프트-업되어, 예를 들면 도3에 도시된 바와 같이, 잘못 삽입된 z를 초래한다. 따라서, 이러한 언밸런스 시스템에서 이 단점을 해결할 필요성이 존재하게 된다.

발명의 요약

간략하게, 일실시예에 따르면, 집적 회로는 멀티레벨의 데이터 종속 전압 바이어스 레벨을 포함하는 이산 출력 신호를 생성하기 위한 회로를 포함하는데, 여기서, 상기 회로는 용량성 연결로 인해 회로의 주파수 응답에 삽입된 0을 적어도 거의 삭제하는 능력을 더 포함한다.

간략하게, 본 발명의 다른 실시예에 따르면, 집적 회로는 입력과 출력 전압 신호 레벨을 비교하기 위해 연결된 적어도 하나의 비교기를 포함한다. 집적 회로는 비교기 출력 신호에 적어도 부분적으로 기반하여 상기 출력 전압 신호 레벨의 조절을 시그널링하기 위한 회로를 더 포함한다.

본 발명에 관련된 주요 사항은 명세서의 마지막 부분에서 상세히 지적되고 확실히 주장된다. 그러나, 본 발명의 목적, 특징 및 장점과 함께, 동작의 구조 및 방법에 대해, 본 발명은 첨부된 도면과 함께 다음의 상세한 설명을 참조하여 잘 이해될 것이다.

도1은 본 발명에 따른 피드백 회로 실시예의 주파수 도메인을 도시한 구조도.

도2는 비교기의 입력 포트에 사용된 통상의 DC 블로킹 구조의 실시예를 도시한 회로도.

도3은 도2의 실시예에 의해 생성될 수 있는 전압 신호를 도시한 도면.

도4는 본 발명에 따른 데이터 종속 전압 바이어스 레벨을 생성하는데 사용될 수 있는 회로의 실시예를 도시한 구조도.

도5는 도4의 실시예에 의해 생성될 수 있는 전압 신호를 도시한 도면.

도6은 본 발명의 실시예에 따른 데이터 종속 전압 바이어스 레벨을 생성하는 데 사용될 수 있는 회로의 다른 실시예를 도시한 회로도.

도7은 본 발명에 따른 적응형 전압 바이어싱 제어 회로의 일실시예를 도시한 회로도.

도8은 본 발명에 따른 적응형 전압 바이어싱 제어 회로의 다른 실시예를 도시한 회로도.

도9는 스트로브 신호를 사용하는 본 발명에 따른 적응형 전압 바이어싱 제어 회로의 실시예에 의해 생성되는 다양한 신호를 도시한 도면.

도10은 1394A 스펙에 따른 수신기에 의해 생성되고 각각 인가될 수 있는 것과 같은, 입력과 출력 전압 신호 간의 전압 부정합을 도시한 도면.

도11a 및 도11b는 입력 신호와 출력 신호 간의 전압 부정합으로부터 초래되는 전압 오프셋을 도시한 도면.

도12는 "두 낫씽(do nothing)" 상태를 포함하는, 도8에 도시된 실시예의 대안적 구현예의 동작을 도시한 진리표.

다음의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해, 다양한 특정 세부사항들이 제시된다. 그러나, 이 기술 분야의 통상의 지식을 가진 자에게는 본 발명이 이러한 특정 세부 사항 없이 실시될 수 있다는 것이 이해될 것이다. 다른 실시예에서는, 본 발명을 모호하게 하지 않도록 하기 위해, 주지된 방법, 절차, 구성요소 및 회로는 상세히 기술되지 않는다.

주지된 바와 같이, 직렬 커패시터는, 도2에 도시된 바와 같이, DC 밸런스 신호(DC balanced signal) 상에 DC 전압 레벨을 블로킹하기 위해 사용될 수 있다. 이에 관련하여, "DC 밸런스"라는 용어는, 통상적으로 차분 시그널링에 대해 0 볼트 인, 데이터 신호 값에 독립적인 고정 신호 레벨인 DC로 수렴하는 신호의 시간 평균을 말한다. 도2는 커패시터(230)가 연산 증폭기(210)에 직렬로 연결된 경우가 도시되어 있다. 도2에 도시된 실시예에서, V_bias는 신호 V_int에 대해 중심점을 제공한다.

도3은 시간축에 따라 대응하는 신호를 도시하고 있다. 바이어싱 구조는, 신호가 데이터 신호에 독립적인 평균값을 갖는 한, 만족하게 동작한다. 2진 디지털 신호를 사용하는 시스템에서, 이것은 "1"과 "0"의 밸런스 수를 의미한다. 그러나, 많은 시스템에서, 이 1과 0의 밸런스가 보장되지 않는다. 예를 들어, 본 발명이 이러한 범위로 제한되지는 않지만, IEEE로부터의 1394A 프로토콜 스펙(Draft 2.0, Dated March 15, 1998)(이하, "1394A")은 1과 0의 밸런스 수를 보장하지 않는다. 따라서, 긴 주기의 0은 도2에서 V_int와 같은 내부 노드를 "0"을 가리키는 레벨로 두는 대신에 바이어스 레벨로 드리프트-업(drift up)되도록 만든다. 이것은 다수의 전압 신호 레벨이 센싱되는 멀티-레벨 시스템에서 보다 더 영향을 미친다. 예를 들어, 1394A 스펙은 0, "z" 및 1의 3가지 로직 레벨을 사용한다. 따라서, 긴 스트링의 0이 전송되면, V_int는 드리프트-업되어, 예를 들면 도3에 도시된 바와 같이, 잘못 삽입된 z를 초래한다.

도4는 본 발명에 따른 회로의 일실시예를 도시한 구조도이다. 이 특정 실시예에서, 내부 노드 V_int에서 요구된 전압 신호를 유지하는, 데이터 종속 전압 바이어스 레벨을 제공하기 위해 피드백이 사용된다. 이 특정 실시예에서, 아날로그-디지털(A/D) 변환을 이용하여 내부 노드가 샘플링되고, 디지털-아날로그(D/A) 변환을 이용하여 디지털 신호가 대응하는 바이어스 레벨로 변환되고, 그리고 나서, 아날로그 전압 값은, 요구 전압 레벨을 유지하기 위해 사용된 약한 구동기를 통해 내부 노드에서 유지된다. 도5는 대응하는 파형을 도시하고 있다.

도4에 도시된 바와 같이, 이 특정 실시예에서, 비교기(410)는 디지털 출력 신호의 형태로 N비트를 제공하는 노드 V_int를 샘플링한다. 그리고 나서, 이 디지털 출력 신호는 DAC(420)을 통해 전압 바이어스로 변환되고, 레지스터(440)를 통해 내부 노드 V_int에 인가된다. 물론, 앞서 지시된 바와 같이, 이것은 구조도이다. 많은 특정 구현예 중의 어떤 하나라도 이 결과를 달성하기 위해 사용될 수 있다. 도5에 도시된 파형은 N이 1비트인 경우의 2상(two-state) 구현예를 의미하며, 그러나 본 발명은 이에 대한 범위로 제한되지 않는다. 이 접근법은 어떤 수의 비트를 갖는 시스템에서도 사용될 수 있다. 따라서, N이 1인 경우는 단지 설명의 편의를 위해 제공된다. 구성 및 파형은 또한 A/D 출력 상에 저장된 피드백 상태의 N-비트 2진 표현을 의미한다. 2진 표현이 반드시 필요하지 않고, 피드백의 상태는 온도계, 2진 또는 신호의 다른 디지털 표현으로 구현될 수 있다.

도6은 본 발명에 따른 다른 실시예를 도시한 회로도이다. 이 특정 실시예에서는, 3가지 상태가 사용되지만, 본 발명은 이에 대한 범위로 제한되지 않는다. 이 특정 실시예는 1394A 스펙에 따른 장치, 시스템 또는 소자에서 사용될 수 있는데, 역시 본 발명은 이에 대한 범위로 제한되지 않는다. 입력 데이터 신호가 커패시터(650, 660)를 통해 비교기(610)의 입력 포트에 인가된다. 이 특정 실시예 에서, 이들 신호(V_inp, V_inm)는 차분(differential)으로 인가된다. 커패시터(650, 660)는 V_inp 및 V_inm 의 DC 전압 레벨 신호를 블로킹한다. 이 특정 실시예에서는, 그 회로가 1.8 볼트 공정을 포함하는 반도체 제조 공정에서 사용될 수 있도록 이들 신호의 DC 레벨을 블로킹하는 것이 요구된다. 1.8 볼트 공정은 통상적으로 약 2볼트까지만 허용되지만, 1394A 스펙에 따른 시스템, 소자 또는 장치에 사용되는 이 회로에서, 입력 전압 신호는 2.7볼트까지 허용될 수 있다. 마찬가지로, 전술한 바와 같이, 1394A 스펙은, 예를 들어 도2에 도시된 것과 같은, 간단한 바이어싱 네트워크에 대해 DC 밸런스 신호를 보장하지 못한다. 도6에 도시된 바와 같이, 비교기(610, 620)의 출력 포트는 선택기(630)에 의해 생성된 신호(V_outp, V_outm)를 통해 요구 전압을 바이어스 레지스터(670, 680)로 구동하는 피드백 선택기 또는 DAC(630)를 구동한다. 비교기가 입력 포트에서 "1"을 검출하면, V_outp 및 V_outm 는 "1" 상태를 나타내는 차분 레벨로 구동된다. "0"이 검출된 경우, 신호는 "0" 상태를 나타내는 차분 레벨로 구동된다. 마찬가지로, "z" 상태가 검출된 경우, 이들 신호는 비교기에 대해 차분 신호의 공통 모드 레벨로 구동된다. 그리고 나서, 레지스터는, 내부 노드(V_inintp, V_inintm) 상의 누설을 조절하는 차분 레벨을 홀드한다. 이 누설은 커패시터 및 비교기의 실제 구현으로부터 초래되는 많은 기생 소자들(역바이어스 다이오드, 게이트 누설 등과 같은)의 결과이다. 이상적인 환경에서는, 누설이 존재하지 않고, V_inintp 및 V_inintm는 계속 그 값을 홀드하지만, 그러나, 이 실시예에서는 누설이 어느 정도 존재하고, 커패시터 상의 전압 레벨을 구동되지 않은 경우에 요구된 값으로 홀드(유지)하는 메커니즘이 바람직할 것이다. 피드백 메커니즘에서 지연으로 인해 적어도 부분적으로 야기되는, 상태 천이 중의 짧은 시간 동안 레지스터를 통해 전압 강하가 나타나기 때문에, 소량의 전류가 내부 노드(V_inintp, V_inintm) 상에 흐른다. 이 전류는 너무 작아서 회로의 동작에 중대한 영향을 미치지 못하지만, 커패시터는 무한 주기의 시간 동안에 요구 전압을 유지한다. 상태의 천이 동안에 V_inintp 및 V_inintm가 V_inp 및 V_inm을 추적하도록 하는 충분한 저항을 가지면서, 커패시터의 누설에 대응할 수 있는 충분한 컨덕턴스를 가지도록 저항이 선택된다.

도시된 바와 같이, 도6은 피드백 제어 블록(640)을 포함한다. 이 블록은 DAC(630)에 대한 기준 전압을 설정한다. 많은 애플리케이션에서, 요구된 전압 레벨을 제공하기 위하여 저항 래더(resistance ladder)를 갖는 밴드 갭 회로와 같은, 전압 기준이 고정된 심플 DC가 사용될 수 있다. 마찬가지로, 대안의 실시예에서는, 예를 들어, 이하에서 기술되는 피드백 제어 블록이 사용될 수 있다. 물론 본 발명은 이 두 실시예의 범위로 제한되지는 않는다. 1394A 스펙에 따른 장치, 소자 또는 시스템에 대한 전술된 특허 출원서에 따라 회로를 사용하는 장점의 하나는 입력 차분(differential)이 넓은 범위의 허용 신호값을 가지며, 그 내부 기준을 입력 신호에 의해 나타난 레벨과 매치되도록 조절함으로써, 이 넓은 범위를 수용하는데 적합한 기술이 사용될 수 있다. 그러나, 그 레벨이 입력 차분에 대해 충분히 동일한 차를 가지는 다른 실시예에서는, 공통-모드 레벨이 다르더라도 유효할 것이다. 그 레 벨이 적절하게 설정된 경우, V_inintp 및 V_inintm은 1 또는 0의 긴 스트링 동안에 그 값으로 드리프트하고, 도2의 개선되지 않은 DC 블로킹 구조와 유사한 에러를 초래할 수 있다. 사실상, 기준 레벨이 차로 0인 제한적인 경우에, 시스템은 도2와 실질적으로 동일하게 동작하고, 현저한 개선을 이루지는 못한다.

도6에 도시된 실시예의 하나의 장점은 바이어스 레지스터 및 입력 커패시터로부터의 주파수 응답에 도입된 0을 거의 삭제하는 능력이다. 도1은 본 발명에 따라 적용된 피드백 메커니즘의 실시예를 도시한 구조도이다. 이 접근법에서, 피드백 경로의 추가는 커패시터 및 레지스터에 의해 삽입된 0의 영향을 적어도 거의 제거한다. 피드백 증폭기를 통한 지연(T₀)이 0에 가까운 제한적인 경우, 도시된 바와 같이, 이 특정 실시예를 위한 전달 함수는 1에 가깝다. 1 ns와 같은 합리적인 지연 양에 대해, 이 특정 실시예를 위한 전달 함수는 요구에 따라 1에 가까워진다.

통상적으로, 도2에 도시된 것과 같은 접근법에서는, 주지된 바와 같이, 레지스터 및 커패시터는, 데이터 스트림에서의 최소 주파수 성분 이하의 적어도 20개의 0를 배치하기 위해 충분히 커야한다. 이것은, 주파수가 0의 주파수에 가까워짐에 따라, 데이터 스트림 상의 지터(jitter)로 야기되는 위상 변화를 줄이도록 돕는다. 대부분의 애플리케이션에서, 커패시터는, 충분히 낮은 주파수로 0을 이동시키기 위한 큰 사이즈로 인하여, 외부에 위치된다. 그러나, 도6에 도시된 실시예는 0을 거의 제거하기 위한 요구를 수행하여 그 주파수가 더 이상 문제가 되지 않게 된다. 0이 삭제되기 때문에, 보다 높은 주파수의 0이 허용 가능하다 - 보다 작은 커패시터 및 레지스터 값을 초래함 -. 1394A 수신기와 같은 일부 설계에서, 커패시터는 25피코-패럿으로 될 수 있으며, 이것은 집적 솔루션을 위한 실리콘에서 쉽게 구현된다. 유사하게, 레지스터는 전형적으로 사용되는 것보다 낮은 임피던스를 사용하여, 실리콘 영역 및 시스템 비용을 감소시킬 수 있다. 도6의 실시예에서 사용된 DAC은 통상적으로 상당한 양의 실리콘을 사용하지 않고, 이에 따라, 도6에 도시된 것과 같은 본 발명의 집적 회로 실시예에서 현저한 비용을 추가하지 않는다.

따라서, 도6에 도시된 실시예는, 큰 공통-모드 범위를 갖는 아날로그 신호를 수신하는 능력을 유지하면서, 저전압 디지털 프로세스가 사용될 수 있도록 하는 기술을 제공한다. 사용된 전압 레벨이 그 부분을 제조하는데 사용된 프로세스를 위한 전압 레벨을 초과하더라도, 이 아날로그 신호는 그 부분의 손상없이 수신될 수 있다. 추가로, 결과로서 생성되는 전달 함수가 거의 1에 근접하기 때문에, 실질적으로 대역폭을 절충하지 않고 DC 전압 레벨을 블로킹하기 위한 메커니즘이 제공되었다. 프로세스가, 전력 및 사이즈를 감소시키기 위해, 보다 낮은 공급 전압을 얻고 달성함에 따라, 이러한 기술은 보다 바람직하게 되도록 지속될 것이다.

본 발명은 이에 관한 범위로 제한되지 않지만, 1394A를 따르는 수신기에 관련된 하나의 쟁점은, 차분 입력 전압 신호에 따라, 예를 들어, 약 0.5볼트 내지 약 2.7볼트로부터 유효 전압 레벨이 초래될 수 있는, 큰 공통 모드 전압 범위를 이용하여, 케이블로부터 데이터 신호를 수신하는 능력을 갖는 것을 포함한다. 이것은 1.8볼트로 의도된 반도체 제조 공정에서 특히 시도되고 있으며, 이것은 통상적으로, 이에 따라, MOS 장치와 같은 트랜지스터를 통해 약 2볼트만이 허용될 수 있다. 1394A에 따른 장치 또는 시스템에 연관된 다른 쟁점은 용량성 DC 블로킹의 사용이다. 1394A 스펙에 따른 시스템에서 제공되는 데이터 신호는 DC-밸런스된 것이 아니다. 이에 따라, 용량성 DC 블로킹은 만족할만한 성능을 초래하지 못하게 된다. 앞서 나타난 바와 같이, 도6은 이러한 쟁점을 해결할 수 있는, 1394A에 따른 수신기의 실시예를 도시하고 있다. 본 발명은 이에 대한 범위로 제한되지 않지만, 이러한 실시예는 또한 본 발명에 따른 적응형 전압 바이어싱 제어 회로의 실시예를 사용할 수 있다. 1394A에 따른 수신기의 이 특정 실시예는 앞서 상세히 기술되었다.

이 특정 실시예는, 지터 성분에 종속하는 심볼을 줄이면서, 1394A에 따르는 전압 신호의 높은 공통 모드 전압 레벨을 블로킹하기 위한 기술을 제공한다. 데이터 신호는 입력 포트 V_inp 및 V_inm에 차분적으로 인가된다. 직렬 커패시터(650, 660)는, 1.8볼트 반도체 제조 공정에서 요구되는 것과 같은, DC 아이솔레이션을 제공하고, 차분 신호 입력 포트 V_inintp 및 V_inintm 상에 비-DC 신호 성분을 통과시킨다. 앞서 상세히 설명한 바와 같이, 이 특정 실시예에서, 비교기(610, 620)는 인가된 신호가 "1" 상태, "0" 상태 또는 "z" 상태인지를 판단한다. 이 특정 실시예에서, "z" 상태는 신호들 간의 차가 0볼트에 중심을 둔 특정 범위 내에 존재하는 경우에 발생한다. "1" 상태는 차가 상기 범위 이상일 때 발생하고, "0" 상태는 그 차가 상기 범위 이하일 때에 발생한다. 피드백 선택기 또는 DAC(630)는 A_rbhigh 및 A_rblow로 표시된 2개의 2진 디지털 신호 또는 비트를 생성한다. 마찬가지로, 선택기는 입력 포트(V_inintp 및 V_inintm)에서 나타난 것과 본질적으로 동일한 양자화 레벨로 출력 포트(V_outp 및 V_outm)에 아날로그 차분 신호를 생성한다. DAC 출력 신호는 전압 기준으로부터 생성되기 때문에, V_inintp 및 V_inintm 상에서 요구된 전압 바이어스 레벨을 무한 주기의 시간 동안에 유지할 수 있는 능력을 가진다.

이 특정 실시예에서, 만족할만한 성능을 위해, 생성된 차분 출력 신호는 인가된 차분 입력 신호와 실질적으로 동일한 것이 바람직하다. 이것은 출력 신호가 피드백으로 제공되는 많은 시스템에서 바람직하다. 그러나, 1394A에 따른 시스템, 장치 또는 소자의 경우에, 입력 레벨이 약 117 밀리볼트 내지 약 260 밀리볼트 - 예를 들면, 케이블의 길이 및 타입, 송신기 및 케이블에 의해 전송되는 공급 전력의 양에 의존함 - 에서 변경될 수 있기 때문에, 이 문제가 보다 어려워질 수 있다. 이 특정 실시예, 및 피드백 전압 신호가 인가된 입력 전압 신호에 제공되는 다른 시스템에서, 입력 신호가 피드백으로 제공된 것으로부터 현저히 변경되면, 이것은 성능 저하를 초래할 수 있다. 예를 들어, 이 특정 실시에에서, 수신기는 데이터 경로에 바람직하지 않은 지터가 추가되는 것을 끝낼 수 있는데, 이것은 이하에서 보다 상세히 기술된다. 이에 관련해서, 피드백 전압 신호에서 "1" 상태에 대한 전압 레벨이 입력 신호로 인가된 "1" 상태에 대한 전압 레벨과 동일하지 않은 경우, 이것을 전압 부정합(mismatch)라고 부른다.

도10은 입력 전압 신호와 출력 또는 피드백 전압 신호 간의 전압 부정합을 도시한 도면이다. 도시된 바와 같이, 데이터 신호가, "1" 또는 "0"의 긴 스트링 후와 같이, 언밸런스가 되는 경우, 도6에 도시된 실시예에서와 같이, 내부 노드는 지 터 또는 손실된 비트 천이를 초래할 수 있는 전압 레벨을 이룬다. 이것은 도10에 도시되는데, 예를 들어, "0"의 긴 스트링 후에 "1"이 인가된 경우, 전압 출력 신호는 z 상태를 나타낸다. 마찬가지로, 도11b는, 증가된 지터가 피드백 차분 전압 레벨에서의 작은 부정합으로부터 어떻게 초래될 수 있는지를 도시하고 있다. 도11b에 도시된 바와 같이, 차분 피드백 또는 출력 신호가 차분 입력 신호와 전압에서 동일하지 않은 경우, 오프셋 에러가 발생된다. 결과적으로, "0" 비트 시간과 "1" 비트 시간의 양은, 출력 또는 피드백 차분 전압 신호 레벨이 입력 차분 전압 신호 레벨과 실질적으로 동일한, 도11a에 도시된 대안적인 솔루션에 비해 다르다.

도7은 본 발명에 따른 적응형 전압 바이어싱 제어 회로의 실시예를 도시한 회로도이다. 이 특정 실시예는 집적 회로칩 상에서 설명되지만, 본 발명은 이에 관한 범위로 제한되지 않는다. 실시예(700)는, 입력과 출력 전압 신호 레벨을 비교하기 위해 연결된 비교기(710)와 같은, 적어도 하나의 비교기를 포함한다. 또한, 회로는 적어도 부분적으로 비교기 출력 신호에 기반하여 출력 전압 신호 레벨의 조절을 위한 시그널링이 포함되는데, 이것은 이후에 보다 상세히 논의될 것이다.

도7에 도시된 바와 같이, 카운터(740)는 DAC로 신호를 제공하도록 연결된다. 이 카운터는 업/다운 카운터를 포함한다. DAC는, 카운터가 증가하면 DAC에 의해 제공된 차분 전압 신호가 약간 증가하고, 반면에 카운터가 감소되면 DAC에 의해 제공된 차분 전압 신호 레벨이 마찬가지로 약간 감소되도록 동작한다. 도7에 도시된 바와 같이, 이 특정 실시예에서, 본 발명은 이에 대한 범위로 제한되지 않지만, 업/다운 카운터는 XOR 게이트(730)에 의해 제공된다. 게이트(730)에 제공된 제1 입력 신호는 차분 비교기(710)에 의해 제공된 출력 신호를 포함한다. 도시된 바와 같이, 비교기(710)는 V_inint를 V_out과 비교하는데, 여기서 전자는 (V_inintp - V_inintm)을 포함하고, 후자는 (V_outp - V_outm)을 포함한다. V_out이 V_inint보다 더 네거티브 또는 포지티브인 경우, DAC에 의해 생성된 전압 출력 또는 피드백 신호의 크기가 너무 크기 때문에, 하향으로 조절되어야 한다. 그러나, V_out이 V_inint보다 덜 네거티브 또는 포지티브인 경우, DAC의 전압 피드백 또는 출력 신호의 크기는 상향 조절되어야 한다. 비교기(720)는 XOR 게이트(730)가 "절대값(absolute value)" 동작을 수행할 수 있도록 입력 데이터 신호의 부호를 결정하는데 사용된다. 이 특정 실시예에서, "두 낫씽(do nothing)" 상태가 존재하지만, 본 발명은 이에 대한 범위로 제한되지 않는다. 예를 들어, 2개의 오프셋 차분 비교기는 "충분히 가까움(close enough)"으로 간주되는 범위를 정의하는데 사용될 수 있다. 도12의 진리표에 도시된 바와 같이, 이 구현예에서, 양쪽 비교기 출력 신호가 그 크기가 모두 너무 높다고 지시하는 경우, DAC 크기는 감소된다. 마찬가지로, 양쪽 비교기 출력 신호가 그 크기가 모두 너무 낮다고 지시하는 경우, DAC 크기는 증가된다. 비교기가, 입력 신호 이상의 설정 임계값 이하, 및 입력 신호 이하의 설정 임계값 이상인 크기를 나타내면, "두 낫씽" 상태가 나타난다. 도12에 도시된 마지막 또는 4번째 상태는 무효이고 발생되지 않아야 한다.

도7에 도시된 실시예에서, 스트로브 신호가 또한 사용된다. 이 스트로브 신호는 신호의 효과적인 측정이 획득되는 것을 보장하도록 한다. 통상적으로, 인가된 데이터 신호에서의 천이에 응답하기 위해, 고정된 시간 양이 DAC에 주어져야 한다. 이 시간 주기 동안에, 레지스터를 통해 큰 전압 강하가 존재할 수 있는데, 이것은 무시하는 것이 최선일 수 있다. 따라서, 적응형 회로는, 업/다운 판정이 이루어지기 전에, 메인 회로가 충분히 안정될 때까지, 대기하도록 설정될 수 있다.

일실시예에서, 스트로브 신호는 지연된 데이터 펄스를 포함할 수 있다. 그러나, 1394A에 따른 시스템에서, 대안의 접근법은 데이터 신호 수신기를 적응시키기 위해 스트로브 차분 신호 쌍에서의 천이를 사용하고, 유사하게, 스트로브를 적응시키기 위해 데이터 신호를 사용하는 것이다. 1394A 프로토콜은, 송신된 데이터 신호가 동일한 값의 스트링을 포함하는 경우에 에지를 제공하는 제2 차분 신호를 제공한다. 스트로브 신호는 입력 신호가 안정하거나 불변임을 나타내기 때문에, 여기서 DAC 크기를 갱신하는데 사용될 수 있다. 이 특정 실시예의 동작의 양태는 도9에 도시된다. 도9에 도시된 바와 같이, 스트로브 신호가 천이될 때, DAC 출력 신호 크기가 갱신된다. DAC 출력 신호(V_out) 및 내부 노드 전압 신호(V_inint)가 충분히 근접하면, 더 이상의 조절이 이루어지지 않고, 시스템은 그 조절 단계를 종료한다. 마찬가지로, 앞서 나타난 바와 같이, "두 낫씽" 상태는 생략될 수 있고, 이 기술이 만족하게 동작되도록 허용될 수도 있으나, 본 발명은 이에 대한 범위로 제한되지 않는다. "두 낫씽" 상태가 없다면, DAC 크기는 "이상적인" 출력 전압 신호값을 스트래들링한 (straddling) 두 레벨 사이를 전후로 토클링할 수 있다. 제어시에 충분한 입도(granularity)를 가지면, 에러는 충분히 낮게 설정되어 무시할 수 있게된다.

도8은 본 발명에 따른 적응형 전압 바이어싱 제어 회로의 대안의 실시예를 도시하고 있다. 이 특정 실시예에서는, 차분 비교기 대신에 2 싱글-엔드(single-ended) 비교기가 사용된다. 이 특정 실시예에서는, 도7에 도시된 실시예에서와 같이, "두 낫씽" 상태가 구현되지 않는다. 도8에 도시된 실시예는 다음의 로직을 구현하도록 설명된다.

((Fbplus > Vplus) 및 (Fbminus < Vminus) 및 (Login1))인 경우, 피드백 차분을 감소시키고, ((Fbplus < Vplus) 및 (Fbminus > Vminus) 및 (Login1))인 경우, 피드백 차분을 증가시키고, ((Vplus < Fbplus) 및 (Vminus > Fbminus) 및 (Login0))인 경우, 피드백 차분을 감소시키고, ((Vplus > Fbplus) 및 (Vminus < Fbminus) 및 (Login0))인 경우, 피드백 차분을 증가시키고, 그 외의 정해지지 않은 경우는 아무 동작도 취하지 않는다. 이 특정 실시예에서, 차분 전압 출력 또는 피드백 신호 크기에 대한 조절은, 신호 전압 레벨이 입력 신호 전압 레벨을 스트래들링하거나, 또는 입력 신호 전압 레벨이 출력 또는 피드백 신호 전압 레벨을 스트래들링한 경우에 이루어진다. 이 실시예에서, 이 스트래들(straddle) 조건은, 도8에 도시된 바와 같이, "유효 비교(valid compare)" 신호에 의해 결정된다. "valid compare" 신호가 액티브가 아니면, 스트로브 신호는 로직에 의해 무효화되고, 시스템은 피드백을 통해 입력 공통 모드 신호 전압 레벨을 이동시키기 위해 출력 신호 전압 레벨을 기다리고, 이에 따라, 스트래들 조건을 생성한다. 따라서, 정해지지 않은 조건은 일반적으로, 적어도 부분적으로 이 적응 동작으로 인해 일시적이다. 도6의 레지스터(670, 680)는 내부 전압 노드를, 차분 전압에 독립적인, DAC에 의해 형성된 공통 모드 전압 레벨로 효과적으로 이끈다. 입력 신호 뿐만 아니라 출력 신호도 공통 모드 주위에 중심을 두기 때문에, 이 공통 모드 신호 전압 레벨은 스트래들 조건을 초래한다. 도8에 로직 "1" 및 로직 "0"으로 나타난 신호는, 이 특정 실시예에서, 인가된 신호 라인의 현재 상태가 로직 "z" 상태 또는 신호가 아니라는 것은 보장하도록 배타적 논리합(XORed)된다. 이 특정 실시예에서, 로직 "z" 상태는 스트로브 신호를 무효화한다. 따라서, 로직 "1" 신호는 DAC으로 통과시키는 적절한 판정을 결정하기 위해 비교기 출력 신호를 이용하여 배타적 논리합된다.

전술된 바와 같이, 이 특정 실시예는 용량성 연결된 시스템을 모니터 할 수 있고, 데이터 전송에서의 저하를 감소시키기 위해 전압 바이어스로 피드백 제어를 제공하도록 하는 기술을 제공한다. 이 실시예는 또한, DC 아이솔레이션을 유지하면서, 저전압 반도체 공정을 부정확하게 지정된 입력 전압 신호 레벨 범위에 적응시키도록 하는데 사용될 수 있다. 또한, 전압 바이어스 레벨을 형성 또는 설정하는데 정확한 전압 기준을 사용할 수 없는 경우에 사용될 수 있다. 앞의 실시예에서 기술된 바와 같은 적응형 회로를 이용하여, 공정, 공급 전압 또는 온도에서의 변화가 보상될 수 있다. 프로세스가 전압 및 사이즈를 감소시키기 위해 보다 낮은 공급 전압을 얻으려고 함에 따라, 전술된 바와 같은, 본 발명에 따른 실시예는 외부 소자, 센서, 시스템 및/또는 장치에 대한 인터페이스를 제공하도록 사용될 수 있다.

본 발명에 따른 전압 출력 신호 생성 방법의 실시예는 다음을 포함한다. 전술되었고, 도6과 관련하여 설명된 바와 같이, 예를 들어, 일실시예에서, 비교기에 의해 생성된 것과 같은 디지털 출력 신호는 샘플링된다. 샘플링된 신호는, 예를 들 어, DAC(630)과 같은, DAC에 의해 샘플링된 디지털 출력 신호에 적어도 부분적으로 종속되는 전압 바이어스 레벨로 변환될 수 있다. 그리고 나서, 이들 변환된 신호는, 예를 들어, 비교기(610, 620)를 이용하여, DC 전압값으로 전압 바이어스 신호를 갖는 디지털 출력 신호를 생성하는데 사용될 수 있다. 물론, 이 실시예는, 이 특정 방법을 구현하기 위하여, 앞서 기술 및 도시된 것과 같은 특정 회로의 사용으로 제한되지 않는다. 그럼에도 불구하고, 실시예는 또한, 차분 출력 전압 신호 뿐만 아니라, 1, 0 및 "z"와 같은 3개의 출력 상태를 포함할 수 있다. 또한, 출력 전압 신호를 위해 생성된 전압 레벨은 1394A 프로토콜 스펙을 따를 수 있지만, 본 발명은 이에 대한 범위로 제한되지 않는다.

여기서, 본 발명은 특정한 예시적인 실시예를 참조하여 설명되었다. 그러나, 첨부된 청구항에서 기술되는 바와 같이, 본 발명의 보다 넓은 사상 및 범위에서 벗어나지 않는 한, 다양한 수정 및 변경이 가능하다는 것은 명백한 사실이다. 따라서, 본 명세서 및 도면은 제한적 관점이라기 보다는 하나의 예시로서 간주되어야 한다. 이에 따라, 본 발명의 범위는 첨부한 청구항에 의해서만 제한되어야 한다.

Claims (21)

1. 멀티레벨의 데이터 종속 전압 바이어스 레벨을 포함하는 이산 출력 신호를 생성하기 위한 회로; 및

   상기 회로에 연결되어, 용량성 결합(capacitive coupling)으로 인해 상기 회로의 주파수 응답에 도입된 0(zero)을 적어도 거의 제거하기 위한 피드백 회로

   를 포함하고,

   여기서, 상기 피드백 회로는 상기 디지털 출력 신호의 전압 바이어스 레벨을 조절하기 위해 피드백 전압 신호를 제공하도록 적응된 디지털-아날로그 변환기(DAC)를 포함하고, 상기 DAC에는 적어도 2개의 비교기가 연결되는

   집적 회로.
2. 삭제
3. 제2항에 있어서,

   상기 DAC는 1.5 비트 DAC를 포함하는

   집적 회로.
4. 제3항에 있어서,

   상기 이산 출력 신호를 생성하기 위한 회로는 "1" 로직 출력 신호, "0" 로직 출력 신호 및 "z" 로직 출력 신호를 생성하도록 적응된

   집적 회로.
5. 제4항에 있어서,

   상기 로직 출력 신호의 형태는 차분(differential) 전압 신호를 포함하는

   집적 회로.
6. 제4항에 있어서,

   상기 회로는 1394A 프로토콜 스펙에 따른 전압 신호를 생성 및 수신하도록 적응된

   집적 회로.
7. 제6항에 있어서,

   상기 회로는 1394A 스펙에 따른 시스템 안에 포함되는

   집적 회로.
8. 제2항에 있어서,

   입력과 피드백 전압 신호 레벨을 비교하도록 결합된 다른 비교기; 및

   상기 다른 비교기 출력 신호에 적어도 부분적으로 기반하여 상기 피드백 전압 신호 레벨의 조절(adjustment)을 시그널링하기 위한 회로

   를 더 포함하는 집적 회로.
9. 제8항에 있어서,

   상기 조절을 시그널링하기 위한 회로는 카운터와 시프터 중의 하나를 포함하는

   집적 회로.
10. 제9항에 있어서,

    상기 카운터는 업/다운 카운터를 포함하는

    집적 회로.
11. 제8항에 있어서,

    상기 다른 비교기는 차분 비교기를 포함하는

    집적 회로.
12. 제8항에 있어서,

    상기 다른 비교기는 2개의 싱글-엔드(single-ended) 비교기를 포함하는

    집적 회로.
13. 제8항에 있어서,

    상기 조절을 시그널링하기 위한 회로는 상기 DAC로 조절 신호를 제공하도록 결합되는

    집적 회로.
14. 제13항에 있어서,

    상기 회로는 상기 DAC의 피드백 신호의 크기를 조절하기 위한 조절 신호를 제공하도록 결합되는

    집적 회로.
15. 디지털 전압 출력 신호를 생성하는 방법에 있어서,

    상기 디지털 전압 출력 신호를 샘플링하는 단계;

    상기 샘플링된 신호를 상기 샘플링된 디지털 전압 출력 신호에 적어도 부분적으로 종속되는 전압 바이어스 신호로 변환하는 단계; 및

    DC 전압값으로서 상기 전압 바이어스 신호를 갖는 디지털 출력 신호를 생성하는 단계

    를 포함하는 방법.
16. 제15항에 있어서,

    상기 디지털 전압 출력 신호는 3가지 출력 상태를 갖는

    방법.
17. 제16항에 있어서,

    상기 출력 상태는 0, 1 및 "z"인 로직 상태를 포함하는

    방법.
18. 제17항에 있어서,

    상기 디지털 전압 출력 신호는 차분 신호를 포함하는

    방법.
19. 제16항에 있어서,

    상기 전압 출력 신호는 1394A 프로토콜 스펙에 따른 전압 레벨을 갖는

    방법.
20. 제15항에 있어서,

    상기 디지털 전압 출력 신호는 DAC를 이용하여 샘플링되고 변환되는

    방법.
21. 제20항에 있어서,

    상기 DAC는 1.5 비트 DAC를 포함하는

    방법.

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