JP2002232491A

JP2002232491A - データ送信回路

Info

Publication number: JP2002232491A
Application number: JP2001028011A
Authority: JP
Inventors: Yoshinori Yamamoto; 義典山本
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2001-02-05
Filing date: 2001-02-05
Publication date: 2002-08-16

Abstract

(57)【要約】【課題】ＤＣバランスが十分でないデータ列の送信に対
しても、確実なデータ送信を可能にする。【解決手段】本発明のデータ送信回路は、送信するデー
タ列に応じて、データの送出タイミングを調整する機能
を備えている。また、データの送出タイミングの調整
は、符号の変化した１ビット分のデータの時間間隔を伸
張するようになされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速でデータ通信
を行うデータ送信回路において、データ転送エラー率を
低減するための技術分野に関するものである。

【０００２】

【従来の技術】データ通信量の増大に対応するために、
データの高速通信の必要性が重要となってきており、最
近では、１Ｇｂｐｓ（ギガビット／秒）を超えるデータ
転送速度を持つシステムも身近に使用されるようになっ
てきている。このようなシステム内では、通常、高速な
データ処理およびそのデータを高速に送受信するための
複数のＬＳＩ（大規模集積回路）が使用されている。

【０００３】高速通信に使用されるデータ送信回路で
は、データの送信を確実なものとするために、データ伝
送特性の十分な確保が重要な課題となる。ここで言うデ
ータ伝送特性とはデータ通信に影響する種々の特性のこ
とであり、その１つとして、例えばデータ出力バッファ
の電気的特性などを挙げることができる。これらは個々
に測定・計測を行う場合もあるが、総合的にこのような
データ伝送特性の良否を判断する方法もあり、その１つ
としてデータエラー率の測定がある。

【０００４】データエラー率は、送信すべきデータがＬ
ＳＩ内で正しく処理され、送出されるかどうかを測定
し、それをエラー率として示すものであり、送信する各
データビットに注目して計測、判断する場合にはビット
エラー率と呼ばれている。

【０００５】システムで必要とされるビットエラー率の
要求値は、そのシステムが用いられる応用分野によって
異なるが、例えばイーサーネット（Ethernet）などの光
ファイバーケーブルや短距離の電気的接続を用いる高速
データ通信系では、１０^-14よりも低いビットエラー率
が要求される。これは１０¹⁴個のデータビットの送信に
対して送信エラーが１個（１回）以下でなければならな
いということであり、イーサーネットにおいては、この
程度のエラー率を達成しなければ通信システムが成り立
たないということである。

【０００６】ここでは、送信データのエラー率について
示したが、実使用システム全体、もしくは、ＬＳＩにお
いては、受信系あるいは送受信を含めた形でのエラー率
も同様に考えられ、測定される。

【０００７】従来技術の代表的なものの１つとしては、
データのコーディング（coding）を挙げることができ
る。この場合のデータコーディングとは、データの伝送
特性を改善するために送信されるべき入力データをある
規則に従って並べ替えて（データを変換して）出力・送
信する技術のことである。代表的なものとしては、イー
サーネットなどに使用される８ビット／１０ビットコー
ディング（８Ｂ／１０Ｂコーディング）がある（例え
ば、米国特許第４，４８６，７３９を参照）。

【０００８】これは、ある規則に従って、送信する８ビ
ットのデータセットを１０ビットのデータセットに割り
当てるようにデータ変換を行うもので、結果的に、送出
するデータ量（ビット長）は元データの１．２５倍（１
０／８＝１．２５）に増えてしまうが、データ伝送特性
の確保、エラー検出、コントロールコードの割り当てな
ど、高速データ通信に有用な色々な特性を付加すること
ができるなど多大なメリットがある。

【０００９】ここで、この８Ｂ／１０Ｂコーディングに
より達成されるデータ伝送特性の改善について見てみる
と、その内の特に特徴的なものとしてデータ列のＤＣバ
ランスの確保がある。

【００１０】通常、デジタルＬＳＩ内や高速通信系で
は、データは、‘０’および‘１’からなる２値の信号
論理で処理される。ここで、‘０’をＬＯＷ（ロウ）、
‘１’をＨＩＧＨ（ハイ）とし、高速データ通信の送信
用ＬＳＩが、このＬＯＷおよびＨＩＧＨの論理に応じ
て、その出力バッファから‘低い電圧値の信号’および
‘高い電圧値の信号’をそれぞれ出力する場合を考え
る。

【００１１】その際、送信すべきデータにより、出力バ
ッファがＬＯＷすなわち低い電圧値の信号を出し続け
る、あるいは相対的に多くの割合で出力する場合や、ま
た逆に、ＨＩＧＨすなわち高い電圧値の信号を出し続け
る、あるいは相対的に多くの割合で出力する場合が発生
する。この時、その送信データは、「ＤＣバランスが悪
い」と言われる。つまり、これは出力データのＬＯＷも
しくはＨＩＧＨの何れかへの偏りが大きいと言うことで
ある。逆に、局所的に見ても総体的に見ても適当にＬＯ
Ｗ／ＨＩＧＨのデータが偏りなく存在する場合を「ＤＣ
バランスが良い」と言う。

【００１２】上述の８Ｂ／１０Ｂコーディングでは、全
てのデータ送信に対して８Ｂ／１０Ｂコーディングによ
るデータ変換後の送信データ列は、このＤＣバランスが
４〜６割（注目する全データビット数に対し、ＬＯＷ＝
‘０’もしくはＨＩＧＨ＝‘１’のデータ個数の割合が
４〜６割ということ）の間に保たれるように考慮されて
おり、これによりデータ伝送特性をより良く保つように
なっている。

【００１３】８Ｂ／１０Ｂコーディングは、上述のよう
に、データ伝送特性の１つであるＤＣバランスの改善に
大きく貢献する他、エラー検出やコントロールコードの
割り当てが可能となるなど、データ通信に対するメリッ
トが非常に大きい。しかし、この技術の最大の問題点
は、実質的な通信データレートを下げてしまうことにあ
る。つまり、データ通信時に実効レートの１．２５倍の
長さのビット列を用いて通信しなければならないという
ことである。

【００１４】具体的に、例えば１Ｇｂｐｓでデータを送
信するとする。この時、送信回路は、８Ｂ／１０Ｂコー
ディング後のビット数が１．２５倍に増えたデータを送
出しなければならないため、実際の出力データは１．２
５Ｇｂｐｓで送信しなければならない。その理由は、通
常、データは次々にデータ送信回路に入力されてくるた
め、データ列をため込んで時間をかけて順次処理してい
くという手法は実質的に採用不可能であり、データ転送
速度をより高速にしてデータの入出力を同時処理するこ
とになるからである。逆に、出力データの最大速度が１
Ｇｂｐｓの場合、８Ｂ／１０Ｂコーディングを採用する
データ送信回路が通信できる実効レートは０．８Ｇｂｐ
ｓと少なくなってしまう。

【００１５】このように、できるだけ高い（速い）デー
タ通信レートが欲しい状況であるにも係わらず、８Ｂ／
１０Ｂコーディングは２割以上ものデータ通信量を犠牲
にしてしまい、色々なメリットがあるとは言え、データ
通信量を優先的に考えたい場合などにはこれが大きな短
所となってしまうこともある。

【００１６】これに対し、データの高速伝送に配慮し
て、８Ｂ／１０Ｂコーディングのような技術を用いず、
従ってＤＣバランスを考慮しない場合の問題点につい
て、図４を参照しながら説明する。

【００１７】まず、図４（ａ）は、シングルエンド接続
のデータ送信回路において、データとして、‘０１１１
１１１１０１’という‘１’が多く、ＤＣバランスが十
分考慮されていない１０ビット分のデータ列を送信した
場合の一例である。

【００１８】図中縦軸は出力電圧（観測される出力電
圧）で、Ｖ_HIGH、Ｖ_LOWは、それぞれＨＩＧＨレベルの
出力電圧値、ＬＯＷレベルの出力電圧値である。Ｖ
_SWは、受信側のデバイスの入力スレッショルド電圧を示
しており、この電圧値より高い側の電圧入力がなされた
場合、それをＨＩＧＨとして、また、これよりも低い側
の電圧入力の場合には、それをＬＯＷとして、受信側デ
バイスは入力データを判断する。横軸は時間軸であり、
１ビット分のデータの時間間隔は同図に示す通りであ
る。

【００１９】同図は、上述のように、１０ビット分のデ
ータ列‘０１１１１１１１０１’を送信した場合のデー
タ送信回路の動作を表す。ここで、出力レベルは、最初
の‘０’から‘１’への変化でＶ_LOWからＶ_HIGH側に変
化するが、それに続く６個の‘１’データにより、出力
電圧は徐々にＶ_HIGH値に漸近し、そこで安定する。これ
は高速なデータ送信動作と伝送路からなる寄生フィルタ
効果などによる影響である。

【００２０】このような状態で次に‘０’が来た場合、
送信回路は、出力データを十分‘０’として出力するこ
とができず、これにより受信側では、入力されたデータ
を‘０’として判断する時間間隔（入力データが受信側
のスレッショルド電圧値Ｖ_SWを下回る時間間隔）が、通
常の１ビット分のデータの時間間隔に対して極端に短く
なるという問題が発生する。同図には、９ビット目の
‘０’の出力部分に矢印付きの線分でこの時間間隔を示
しているが、これが同じく図示した「１ビット分のデー
タの時間間隔」と比べて半分程度と短くなっていること
が見て取れる。

【００２１】このような現象が起こると、場合によって
は、受信側デバイスは、この９ビット目の‘０’を正し
く受信することができず、結果的に‘０１１１１１１１
１１’というデータを受信したものと見なされてデータ
通信に誤りが生じる。以上のように、ＤＣバランスが考
慮されていないデータ列では、データエラー率が増大す
る危険性が増す。

【００２２】なお、図示例では、説明を簡単にするため
に、シングルエンド接続を例に挙げて、ＤＣバランスが
十分でない場合の不具合例を示したが、高速通信系でよ
く用いられる差動回路の場合でも事情は同様である。

【００２３】図４（ｂ）に、図４（ａ）と同じデータ列
‘０１１１１１１１０１’を差動回路で出力した場合の
一例を示す。差動回路の受信側では、差動出力のプラス
側およびマイナスの信号電圧の交差ポイント（クロス・
ポイント）をデータの変化点とするが、図４（ｂ）に示
すように、９ビット目のデータの‘０’に対しては十分
な時間間隔が取れず、シングルエンドの場合と同様に誤
動作（データの誤受信）の可能性が高くなる危険性が増
大する。

【００２４】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、ＤＣバランスが十分
でないデータ列の送信に対しても、確実なデータ送信が
可能なデータ送信回路を提供することにある。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、送信するデータ列に応じて、データの送
出タイミングを調整する機能を備えていることを特徴と
するデータ送信回路を提供するものである。なお、前記
データの送出タイミングの調整は、符号の変化した１ビ
ット分のデータの時間間隔を伸張するようになされるの
が好ましい。

【００２６】ここで、本発明の基本的な概念について説
明する。

【００２７】図３（ａ）および（ｂ）は、それぞれ従来
のデータ送信回路および本発明のデータ送信回路の動作
を表す一実施例のグラフである。同図は、送信データの
符号が変化する図４（ａ）の９ビット目付近を表示した
もので、同図（ａ）は、従来のデータ送信回路によりデ
ータを送信した場合、また、同図（ｂ）は、本発明のデ
ータ送信回路によりデータを送信した場合の観測波形で
ある。

【００２８】図３（ａ）に示すように、従来のデータ送
信回路では、送信データの符号が変化した場合、受信側
デバイスが入力データの符号を判定するスレッショルド
電圧値Ｖ_SWでの１ビット分のデータの時間間隔が、正し
い（通常の）１ビット分のデータの時間間隔に対して極
端に短くなるという現象が発生する。

【００２９】これに対し、同図（ｂ）に示すように、本
発明のデータ送信回路では、スレッショルド電圧値Ｖ_SW
での１ビット分のデータの時間間隔が、正しい１ビット
分のデータの時間間隔前後の長さとなるように伸張され
る。なお、送信データの符号が変化した場合、スレッシ
ョルド電圧値Ｖ_SWでの１ビット分のデータの時間間隔
は、正しい１ビット分のデータの時間間隔と同じでもよ
いし、多少短くても、または逆に、多少長くてもよい。

【００３０】言い換えると、本発明のデータ送信回路に
おいて、送信データの符号が変化した場合のスレッショ
ルド電圧値Ｖ_SWでの１ビット分のデータの時間間隔は、
従来のデータ送信回路において、送信データの符号が変
化した場合のスレッショルド電圧値Ｖ_SWでの１ビット分
のデータの時間間隔よりも長くなるように調整され、好
ましくは、正しい１ビット分のデータの時間間隔と同等
ないしはそれ以上の長さの時間間隔となるように調整さ
れる。

【００３１】これにより、本発明のデータ送信回路で
は、受信側デバイスでスレッショルド電圧値Ｖ_SWを横切
る（図示例の場合、下回る）時間間隔が長くなるので、
受信側デバイスの受信判定に対して時間的な余裕を与え
ることができ、受信側デバイスは、送信データを正しく
判定して受信することが可能となる。

【００３２】なお、図示例では、変化する送信データの
前後両方に対して時間伸張のための補正を施した場合を
示しているが、どちらか片方のみを補正するだけでも十
分である。要するに、１ビット分の送信データの時間間
隔を必要に応じて伸張することができればよく、伸張す
る時間間隔は、回路構成やこの回路が用いられる応用分
野、また、そのシステム構成などによって決定されるべ
きものである。従って、これら種々の要因に応じて適宜
決定する、あるいは、必要に応じて適宜調整可能に構成
されているのが好ましい。

【００３３】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のデータ送信回路を詳細に説明
する。

【００３４】図１は、本発明のデータ送信回路の一実施
例の構成概略図である。同図に示すデータ送信回路１０
は、高速データ通信で用いられ、送信するデータ列に応
じて、データの送出タイミングを調整する機能を有する
もので、シリアライザー（Serializer）１２と、フリッ
プフロップ（ＦＦ）１４と、演算部であるＸＮＯＲゲー
ト１６と、マルチプレクサ（ＭＵＸ）１８と、２つの遅
延素子（Ａ，Ｂ）２０，２２とを備えている。

【００３５】データ送信回路１０において、まず、シリ
アライザー１２は、一般的に高速データ通信で用いられ
る従来公知のデータ処理系を概念的に示したものであ
る。高速に送信すべきデータＤａｔａは、多ビットのパ
ラレルデータとしてシリアライザー１２のＤｉｎ端子か
らシリアライザー１２へに入力され、遅延素子（Ａ）２
０により遅延されたＣｌｏｃｋ信号に同期してシリアル
データに変換された後、Ｄｏｕｔ端子から順次１ビット
ずつ出力される。

【００３６】従来のデータ送信回路では、このシリアラ
イザー１２からの出力信号が、Ｄａｔａ出力として後段
の回路、例えばＬＳＩの外部負荷を駆動するラインドラ
イバ等に引き渡され、このラインドライバにより、シリ
アライザー１２からの出力信号がＬＳＩの外部に出力さ
れ、データ送信動作が完了する。本発明のデータ送信回
路１０では、このシリアライザー１２からの出力信号の
送出タイミングを調整（補正）した後の信号をＤａｔａ
出力として出力する。

【００３７】これに対し、データ送信回路１０におい
て、シリアライザー１２を除く残りの部分、すなわち、
フリップフロップ１４、ＸＮＯＲゲート１６、マルチプ
レクサ１８および遅延素子（Ａ，Ｂ）２０，２２は、本
発明により新規に追加された回路部分である。

【００３８】まず、フリップフロップ（ＦＦ）１４は、
マルチプレクサ１８からの出力信号に同期して、シリア
ライザー１２からの出力信号を保持するもので、その出
力信号は、Ｄｎ−１出力としてＸＮＯＲゲート１６に供
給されると共に、Ｄａｔａ出力として出力される。前述
のように、本発明のデータ送信回路１０では、このフリ
ップフロップ１４から出力されるＤａｔａ出力が、ライ
ンドライバ等の後段の回路へ供給される。

【００３９】ＸＮＯＲゲート１６は、シリアライザー１
２からの出力信号Ｄｎとフリップフロップ１４からの出
力信号Ｄｎ−１との排他的論理和の反転信号を出力する
もので、その出力信号はマルチプレクサ１８の選択端子
に入力される。ＸＮＯＲゲート１６の出力信号は、シリ
アライザー１２からの出力信号Ｄｎとフリップフロップ
１４からの出力信号Ｄｎ−１とが同符号であればハイレ
ベル、異符号である場合にはロウレベルとなる。

【００４０】ここで、フリップフロップ１４からの出力
信号Ｄｎ−１は、シリアライザー１２からの出力信号Ｄ
ｎに対して、マルチプレクサ１８により供給されるクロ
ック信号の１クロック時間前のデータである。

【００４１】マルチプレクサ１８は、ＸＮＯＲゲート１
６の出力信号の状態に応じて、Ｃｌｏｃｋ信号もしくは
遅延素子（Ｂ）２２により遅延されたＣｌｏｃｋ信号の
どちらかを出力するもので、本実施例では、ＸＮＯＲゲ
ート１６の出力信号がハイレベルであれば、遅延回路２
２により遅延されたＣｌｏｃｋ信号が出力され、ロウレ
ベルであれば、Ｃｌｏｃｋ信号が出力される。マルチプ
レクサ１８の出力信号は、クロック信号としてフリップ
フロップ１４に供給される。

【００４２】本発明のデータ送信回路では、シリアライ
ザー１２から供給されるデータ列に応じて、フリップフ
ロップ１４へ供給されるクロック信号のタイミングが調
整される（遅延時間が切り替えられる）。図示例の場
合、シリアライザー１２からの出力信号Ｄｎとフリップ
フロップ１４からの出力信号Ｄｎ−１とが異符号である
場合には、同符号である場合よりも、フリップフロップ
１４へのクロック信号の伝播が速くなる。

【００４３】なお、シリアライザー１２に、遅延素子２
０で遅延されたＣｌｏｃｋ信号を供給するのは、遅延素
子２２で遅延されたＣｌｏｃｋ信号が選択された場合
に、シリアライザー１２の出力信号Ｄｎがフリップフロ
ップ１４を突き抜けてしまうのを防止するための処置で
ある。従って、遅延素子２０，２２の遅延時間はほぼ同
等とするか、ＬＳＩのチップレイアウトやその他の回路
状態等に応じて、データの突き抜けが発生しない適切な
値に調整すべきである。

【００４４】次に、データ送信回路１０の動作を説明す
る。

【００４５】シリアライザー１２からは、遅延素子２０
により遅延されたＣｌｏｃｋ信号に同期して、送信デー
タがＤｏｕｔ端子から順次１ビットずつ出力され、次段
のフリップフロップ１４およびＸＮＯＲゲート１６へ供
給される。

【００４６】シリアライザー１２の出力信号Ｄｎは、マ
ルチプレクサ１８から供給されるクロック信号に同期し
てフリップフロップ１４に保持される。フリップフロッ
プ１４からは、既に述べたように、シリアライザー１２
の出力信号Ｄｎに対して、マルチプレクサ１８から供給
されるクロック信号の１クロック時間前の出力信号Ｄｎ
−１が出力され、演算部であるＸＮＯＲゲート１６に供
給されると共に、Ｄａｔａ出力として出力される。

【００４７】ここで、シリアライザー１２の出力信号Ｄ
ｎとフリップフロップ１４の出力信号Ｄｎ−１とが同符
号である場合、すなわち、前後の送信データが同じであ
る場合、ＸＮＯＲゲート１６の出力信号はハイレベルと
なり、マルチプレクサ１８からは、遅延回路２２により
遅延されたＣｌｏｃｋ信号が出力される。従って、フリ
ップフロップ１４からは、シリアライザー１２と同じタ
イミング（通常のタイミング）でデータが出力される。

【００４８】これに対し、異符号である場合、すなわ
ち、送信データが変化した場合、ＸＮＯＲゲート１６の
出力信号はロウレベルとなり、マルチプレクサ１８から
は、Ｃｌｏｃｋ信号が出力される。従って、フリップフ
ロップ１４からは、シリアライザー１２よりも早いタイ
ミングでデータが出力される。言い換えると、送信デー
タが変化した場合、フリップフロップ１４からは、通常
の送信タイミングよりも早いタイミングでデータが出力
される。

【００４９】例えば、図２に、送信データが‘１’から
‘０’に変化した場合のフリップフロップ１４の出力信
号Ｄｎ−１の状態を示す。図中点線は、本発明を適用し
ない従来のデータ送信回路の出力タイミングを表す。こ
れに対し、実線は、本発明のデータ送信回路１０におい
て、送信データが変化した場合のフリップフロップ１４
の出力タイミングを表すもので、送信データが変化する
と、フリップフロップ１４の出力タイミングは早くなる
方向にシフトされる。

【００５０】このように、本実施例のデータ送信回路で
は、送信データの符号が変化（‘０’から‘１’または
‘１’から‘０’）した場合に、送信データの出力タイ
ミングが通常よりも早くなるので、言い換えると、符号
が変化した送信データに対して、通常の１ビットのデー
タの時間間隔よりも長い時間間隔が与えられるので、こ
の変化した送信データが、データ受信装置側でスレッシ
ョルド電圧値Ｖ_SWを横切る時間間隔も長くなり、受信判
定に時間的な余裕を与えることが可能となる。

【００５１】なお、図示例の場合、連続した２つのデー
タに注目して、１ビット分のデータの送信タイミングを
調整しているが、本発明はこれに限定されず、例えば連
続する３つ以上のデータ（Ｄｎ−２，Ｄｎ−１，Ｄｎ
等）の符号に基づいてタイミング調整を行うようにして
もよい。この場合、これに応じて、演算部であるＸＮＯ
Ｒゲート１６や、クロック信号の選択部である遅延素子
（Ａ，Ｂ）２０，２２およびマルチプレクサ１８等の回
路構成を変更する必要があるのは当然である。

【００５２】本発明のデータ送信回路は、基本的に以上
のようなものである。以上、本発明のデータ送信回路に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。

【００５３】

【発明の効果】以上詳細に説明した様に、本発明のデー
タ送信回路は、送信するデータ列に応じて、データの送
出タイミングを調整する機能を備えるものである。これ
により、本発明のデータ送信回路によれば、ＤＣバラン
スが十分でないデータ列の送出においても、確実なデー
タ伝送特性、すなわち十分に低いデータエラー率を達成
することができる。あるいは、ＤＣバランスを従来通り
考慮したデータ列を用いるデータ送信回路に本発明を付
加的に適用することにより、より高いデータ伝送特性を
得ることができる。また逆に、本発明を適用することに
より、特殊なコーディングによるＤＣバランスを考慮し
たデータの作成が不要となるので、送信回路を簡略化す
ることができ、実効的なデータ転送レートを向上させる
ことができる。

【図面の簡単な説明】

【図１】本発明のデータ送信回路の一実施例の構成概
略図である。

【図２】図１に示すデータ送信回路の動作を表す一実
施例のグラフである。

【図３】（ａ）および（ｂ）は、それぞれ従来のデー
タ送信回路および本発明のデータ送信回路の動作を表す
一実施例のグラフである。

【図４】（ａ）および（ｂ）は、それぞれシングルエ
ンド接続および差動接続の場合のデータ送信回路の不良
動作を表す一例のグラフである。

【符号の説明】

１０データ送信回路１２シリアライザー１４フリップフロップ１６ＸＮＯＲゲート１８マルチプレクサ２０，２２遅延素子

Claims

【特許請求の範囲】

【請求項１】送信するデータ列に応じて、データの送出
タイミングを調整する機能を備えていることを特徴とす
るデータ送信回路。
【請求項２】前記データの送出タイミングの調整は、符
号の変化した１ビット分のデータの時間間隔を伸張する
ようになされることを特徴とする請求項１に記載のデー
タ送信回路。