JP3779845B2

JP3779845B2 - バスシステムおよび情報処理装置

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Publication number: JP3779845B2
Application number: JP22079399A
Authority: JP
Inventors: 豊彦小松; 英樹大坂; 進波多野; 万亀夫内田; 賢一石橋
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-08-04
Filing date: 1999-08-04
Publication date: 2006-05-31
Anticipated expiration: 2019-08-04
Also published as: JP2001051758A

Description

【０００１】
【発明の属する技術分野】
本発明は、非接触バス用のデータ受信回路、および、エラー検出訂正回路、および、それらを備えた情報処理装置に関する。
【０００２】
【従来の技術】
近年、バスシステムを備えた、コンピュータをはじめとする情報処理装置において、バスの高速化やメモリの大容量化が進み、バスシステムにおける転送レートは、数百メガｂｐｓからギガｂｐｓ台が要求されている。さらに、同バスシステムに接続される機能モジュール数も多くなってきている。例えば、メモリモジュールだと、総容量がギガバイト台にもなるシステムが要求されている。
【０００３】
バス配線に接続される機能モジュール数が増えると、バス配線の実効的特性インピーダンスが低下し、機能モジュールとバス配線との間でインピーダンスミスマッチが生じて信号波形の歪みが大きくなる。これはバスシステムの高速化を行うときの障害となる。
【０００４】
この問題を解決する技術として、日本国特許・特開平７−１４１０７９に示される技術がある。この技術は、バス配線に接続されている機能モジュールを、クロストークを用いて結合するものである。この技術の構成例を図１３に示す。
【０００５】
１３０ａはバス配線である。１３０ｂはスタブ配線であり、長さＬの区間だけ、バス配線１３０ａと配線が近接している。１３１ａ、１３１ｂは機能モジュールであり、それぞれバス配線１３０ａ、および、スタブ配線１３０ｂに接続されている。１３２ａ、１３２ｂは集積回路であり、それぞれ、機能モジュール１３１ａ、１３１ｂに設けられている。１３３ａ、１３３ｂは送信回路であり、集積回路１３２ａ、１３２ｂに内蔵されている。１３４ａ、１３４ｂは受信回路であり、同様に集積回路１３２ａ、１３２ｂに内蔵されている。１３５ａ、１３５ｂは終端抵抗であり、１３５ａの一端はバス配線１３０ａに、もう一端は終端電源に接続されている。また１３５ｂの一端はスタブ配線１３０ｂに、もう一端は終端電源に接続されている。終端抵抗１３５ａ、１３５ｂには、電圧Ｖｔの終端電圧が供給されている。この電圧Ｖｔは、０Ｖから電源電圧（出力信号の波形振幅）までで設定した電圧である。
【０００６】
この例では、バス配線１３０ａとスタブ配線１３０ｂとの、長さＬの区間で近接している部分において、クロストークが発生する。クロストーク信号は、送信回路１３３ａ、１３３ｂの信号レベルが切り替わる瞬間に発生する。この例では、発生するクロストーク信号のうち、後方クロストークを受信する構成となっている。
【０００７】
このクロストーク信号を、受信回路１３４ａ、１３４ｂにより受信して、クロストーク信号を元の信号に復号する。
【０００８】
なお、この例では、バス配線１３０ａは１本しかないが、実際のシステムのデータバスに用いる場合において、例えばデータバス幅が６４ビットであった場合、バス配線は６４組存在する。また、この例では、スタブ配線１３０ｂは１つしか記載していないが、実際のシステムにおいては、バス配線１３０ａに接続されるモジュール数だけ存在する。
【０００９】
もし仮に、通常のバス配線と同じく、バス配線１３０ａとスタブ配線１３０ｂが直接接続されている場合には、スタブ配線１３０ｂが負荷容量として作用して、バス配線１３０ａの実効的特性インピーダンスが低下する。
【００１０】
この技術により、バス配線に接続される機能モジュール数の増加に伴う、実効的特性インピーダンスの低下を抑えることができる。そのため、モジュール数が増えても波形歪みがほとんど発生しないため、バスシステムの多モジュール化と高速化を同時に図ることが可能となる。
【００１１】
【発明が解決しようとする課題】
従来技術において、バス配線を介して送られてくるクロストーク信号のレベルは、後方クロストークを用いた場合でも、クロストーク前の信号レベルの２０％以下程度である。また、信号レベルが、外部からのノイズや電源電圧の変動等で、クロストーク後の信号波形が歪み、場合によってはデータを正常に受信できない可能性がある。
【００１２】
本発明の目的は、有極性ＲＴＺ信号を扱う非接触バスシステムにおいて、データ伝送を確実に行うことのできる受信回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するための本発明の一態様によれば、有極性ＲＴＺ信号に用いるデータ受信回路であって、データ受信回路は、入力信号振幅の１０％以上５０％以下のオフセット値を持つ電圧比較器を２つと、ＲＳフリップフロップ回路を１つを有し、２つの電圧比較器からの出力信号をそれぞれＲＳフリップフロップのＳｅｔ入力端子とＲｅｓｅｔ入力端子に接続し、有極性ＲＴＺ信号をＮＲＴＺ信号に変換することを特徴とするデータ受信回路が提供される。
【００１４】
上記目的を達成するための本発明のさらに別の態様によれば、データ受信回路であって、受信回路には、ラッチ回路が保持しているデータと一方の電圧比較器の信号とＡＮＤ回路を有し、ラッチ回路の保持データと前記電圧比較器の信号のＡＮＤをとることで、連続する同極性の信号が入力されるというエラーを検出することを特徴とするデータ受信回路が提供される。
【００１５】
上記目的を達成するための本発明のさらに別の態様によれば、有極性ＲＴＺ信号用データ受信回路を有するバスシステムであって、バスシステムに接続されている機能モジュールには、エラー検出が可能なデータ受信回路と、機能モジュール以外からの受信データを一時的に蓄えるためのデータバッファと、受信データのパリティチェックの結果を蓄えるためのバッファと、を備えており、エラー検出回路によりデータ受信中に検出したエラーと、パリティチェックの結果を蓄えたバッファのデータとを用いることでエラーを訂正することを特徴とするデータ受信回路が提供される。
【００１６】
【発明の実施の形態】
本発明の第１の実施形態について説明する。
【００１７】
図１は、本発明によるデータ受信回路の構成図である。
【００１８】
本実施形態では、受信回路は、前述の構成例、図１３の集積回路１３４ａおよび１３４ｂに内蔵した場合について説明する。
【００１９】
１０は入力端子であり、図１３のバス配線１３０ａまたは１３０ｂに接続されている。この入力端子１０には、送信回路１３３ａまたは１３３ｂから出力された信号が、バス配線１３０ａ、１３０ｂ間を伝達したときに発生するクロストーク波形が入力される。
【００２０】
１１は基準電圧供給配線である。この配線１１は、ここでは図示していない他の回路にも接続される、共通配線である。この基準電圧供給配線１１の電圧は、終端抵抗１０５ａおよび１０５ｂに供給されている終端電圧と同じ電圧にする。
【００２１】
１２および１３は、電圧比較器である。電圧比較器１２、１３は、２つの入力端子（正入力端子（＋）および負入力端子（−））と、１つの出力端子を備えている。
【００２２】
１４は、ＲＳフリップフロップ（ＲＳ−ＦＦ）である。ＲＳ−ＦＦ１４は、セット入力端子（Ｓ）、リセット入力端子（Ｒ）、および、出力端子（Ｑ）を備えている。セット入力端子ＳにＨレベルが入力されると、出力端子ＱのレベルをＨレベルにする。また、リセット入力端子ＲにＨレベルが入力されると、出力端子ＱのレベルをＬレベルにする。セット入力端子Ｓ、および、リセット入力端子Ｒの、両方のレベルがＬの場合（定常状態）には、出力端子Ｑのレベルは、前の状態を維持する。
【００２３】
入力端子１０は、電圧比較器１２の正入力端子と、電圧比較器１３の負入力端子に接続されている。また、基準電圧供給配線１１は、電圧比較器１２の負入力端子と、電圧比較器１３の正入力端子に接続されている。
【００２４】
電圧比較器１２、１３の出力端子は、それぞれ、ＲＳ−ＦＦ１４のセット入力端子（Ｓ）、および、リセット入力端子（Ｒ）に接続されている。ＲＳ−ＦＦ１４の出力端子（Ｑ）に、本受信回路のデータ出力端子１６が設けられている。
【００２５】
電圧比較器１２の入出力電圧特性を示すグラフを図３に示す。なお、電圧比較器１３は、電圧比較器１２と同じ特性を持っているが、受信する信号波形に合わせて電圧比較器１２または１３の特性に差を持たせても良い。
【００２６】
図３のグラフの横軸は、入力端子１０の電圧（電圧比較器１２の正入力端子の電圧、入力電圧）であり、縦軸は、電圧比較器１２の出力端子の電圧である。
【００２７】
電圧比較器１２の負入力端子には、基準電圧供給配線により基準電圧が供給されている。本実施形態では、この基準電圧をＶｒｅｆであるとする。電圧比較器１２は、入力電圧がしきい電圧よりも低い場合には、出力端子からＬレベルを出力する。また、入力電圧がしきい電圧よりも高い場合には、出力端子からＨレベルを出力する。
【００２８】
ここで、この電圧比較器１２のしきい電圧は、基準電圧Ｖｒｅｆにオフセット電圧Ｖｏｆｆｓを加算した電圧である。
【００２９】
なお、一般的な電圧比較器（コンパレータ）においては、しきい電圧は基準電圧Ｖｒｅｆとほぼ同じであり、オフセット電圧はほぼ０である。本発明で用いる電圧比較器では、このオフセット電圧Ｖｏｆｆｓが設けられているところが、一般的な電圧比較器と異なる。
【００３０】
次に、この受信回路の動作を図４を用いて説明する。
【００３１】
図４は、図１の受信回路の各部分における、信号レベルの遷移を示すタイミングチャートである。
【００３２】
図４の各段の波形は、上から、送信回路１３３ａまたは１３３ｂの出力端子（ＤＲＶ）、入力端子１０（ＩＮ）、電圧比較器１２の出力（Ａ）、電圧比較器１３の出力（Ｂ）、出力端子１５（ＯＵＴ）で観測したものである。以下、各観測点を、ＤＲＶ、ＩＮ、Ａ、Ｂ、ＯＵＴと呼ぶことにする。
【００３３】
送信回路１０３ａより、図４のＤＲＶに示すようなデータが出力された場合、配線１３０ａ、１３０ｂ間でクロストークが生じ、そのクロストーク波形が受信回路１０４ｂ内の入力端子１０に入力される。その波形を図４のＩＮに示す。このＩＮにおけるクロストーク波形は、送信回路１０３ａの出力が、ＬレベルからＨレベルに遷移するところでは、４１に示すパルス信号が発生する。また、送信回路１３３ａの出力が、ＨレベルからＬレベルに遷移するところでは、４２に示すパルス信号が発生する。送信回路１３３ａからの出力信号がＨレベル、Ｌレベル間を遷移しないところ（定常状態時）では、ＩＮにおける信号レベルは終端電圧Ｖｔの状態に保たれている。このような信号は、いわゆる、有極性ＲＴＺ（ＲｅｔｕｒｎＴｏＺｅｒｏ）と呼ばれるものである。
【００３４】
ＩＮにおけるパルス信号４１、４２について、それぞれの場合における動作を説明する。なお、受信回路に供給される基準電圧Ｖｒｅｆは、前記終端電圧Ｖｔと同じ電圧に設定されているものとする。
【００３５】
入力端子１０にパルス信号４１が入力された場合、パルス信号の振幅の絶対値が電圧比較器１２のオフセット電圧Ｖｏｆｆｓを越えると、電圧比較器１２の出力端子（Ａ）より、４３のようなパルス信号が出力される。
【００３６】
このパルス信号４３は、ＩＮにおける信号振幅の絶対値がオフセット電圧Ｖｏｆｆｓを越えている期間だけ発生する。ＩＮおけるパルス信号が定常状態に戻ると、Ａにおける波形は、Ｌレベルに戻る。
【００３７】
電圧比較器１２の出力端子よりパルス信号４３が発生することで、ＲＳ−ＦＦ１４の出力Ｑ、および、出力端子１６の電圧が、Ｈレベルに設定される。
【００３８】
入力端子１０にパルス信号４２が入力された場合、パルス信号の振幅の絶対値が電圧比較器１３のオフセット電圧Ｖｏｆｆｓを越えると、電圧比較器１３の出力端子（Ｂ）より、４４のようなパルス信号が出力される。このパルス信号４４は、ＩＮにおける信号振幅の絶対値がオフセット電圧Ｖｏｆｆｓを越えている期間だけ発生する。ＩＮおけるパルス信号が定常状態に戻ると、Ｂにおける波形は、Ｌレベルに戻る。
【００３９】
電圧比較器１３の出力端子よりパルス信号４４が発生することで、ＲＳ−ＦＦ１４の出力Ｑ、および、出力端子１６の電圧が、Ｌレベルに設定される。
【００４０】
ここで、電圧比較器オフセット電圧Ｖｏｆｆｓは、配線１３０ａ、１３０ｂで発生するクロストーク波形の振幅の絶対値よりも、低い電圧になるように設定する。また、ノイズや終端電圧の変動が考えられる場合には、この電圧変動も考慮する必要がある。例えば、クロストーク波形の振幅が終端電圧を中心に２００ｍＶ、ノイズ等の電圧変動が５０ｍＶである場合、オフセット電圧Ｖｏｆｆｓは、５０ｍＶから１５０ｍＶの間になるよう設定すると良い。
【００４１】
この２つの動作により、本実施形態の受信回路において、クロストーク信号を、元の信号に復号することができる。なお、本実施形態においては、バス配線１３０ａおよび１３０ｂが１本で構成される場合（シングルエンド）について説明したが、バス配線１３０ａおよび１３０ｂが、２本１組の差動線路である場合にも、本発明を適用することができる。この場合の受信回路の構成を、図２に示す。差動線路である場合、バス配線１３０ａおよび１３０ｂには、各々、正論理側、負論理側の２本１組の配線を備えているものとする。
【００４２】
図２の受信回路では、図１の基準電圧供給配線１１の代わりに、もう一つの入力端子２０が設けられている。この入力端子２０は、入力端子１０と同様に、受信回路毎に設けられている。
【００４３】
バス配線１３０ａまたは１３０ｂの正論理側の配線は、入力端子１０に接続する。また、同バス配線の負論理側の配線は、入力端子２０に接続する。
【００４４】
次に、電圧比較器１２の構成を、図５を用いて説明する。なお、電圧比較器１３は、電圧比較器１２と同じ構成である。すなわちこれは、一般的な電圧比較器（コンパレータ）と同じ配線を持つ回路である。
【００４５】
図５は、電圧比較器１２を、ＭＯＳ−ＦＥＴで構成した場合の構成図である。
【００４６】
５１、５２は、Ｐチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳと呼ぶ）である。５３、５４、５５は、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）である。
【００４７】
１つのＭＯＳＦＥＴには、ゲート端子（Ｇ）、ソース端子（Ｓ）、ドレイン端子（Ｄ）が、それぞれ１本ずつ備わっている。図中では、横方向に出ている端子がゲート端子、縦方向に出ている端子がソース端子、および、ドレイン端子である。ＰＭＯＳにおいて、高電位側の端子（電源供給端子に近い側）がソース端子である。また、ＮＭＯＳにおいて、低電位側の端子（接地端子に近い側）がソース端子である。
【００４８】
ＰＭＯＳ５１およびＰＭＯＳ５２のソース端子は、電源（ＶＤＤ）に接続されている。ＰＭＯＳ５１のゲート端子とドレイン端子間は接続されている。ＰＭＯＳ５１のドレイン端子と、ＮＭＯＳ５３のドレイン端子とが接続されている。また、ＰＭＯＳ５２のドレイン端子とＮＭＯＳ５４のドレイン端子同士が接続されている。さらに、ＰＭＯＳ２２、ＮＭＯＳ２４のドレイン端子に、本電圧比較器の出力端子を設けている。
【００４９】
ＮＭＯＳ５３のゲート端子に、本電圧比較器の正入力端子を設けている。また、ＮＭＯＳ５４のゲート端子に、本電圧比較器の負入力端子を設けている。ＰＭＯＳ５５のゲート端子には、バイアス電圧、あるいは、電源電圧（ＶＤＤ）を供給する。ＮＭＯＳ５５のソース端子は接地（ＧＮＤに接続）されている。
【００５０】
本電圧比較器において、ＮＭＯＳ５３とＮＭＯＳ５４のチャネル幅は、同値に設定されている。
【００５１】
ここで、一般的な電圧比較器と異なる点は、ＰＭＯＳ５１のチャネル幅をＷ１、ＰＭＯＳ５２のチャネル幅をＷ２とすると、Ｗ１とＷ２は、次式の関係になるように設定されていることである。
【００５２】
【数１】
Ｗ１＞Ｗ２・・・・・（数１）
このように設定することで、電圧比較器１２にオフセット電圧Ｖｏｆｆｓを持たせることができる。Ｗ１、Ｗ２の差を大きくすることで、オフセット電圧Ｖｏｆｆｓを大きくすることができる。
【００５３】
本発明の受信回路においては、定常状態における電圧比較器の正入力端子と負入力端子の電圧が同じであるため、オフセット電圧を待たない通常の電圧比較器では出力が不定となる。
【００５４】
電圧比較器にオフセット電圧Ｖｏｆｆｓを持たせることで、受信回路の定常状態時においても、電圧比較器の出力を安定に保つことができる。
【００５５】
次に、電圧比較器の別な構成例を、図６を用いて説明する。図６は、本実施形態で用いる電圧比較器であって、電圧比較器のオフセット電圧が可変である場合の構成例を示す図である。本構成の図５と異なる点は、図５の回路にＰＭＯＳ６０、ＰＭＯＳ６１、および、オフセット電圧Ｖｏｆｆｓを設定するための入力端子（ＣＴＲＬ）が設けられていることである。
【００５６】
ＣＴＲＬの電圧を、０Ｖ（ＧＮＤ電圧）から電源電圧ＶＤＤまでの間の値に設定することで、ＣＴＲＬの電圧に対応した、電圧比較器のオフセット電圧Ｖｏｆｆｓを設定することが可能となる。電圧比較器をこのように構成することで、動的にオフセット電圧Ｖｏｆｆｓが設定可能となるため、本受信回路を装置に搭載後でも、信号振幅に合わせてオフセット電圧を調整することが可能となる。
【００５７】
以上のように、本発明の受信回路を用いることで、クロストーク信号のような有極性ＲＴＺ信号の受信が可能となり、高速化と多モジュール化が可能な非接触バスシステムを実現することができる。なお、本発明の受信回路は、電圧比較器１２および電圧比較器１３のオフセット電圧によるヒステリシス電圧Ｖｈｙｓを持つ、ヒステリシスアンプとしても使用することが出来る。このヒステリシス電圧Ｖｈｙｓは、比較器１２のオフセット電圧と、電圧比較器１３のオフセット電圧を加算した電圧である。
【００５８】
次に、本発明の第２の実施形態を、図７を用いて説明する。図７は、本発明の第２の実施形態である、エラー検出回路付の受信回路の構成図である。
【００５９】
本実施形態では、前述第１の実施形態における回路に、ＡＮＤゲート７１、７２、ＲＳフリップフロップ（ＲＳ−ＦＦ）７３、エラー検出出力端子５５、および、エラー検出リセット端子５６が追加されている。
【００６０】
また、１４ａは、図１のＲＳ−ＦＦ１４に、反転出力（Ｑ＃）が追加されたものである。この反転出力Ｑ＃は、同ＲＳ−ＦＦの出力端子ＱがＬレベルであるときはＨレベルを、出力端子ＱがＬレベルのときはＨレベルを出力する。
【００６１】
ＲＳ−ＦＦ７３は、セット端子２本（Ｓ１、Ｓ２）とリセット端子（Ｒ）、および、出力端子（Ｑ）を備えている。１４、１４ａのＲＳ−ＦＦと異なり、セット端子が２本あって、２本のうちどちらかがＨレベルになることで、出力端子ＱがＨレベルになる。
【００６２】
ＡＮＤゲート７１および７２は、ＲＳ−ＦＦ１４ａで保持している現在のデータと、次に受信回路に送られてくるデータとの比較を行い、エラーを検出するためのゲートである。このＡＮＤゲートは、エラーを検出するとＨレベルを出力する。ＡＮＤゲート７１の２つの入力端子は、それぞれ、電圧比較器１２の出力端子と、ＲＳ−ＦＦ１４ａの出力端子Ｑに接続されている。ＡＮＤゲート７２の２つの入力端子は、それぞれ、電圧比較器１３の出力端子と、ＲＳ−ＦＦ１４ａの反転出力Ｑ＃に接続されている。
【００６３】
ＡＮＤゲート７１、７２の出力端子は、入力端子に接続されている。ＲＳ−ＦＦ７３は、ＡＮＤゲート７１および７２で検出したエラー情報を保持するためのものである。
【００６４】
受信したデータからエラーを検出すると、エラー検出出力端子７４はＨレベルとなり、他の回路にエラーを検出したことを知らせる。通常、この端子はＬレベルである。
【００６５】
電源投入時、システムの起動時、あるいは、バスに有効なデータが送られてきていない場合等において、ＲＳ−ＦＦ７３の状態をリセットするために、エラー検出リセット端子７５をＨレベルにする。この端子は、通常使用時にはＬレベルにしておく。
【００６６】
次に、本実施形態における受信回路の動作を、図８を使って説明する。図８は、図７の受信回路の各部分における、信号レベルの遷移を示すタイミングチャートである。
【００６７】
図８の各段の波形は、上から、送信回路１３３ａまたは１３３ｂの出力端子（ＤＲＶ）、入力端子１０（ＩＮ）、電圧比較器１２の出力（Ａ）、電圧比較器１３の出力（Ｂ）、出力端子１５（ＯＵＴ）、ＡＮＤゲート７１の出力（Ｅ）、エラー検出出力端子７４（ＥＲＲＯＲ）で観測したものである。以下、各観測点を、ＤＲＶ、ＩＮ、Ａ、Ｂ、ＯＵＴ、Ｅ、ＥＲＲＯＲと呼ぶことにする。
【００６８】
送信回路１３３ａより、図８のＤＲＶに示すようなデータが出力された場合、配線１３０ａ、１３０ｂ間でクロストークが生じ、そのクロストーク波形が受信回路１３４ｂ内の入力端子１０に入力される。その波形を図８のＩＮに示す。前述の図４の説明と同様に、送信回路１３３ａの出力（ＤＲＶ）がＬレベル、Ｈレベル間で遷移するところで、ＩＮにおいてパルス信号８１、８２、８３が発生する。
【００６９】
パルス信号８１、８３のような、終端電圧Ｖｔよりも高い側のパルス信号を受信すると、電圧比較器１２の出力Ａにおいて、Ｈレベルのパルスが発生する。また、パルス信号８２のような、終端電圧Ｖｔよりも低い側のパルス信号を受信すると、電圧比較器１３の出力Ｂにおいて、Ｈレベルのパルスが発生する。ここで、パルス信号８２が、外部からのノイズなどの影響を受けたことにより欠落したとする。この場合、電圧比較器１３の出力Ｂにおけるパルス信号８４が発生しないため、データ出力端子ＯＵＴはＬレベルに遷移せずに、Ｈレベルのままとなる。その後、入力端子１０にパルス信号８３が入ると、ＡがＨレベルとなり、ＲＳ−ＦＦ１４ａに接続されたデータ出力端子ＯＵＴをＨレベルにしようとする。しかし、この段階において、データ出力端子ＯＵＴはＨレベルのままである。
【００７０】
パルス信号８２のデータが欠落しなかった場合は、データ出力端子ＯＵＴはＬレベルになっているはずである。このことから、受信パルスと受信回路が保持しているデータとの間に矛盾が生じており、エラーであることが判る。このエラーの場合、ＲＳ−ＦＦ１４ａの出力Ｑと、電圧比較器１２の出力Ａは、両方ともＨレベルとなり、ＡＮＤゲート７１の出力ＥはＨレベルとなる。この出力は通常Ｌレベルである。このＡＮＤゲート７１の出力がＨレベルとなることで、ＲＳ−ＦＦ７３の出力７４（ＥＲＲＯＲ）がＨレベルとなり、エラーを検出したことを他の回路に知らせる。この出力ＥＲＲＯＲの状態は、エラー検出リセット端子７５がＬレベルとなる（リセットされる）まで保持される。
【００７１】
以上のように、本実施形態による受信回路を、クロストーク信号のような有極性ＲＴＺ信号の受信に用いることで、データ電送の高速化の他に、データ欠落等によるデータ伝送中のエラー検出が可能となる。
【００７２】
次に、本発明の第３の実施形態を、図９を用いて説明する。図９は、本発明の第２の実施形態によるエラー検出機能付受信回路を応用して、エラー訂正が可能となるシステムの構成図である。
【００７３】
９１は、前述の第２の実施形態による受信回路である。
【００７４】
受信回路９１には、データ受信時に検出したエラーを知らせるためのエラー検出出力端子と、エラー検出出力をリセットするためのリセット入力端子、が設けられている。ここで、エラー検出出力端子の状態をＥ０で表す。９２ａ、９２ｂ、９２ｃ、９２ｄは、Ｄフリップフロップ（Ｄ−ＦＦ）であり、受信回路９１により受信したデータを一時的に格納する。受信したデータは、クロック信号（ＣＬＫ）に同期してＤ−ＦＦに格納される。実際のシステムにおいては、受信回路９１と、Ｄ−ＦＦ９２ａ、９２ｂ、９２ｃ、９２ｄは、データバス幅と同じ組だけ設けられている。
【００７５】
９３は、データ信号と同時に送られてくるパリティ信号を受信するための受信回路である。この受信回路の出力をＰ’とする。９１および９３の各受信回路には、バスストローブ信号が入力されている。このバスストローブ信号は、図７の受信回路のエラー検出リセット端子７５に接続されている。バスストローブ信号は、有効なデータ信号が送られている期間にＬレベルとなり、他のモジュール間のデータ転送中など、有効なデータが送られていない場合にはＨレベルとなる。
【００７６】
パリティ信号は、同時に送られてくるデータ信号に誤りがないかを調べるために設けられた信号である。
【００７７】
パリティ信号は、データの送信側において、送信するデータを基に生成され、データと一緒に送信側より送られてくる。また、データ受信側（本実施形態）においても、送信側と同じ方法で、受信データを基にパリティ信号を再生成する。そして、送信側から送られてきたパリティ信号と、受信側で再生成したパリティ信号を比較し、一致していれば、送られてきたデータにエラーが無いと判断し、一致していなければ、送られてきたデータにエラーが含まれていると判断することができる。
【００７８】
９５は、受信側におけるパリティ信号生成回路であり、送信側から送られてきたデータを基に、パリティ信号を再生成する。この出力レベルをＰ’’とする。パリティ信号生成回路の例としては、ＰＲＩＮＣＩＰＬＥＳＯＦＣＭＯＳＶＬＳＩＤＥＳＩＧＮ誌（１９９３年、ＮｅｉｌＨ．Ｅ．ＷＥＳＴＥ、ＫＡＭＲＡＮＥＳＨＲＡＧＨＩＡＮ著、ＡＤＤＩＳＯＮ−ＷＥＳＬＥＹＰＵＢＬＩＳＨＩＮＧＣＯＭＰＡＮＹ発行、ページ５３７〜５３８）に記載されている。
【００７９】
９６は、排他的論理和（Ｅｘｃｌｕｓｉｖｅ−ＯＲ、ＥＸ−ＯＲ、または、ＸＯＲ）ゲートである。本実施形態では、送信側から送られてきたパリティ信号Ｐ’と、受信側で再生成したパリティ信号との比較を行い、一致していればＬレベル、不一致（エラー）であればＨレベルを出力する。このゲートの出力をｅとする。
【００８０】
９４ａ、９４ｂ、９４ｃ、９４ｄはＤ−ＦＦであり、受信回路９３により受信したパリティ信号と、受信側で再計算したパリティ信号との比較結果（エラーの有無）を一時的に格納する。
【００８１】
本実施形態において、Ｄ−ＦＦの段数は４段（ａ、ｂ、ｃ、ｄ）としている。本実施形態においては、バースト転送により一回の転送でデータバス上に送られてくるデータ数が４回である場合、或いは、外部のデータバス幅４ビットであり内部バスが１６ビットである場合のビット幅変換を行う場合を想定している。
【００８２】
本実施形態では、１回の転送で４つのデータがバースト転送されてくる場合について説明する。
【００８３】
図１０は、本実施形態の受信回路に入力される、入力波形の例である。図１０の各段は、データバス内の各データ信号（Ｄ１、Ｄ２、Ｄ３、Ｄ４）に対応する。また、バースト転送により送られてくる４つのデータの組は、それぞれ列ａ、ｂ、ｃ、ｄで表している。データ信号Ｄ１におけるデータは、ａ、ｂ、ｃ、ｄの順番で、受信回路９１に送られる。データ信号Ｄ２、Ｄ３、Ｄ４についても同様の順番で送られる。
【００８４】
各データ信号、および、各列には、受信回路により受信した際の信号（送信側より送られてきた信号）のレベルが併記されている。左側の括弧書きで示した信号レベルは、列ａの前の時点における信号レベルである。
【００８５】
ここで、データ信号Ｄ１におけるパルス信号１００が欠落したことを想定する。この場合、パルス信号１００が欠落した時点から、次のパルス信号１０１が送られてくるまでの期間、すなわち、列ｂおよび列ｃのデータは誤りであるとする。
【００８６】
次に、図１１に、図１０に示した１回のバースト転送により、図９の各Ｄ−ＦＦに格納された信号レベルを示す。本表の行方向の数は、Ｄ−ＦＦの段数（本実施形態では４段）に対応している。また、本表の列方向の数はデータ幅に対応している。
【００８７】
表の行ｅは、受信したデータの各段（ａ、ｂ、ｃ、ｄ）における、パリティ信号チェックの結果（ＲＳ−ＦＦの出力、Ｅａ、Ｅｂ、Ｅｃ、Ｅｄ）に対応している。表の行ｅは、バースト転送中の１回のデータ転送毎に、前述のパリティ信号のチェックを行った結果であり、エラーを検出した場合にＨレベルとなる。
【００８８】
表の列Ｅは、受信回路のエラー検出出力端子（Ｅ１、Ｅ２、Ｅ３、Ｅ４）の状態に対応している。表の列Ｅは、１回のバースト転送中にエラーを検出した場合、対応するデータ信号（Ｄ１、Ｄ２、Ｄ３、Ｄ４）、あるいは、エラー有無（ｅ）列が、Ｈレベルとなる。
【００８９】
ここで、図１０の入力波形において、データ信号Ｄ１の列ｂ、ｃにおいて、データ誤りが起きている。列ｂ、ｃにおいては、パリティ信号チェックによりエラーが検出されるため、行ｅ−ｂ列、および、行ｅ−ｃ列がＨレベルとなる。また、データ信号Ｄ１においては、パルス信号１０１が受信された時点で、受信回路９１によりエラーが検出されるため、列Ｅ−Ｄ１行がＨレベルとなる。このように、行Ｅにおけるエラー検出結果が１つであり、かつ、列ｅにおいてエラーが検出された場合、エラーの起きた場所を特定することができる。さらに、本発明で扱うデータは２値（Ｈレベル、Ｌレベル）であるため、エラーの起きた場所のデータを反転することで、エラーを訂正することができる。
【００９０】
なお、受信回路９３（ｅ行−Ｅ列）でエラーを検出した場合、あるいは、Ｅ列で２箇所以上エラーを検出した場合には、訂正すべきエラー箇所が特定できないので、この場合はエラー検出のみ可能となる。
【００９１】
本発明による受信回路と、受信したデータ信号とエラー情報を格納できるデータバッファとを組み合わせることで、データのエラー訂正が可能となり、信号の欠落によるシステムダウンを回避可能なシステムを構築することが可能となる。
【００９２】
次に、本発明の第４の実施形態について図１２を用いて説明する。図１２には、非接触バスを用いて構成された情報処理装置の例が示されている。プロセッサボード１２１は、１２２に示す中央処理装置（ＣＰＵ）と、１２３に示すキャッシュメモリと、１２４に示すバスブリッジを備えている。ＣＰＵ１２２、キャッシュメモリ１２３、バスブリッジ１２４は、バス配線によって相互に接続されている。
【００９３】
１２０ａ、１２０ｂはバス配線であり、バス配線１２０ａには、１２１に示すプロセッサボードと、１２９に示すバスブリッジが非接触バスで構成されている。また、バス配線１２０ｂには、バスブリッジ１２７を備えたメモリボード１２５と、バスブリッジ１２８、１２９が接続されている。
【００９４】
本発明を、バス配線１２０ａおよび１２０ｂに接続されている装置、バスブリッジ１２４、１２７、１２８、１２９に適用することで、高速かつ高信頼性なシステムを構築することが可能となる。
【００９５】
次に、本発明の第５の実施形態図１４を用いて説明する。図１４は、本発明の受信回路であって、オフセット電圧が可変な受信回路の、別の構成例である。本構成の受信回路は、図１の受信回路で、なおかつ電圧比較器１２および１３を図６に示した回路で構成した場合と同じ動作が可能である。
【００９６】
本構成の図１と異なる点は、電圧比較器１２、１３およびＲＳフリップフロップ回路１４の代わりにラッチ機能付電圧比較器１４１を設けたことである。さらに、このラッチ機能付電圧比較器１４１には、オフセット電圧を設定するために、Ｖｏｆｆｓ設定端子（ＶＣＴＲＬ端子）１４２を設けている。なお、本実施形態においては、バス配線１３０ａおよび１３０ｂが１本で構成される場合（シングルエンド）について説明したが、バス配線１３０ａおよび１３０ｂが、２本１組の差動線路である場合にも、本発明を適用することができる。この場合の受信回路の構成を、図１５に示す。
【００９７】
差動線路である場合、バス配線１３０ａおよび１３０ｂには、各々、正論理側、負論理側の２本１組の配線を備えているものとする。
【００９８】
図１５の受信回路では、図１４の基準電圧供給配線１１の代わりに、もう一つの入力端子２０が設けられている。この入力端子２０は、入力端子１０と同様に、受信回路毎に設けられている。バス配線１３０ａまたは１３０ｂの正論理側の配線は、入力端子１０に接続する。また、同バス配線の負論理側の配線は、入力端子２０に接続する。
【００９９】
次に、本実施形態のラッチ機能付電圧比較器１４１の構成例を図１６を用いて説明する。図１６は、本実施形態で用いるラッチ機能付電圧比較器１４１の構成例である。このラッチ機能付電圧比較器１４１は、第１の実施形態の図６で述べた電圧比較器と同様にオフセット電圧が可変である。本構成の図６と異なる点は、ＰＭＯＳ５１ａ、５２ａ、６１ａ、６２ａをさらに設けたことである。また、本実施形態では、出力端子にアンプ回路１６０を設けている。このアンプ回路は、電圧比較器の出力レベルが低い場合に設けると良く、出力レベルが高い場合は設けなくても構わない。
【０１００】
ＰＭＯＳ５１ａ、５２ａ、６１ａ、６２ａは、それぞれ、図６のＰＭＯＳ５１、５２、６１、６２に対応している。さらに、オフセット電圧Ｖｏｆｆｓを持たせるために、ＰＭＯＳ５１ａのチャネル幅をＷ１ａ、ＰＭＯＳ５２ａのチャネル幅をＷ２ａとすると、Ｗ１ａとＷ２ａは、次式（数２）の関係になるように設定されている。
【０１０１】
【数２】
Ｗ１ａ＞Ｗ２ａ・・・・・・・（数２）
Ｗ１ａ、Ｗ２ａの差を大きくすることで、オフセット電圧Ｖｏｆｆｓを大きくすることができる。なお、チャネル幅Ｗ１ａ、Ｗ２ａは、それぞれＰＭＯＳ５１のチャネル幅Ｗ１、ＰＭＯＳ５２のチャネル幅Ｗ２に対応している。Ｗ１とＷ１ａ、およびＷ２とＷ２ａはそれぞれ同値であるのが好ましいが、数１および数２の条件を満たす範囲であれば、異なる値でも良い。さらに、本実施形態の受信回路は、オフセット電圧Ｖｏｆｆｓを設定するための入力端子であるＶＣＴＲＬ端子が設けられており、設定端子の電圧を０Ｖ（ＧＮＤ電圧）から電源電圧ＶＤＤまでの間の値に設定することで、設定端子１４２の電圧に対応したオフセット電圧Ｖｏｆｆｓを設定することが可能となる。
【０１０２】
このように、本実施形態の受信回路を使用しても、第１の実施形態で示した受信回路と同様、オフセット電圧の動的設定が可能な受信回路を実現することができる。また、本実施形態の受信回路を用いた場合、回路素子の数を減らすことができる。
【０１０３】
次に、本実施形態の応用例を図１７に示す。図１７は、差動線路とクロストークを用いて伝送するバスシステムに、本実施形態の受信回路を適用したときの構成図である。なお、図１７では、説明の簡単のため、バスシステムを構成する１本以上のバス配線のうち、１ビット分のみを示している。
【０１０４】
差動線路で構成したバスには、方向性結合器１７１が設けられている。送信回路１７０と本実施形態による受信回路１４１は、方向性結合器１７１を介して接続されている。なお、説明の簡単のため、バスシステムに設けられた送信回路１７０、受信回路１４１、および方向性結合器１７１は、それぞれ１組だけを示している。
【０１０５】
送信回路１７０より差動のＮＲＺ信号を出力することで、方向性結合器に１７１には差動の有極性ＲＴＺ信号が生成される。この有極性ＲＴＺ信号を受信回路１４１で受信する。受信回路１４１によって、方向性結合器で生じたクロストーク信号であるＲＴＺ信号を、元のＮＲＺ信号に復号することができる。このように、本実施形態の受信回路を、差動線路で構成されるクロストークを用いたバスにも応用することができる。これにより、コモンモードノイズ等のノイズ耐性を向上させたバスシステムを構築することが可能となる。
【０１０６】
【発明の効果】
本発明により、有極性ＲＴＺ信号を用いたバスシステムにおけるデータ伝送を高速に、かつ確実に行うことが可能となり、高速化と高信頼性のバスシステムを構築することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の概略を示す構成図である。
【図２】第１の実施形態の概略を示す構成図である。
【図３】第１の実施形態で用いる電圧比較器の特性を示すグラフである。
【図４】第１の実施形態における動作を説明するためのタイミングチャートである。
【図５】第１の実施形態で用いる電圧比較器の構成図である。
【図６】第１の実施形態で用いる電圧比較器の構成図である。
【図７】本発明の第２の実施形態の概略を示す構成図である。
【図８】第２の実施形態における動作を説明するためのタイミングチャートである。
【図９】本発明の第３の実施形態の概略を示す構成図である。
【図１０】第３の実施形態における動作を説明するためのタイミングチャートである。
【図１１】第３の実施形態における動作を説明するための図である。
【図１２】本発明の第４の実施形態の概略を示す構成図である。
【図１３】従来技術の概略を示す構成図である。
【図１４】本発明の第５の実施形態の概略を示す構成図である。
【図１５】第５の実施形態の概略を示す構成図である。
【図１６】第５の実施形態で用いるラッチ機能付電圧比較器の構成図である。
【図１７】第５の実施形態によるラッチ機能付電圧比較器の応用例を説明するための構成図である。
【符号の説明】
１０・・・データ入力端子、１１・・・基準電圧供給配線、
１２、１３・・・電圧比較器、
１４、１４ａ、７３・・・ＲＳフリップフロップ（ＲＳ−ＦＦ）、
１５・・・データ出力端子、２０・・・負論理データ入力端子、
４１、４２、４３、４４、８１、８２、８３、８４、１００、１０１・・・パルス信号、
５１、５２、６１、６２、５１ａ、５２ａ、６１ａ、６２ａ・・・ＰチャネルＭＯＳＦＥＴ、
５３、５４、５５・・・ＮチャネルＭＯＳＦＥＴ、
７１、７２・・・ＡＮＤ（アンド）ゲート、
７４・・・エラー検出出力端子、７５・・・エラー検出リセット端子、
９１、９３・・・エラー検出機能付受信回路、
９２ａ、９２ｂ、９２ｃ、９２ｄ、９４ａ、９４ｂ、９４ｃ、９４ｄ・・・Ｄフリップフロップ、
９５・・・パリティ信号生成回路、
９６・・・ＥＸ−ＯＲ（排他的論理和）ゲート、
１２０ａ、１２０ｂ・・・バス配線、１２１・・・プロセッサボード、
１２２・・・中央処理装置（ＣＰＵ）、１２３・・・キャッシュメモリ、
１２４、１２７、１２８、１２９・・・バスブリッジ、
１２５・・・メモリボード、１２６・・・メモリモジュール、
１３０ａ・・・バス配線、１３０ｂ・・・スタブ配線、
１３１ａ、１３１ｂ・・・モジュール、
１３２ａ、１３２ｂ・・・半導体集積回路、
１３３ａ、１３３ｂ、１７０・・・送信回路、
１３４ａ、１３４ｂ・・・受信回路、
１３５ａ、１３５ｂ・・・終端抵抗、１４１・・・ラッチ機能付電圧比較器、
１４２・・・オフセット電圧設定端子、１６０・・・アンプ回路、
１７１・・・方向性結合器。

Claims

入力信号振幅の１０％以上５０％以下のオフセット値を持つ電圧比較器を２つと、ＲＳフリップフロップ回路を１つを有し、前記２つの電圧比較器からの出力信号をそれぞれ前記ＲＳフリップフロップ回路のＳｅｔ入力端子とＲｅｓｅｔ入力端子に接続し、有極性ＲＴＺ信号をＮＲＴＺ信号に変換するデータ受信回路を有するバスシステムであって、
前記バスシステムに接続されている機能モジュールには、エラー検出が可能な前記データ受信回路と、前記機能モジュール以外からの受信データを一時的に蓄えるための複数のデータバッファと、前記受信データのパリティチェックの結果を蓄えるための複数のバッファとを備え、前記データバッファと前記バッファはデータバス幅と同じ組だけ設けられており、
前記データ受信回路は、前記ＲＳフリップフロップ回路が保持しているデータと一方の前記電圧比較器の信号とのＡＮＤ回路を有し、前記ＡＮＤ回路により前記ＲＳフリップフロップ回路の保持データと前記電圧比較器の信号のＡＮＤをとることで、連続する同極性の信号が入力されるというエラーを検出するものであり、
前記データ受信回路によりデータ受信中に検出したエラーと、前記データバス幅と同じ組だけ設けられた前記バッファに蓄えたパリティチェックの結果とを用いることで、エラーの場所を特定し、このエラーを訂正することを特徴とするバスシステム。
請求項１記載のバスシステムにおいて、
前記データ受信回路に設けられた電圧比較器は、オフセット電圧を制御するためのオフセット電圧制御回路を有し、
前記オフセット電圧制御回路によりオフセット電圧が可変であることを特徴とするバスシステム。
請求項１または２記載のバスシステムを備えたことを特徴とする情報処理装置。