JP2000174826A - シングルエンドゼロレシーバ回路 - Google Patents
シングルエンドゼロレシーバ回路Info
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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- Manipulation Of Pulses (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 グリッジに起因する内部回路の誤動作をなく
し、グリッジ対策回路を不要とする差動データのシング
ルエンドゼロレシーバを提供することである。 【解決手段】 差動データ入力信号１，２を入力し、入
力電圧がともに第１のしきい値電圧より低いか否かを検
出する低しきい値検出回路３と、差動データ入力信号
１，２を入力し、いずれか一方の入力電圧が、第２のし
きい値電圧より高いか否かを検出する高しきい値検出回
路４と、シングルエンドゼロ信号を出力するセット／リ
セットラッチ回路５を有して構成される。セット／リセ
ットラッチ回路５は、差動データ入力信号１，２のレベ
ルがともに前記第１のしきい値以下のときセットされ、
差動データ入力信号１，２のいずれか一方のレベルが前
記第２のしきい値以上のときリセットされる。
し、グリッジ対策回路を不要とする差動データのシング
ルエンドゼロレシーバを提供することである。 【解決手段】 差動データ入力信号１，２を入力し、入
力電圧がともに第１のしきい値電圧より低いか否かを検
出する低しきい値検出回路３と、差動データ入力信号
１，２を入力し、いずれか一方の入力電圧が、第２のし
きい値電圧より高いか否かを検出する高しきい値検出回
路４と、シングルエンドゼロ信号を出力するセット／リ
セットラッチ回路５を有して構成される。セット／リセ
ットラッチ回路５は、差動データ入力信号１，２のレベ
ルがともに前記第１のしきい値以下のときセットされ、
差動データ入力信号１，２のいずれか一方のレベルが前
記第２のしきい値以上のときリセットされる。
Description
【０００１】
【発明の属する技術分野】本発明は差動データのシング
ルエンドゼロレシーバ回路に関するものである。
ルエンドゼロレシーバ回路に関するものである。
【０００２】
【従来の技術】以下、従来の差動データのシングルエン
ドゼロレシーバ回路について図４及び図５を参照して説
明する。図４に従来の差動データのシングルエンドゼロ
レシーバ回路の一実施例を示す。図５に図４のシングル
エンドゼロレシーバ回路のタイミングチャートを示し、
具体的には差動データ入力信号１８（ＤＡＴＡ＋）及び
差動データ入力信号１９（ＤＡＴＡ−）と、シュミット
バッファ２０，２１の出力及びシングルエンドゼロ信号
（以下、シングルエンド０信号と呼び、ＳＥ０はその略
称である。）の出力を示している。図４において、シュ
ミットバッファ２０，２１は、それぞれ入力スレッショ
ルドヒステリシスを持っている。シュミットバッファ２
０の出力は、図5に示すようにａ1、ａ4、ａ5、及びａ6
の順で変化する。同様にシュミットバッファ２１の出力
は、ａ2、ａ3の順で変化する。シングルエンド０信号
（ＳＥ０）は、シュミットバッファ２０，２１の出力を
ＮＯＲゲート２２でデコードするため、ａ1からａ2の期
間及びａ3からａ4の期間に、シングルエンド０信号（Ｓ
Ｅ０）のグリッジを発生する。
ドゼロレシーバ回路について図４及び図５を参照して説
明する。図４に従来の差動データのシングルエンドゼロ
レシーバ回路の一実施例を示す。図５に図４のシングル
エンドゼロレシーバ回路のタイミングチャートを示し、
具体的には差動データ入力信号１８（ＤＡＴＡ＋）及び
差動データ入力信号１９（ＤＡＴＡ−）と、シュミット
バッファ２０，２１の出力及びシングルエンドゼロ信号
（以下、シングルエンド０信号と呼び、ＳＥ０はその略
称である。）の出力を示している。図４において、シュ
ミットバッファ２０，２１は、それぞれ入力スレッショ
ルドヒステリシスを持っている。シュミットバッファ２
０の出力は、図5に示すようにａ1、ａ4、ａ5、及びａ6
の順で変化する。同様にシュミットバッファ２１の出力
は、ａ2、ａ3の順で変化する。シングルエンド０信号
（ＳＥ０）は、シュミットバッファ２０，２１の出力を
ＮＯＲゲート２２でデコードするため、ａ1からａ2の期
間及びａ3からａ4の期間に、シングルエンド０信号（Ｓ
Ｅ０）のグリッジを発生する。
【０００３】
【発明が解決しようとする課題】しかしながら、本来、
必要としているシングルエンド０信号（ＳＥ０）のアク
ティブ期間はａ5からａ6の期間である。このように差動
データ入力信号１８（ＤＡＴＡ＋）及び差動データ入力
信号１９（ＤＡＴＡ−）がクロス変換をするときにシン
グルエンド０信号（ＳＥ０）にグリッジ信号が発生して
しまうため、シングルエンド０信号（ＳＥ０）を入力す
る側でグリッジ対策を施す必要があり回路設計上の制約
となっていた。
必要としているシングルエンド０信号（ＳＥ０）のアク
ティブ期間はａ5からａ6の期間である。このように差動
データ入力信号１８（ＤＡＴＡ＋）及び差動データ入力
信号１９（ＤＡＴＡ−）がクロス変換をするときにシン
グルエンド０信号（ＳＥ０）にグリッジ信号が発生して
しまうため、シングルエンド０信号（ＳＥ０）を入力す
る側でグリッジ対策を施す必要があり回路設計上の制約
となっていた。
【０００４】本発明の目的は、グリッジに起因する内部
回路の誤動作をなくし、グリッジ対策回路を不要とする
差動データのシングルエンドゼロレシーバを提供するこ
とである。
回路の誤動作をなくし、グリッジ対策回路を不要とする
差動データのシングルエンドゼロレシーバを提供するこ
とである。
【０００５】
【課題を解決するための手段】本発明によれば、第１及
び第２の差動データ入力信号を入力し、入力電圧がとも
に第１のしきい値電圧より低いか否かを検出する低しき
い値検出回路と、前記第１及び前記第２の差動データ入
力信号を入力し、前記第１及び第２の差動データ入力信
号の内のいずれか一方の入力電圧が、前記第１のしきい
値電圧よりも高く設定されている第２のしきい値電圧よ
り高いか否かを検出する高しきい値検出回路と、シング
ルエンドゼロ信号を出力するセット／リセットラッチ回
路を有して構成され、前記セット／リセットラッチ回路
は、前記両差動データ入力信号のレベルがともに前記第
１のしきい値以下のときセットされ、前記両差動データ
入力信号のいずれか一方のレベルが前記第２のしきい値
以上のときリセットされることを特徴とするシングルエ
ンドゼロレシーバ回路が得られる。
び第２の差動データ入力信号を入力し、入力電圧がとも
に第１のしきい値電圧より低いか否かを検出する低しき
い値検出回路と、前記第１及び前記第２の差動データ入
力信号を入力し、前記第１及び第２の差動データ入力信
号の内のいずれか一方の入力電圧が、前記第１のしきい
値電圧よりも高く設定されている第２のしきい値電圧よ
り高いか否かを検出する高しきい値検出回路と、シング
ルエンドゼロ信号を出力するセット／リセットラッチ回
路を有して構成され、前記セット／リセットラッチ回路
は、前記両差動データ入力信号のレベルがともに前記第
１のしきい値以下のときセットされ、前記両差動データ
入力信号のいずれか一方のレベルが前記第２のしきい値
以上のときリセットされることを特徴とするシングルエ
ンドゼロレシーバ回路が得られる。
【０００６】さらに、本発明によれば、前記低しきい値
検出回路は、それぞれ前記第１及び前記第２の差動デー
タ入力信号を入力とする第１及び第２の低しきい値バッ
ファと、前記両低しきい値バッファの出力を入力とする
ＯＲゲートを具備して構成されていることを特徴とする
シングルエンドゼロレシーバ回路が得られる。
検出回路は、それぞれ前記第１及び前記第２の差動デー
タ入力信号を入力とする第１及び第２の低しきい値バッ
ファと、前記両低しきい値バッファの出力を入力とする
ＯＲゲートを具備して構成されていることを特徴とする
シングルエンドゼロレシーバ回路が得られる。
【０００７】さらに、本発明によれば、前記高しきい値
検出回路は、それぞれ前記第１及び前記第２の差動デー
タ入力信号を入力とする第１及び第２の高しきい値バッ
ファと、前記両高しきい値バッファの出力を入力とする
ＮＯＲゲートを具備して構成されていることを特徴とす
るシングルエンドゼロレシーバ回路が得られる。
検出回路は、それぞれ前記第１及び前記第２の差動デー
タ入力信号を入力とする第１及び第２の高しきい値バッ
ファと、前記両高しきい値バッファの出力を入力とする
ＮＯＲゲートを具備して構成されていることを特徴とす
るシングルエンドゼロレシーバ回路が得られる。
【０００８】さらに、本発明によれば、前記セット／リ
セットラッチ回路は、それぞれ前記ＯＲゲートの出力及
び前記ＮＯＲゲートの出力を入力とする第１及び第２の
ＮＡＮＤゲートで構成され、前記第１及び前記第２のＮ
ＡＮＤゲートがたすきがけ方式で接続されていることを
特徴とするシングルエンドゼロレシーバ回路が得られ
る。
セットラッチ回路は、それぞれ前記ＯＲゲートの出力及
び前記ＮＯＲゲートの出力を入力とする第１及び第２の
ＮＡＮＤゲートで構成され、前記第１及び前記第２のＮ
ＡＮＤゲートがたすきがけ方式で接続されていることを
特徴とするシングルエンドゼロレシーバ回路が得られ
る。
【０００９】さらに、本発明によれば、前記セット／リ
セットラッチ回路は、前記第１及び第２の低しきい値バ
ッファが共に論理値ゼロを検出したときにセットされ、
前記第１及び第２の高しきい値バッファのいずれか一方
が論理値１を検出したときにリセットされることを特徴
とするシングルエンドゼロレシーバ回路が得られる。
セットラッチ回路は、前記第１及び第２の低しきい値バ
ッファが共に論理値ゼロを検出したときにセットされ、
前記第１及び第２の高しきい値バッファのいずれか一方
が論理値１を検出したときにリセットされることを特徴
とするシングルエンドゼロレシーバ回路が得られる。
【００１０】さらに、本発明によれば、データ信号を送
信しないアイドル状態のときは、一方の差動データ入力
信号がハイレベルに、他方の差動データ入力信号がロー
レベルになるようにデータ線がプルアップ及びプルダウ
ンされていることを特徴とするシングルエンドゼロレシ
ーバ回路が得られる。
信しないアイドル状態のときは、一方の差動データ入力
信号がハイレベルに、他方の差動データ入力信号がロー
レベルになるようにデータ線がプルアップ及びプルダウ
ンされていることを特徴とするシングルエンドゼロレシ
ーバ回路が得られる。
【００１１】さらに、本発明によれば、前記一方の差動
データ入力信号の立ち上がり時間と前記他方の差動デー
タ入力信号の立ち下がり時間がアンバランスのときで
も、前記セット／リセットラッチ回路は、シングルエン
ドゼロ信号のアクティブ幅を満足させるために、互いに
異なるタイミングでセット、リセットする構成を取り、
前記シングルエンドゼロ信号のグリッジ発生を抑えるこ
とができることを特徴とするシングルエンドゼロレシー
バ回路が得られる。
データ入力信号の立ち上がり時間と前記他方の差動デー
タ入力信号の立ち下がり時間がアンバランスのときで
も、前記セット／リセットラッチ回路は、シングルエン
ドゼロ信号のアクティブ幅を満足させるために、互いに
異なるタイミングでセット、リセットする構成を取り、
前記シングルエンドゼロ信号のグリッジ発生を抑えるこ
とができることを特徴とするシングルエンドゼロレシー
バ回路が得られる。
【００１２】
【発明の実施の形態】以下、本発明の差動データのシン
グルエンドゼロレシーバの実施の形態について図１を参
照して説明する。図１に示すように、本実施の形態に係
るシングルエンドゼロレシーバは、２本の差動データ入
力信号１（ＤＡＴＡ＋），２（ＤＡＴＡ−）を入力し、
電圧がともに所定の低しきい値電圧より低いことを検出
する低しきい値検出回路３と、２本の差動データ入力信
号１（ＤＡＴＡ＋），２（ＤＡＴＡ−）のどちらか一方
の入力電圧が所定の高しきい値より高いことを検出する
高しきい値検出回路４と、シングルエンド０信号６（Ｓ
Ｅ０）を出力するセット／リセットラッチ５を具備して
構成される。
グルエンドゼロレシーバの実施の形態について図１を参
照して説明する。図１に示すように、本実施の形態に係
るシングルエンドゼロレシーバは、２本の差動データ入
力信号１（ＤＡＴＡ＋），２（ＤＡＴＡ−）を入力し、
電圧がともに所定の低しきい値電圧より低いことを検出
する低しきい値検出回路３と、２本の差動データ入力信
号１（ＤＡＴＡ＋），２（ＤＡＴＡ−）のどちらか一方
の入力電圧が所定の高しきい値より高いことを検出する
高しきい値検出回路４と、シングルエンド０信号６（Ｓ
Ｅ０）を出力するセット／リセットラッチ５を具備して
構成される。
【００１３】次に、上記した構成のシングルエンドゼロ
レシーバの動作について説明する。図１において、２本
の差動データ入力信号１（ＤＡＴＡ＋），２（ＤＡＴＡ
−）が共に前記所定の低しきい値電圧より低いとき、低
しきい値検出回路３が１（ハイレベル）を出力し、セッ
ト／リセットラッチ５のセット信号をアクティブにす
る。このとき、２本の差動データ入力信号１（ＤＡＴＡ
＋），２（ＤＡＴＡ−）がともに前記所定の高しきい値
電圧より低いので、高しきい値検出回路４の出力は０
（ローレベル）となり、セット／リセットラッチ５のリ
セット信号はインアクティブとなる。従って、シングル
エンド０信号６（ＳＥ０）は１（ハイレベル）になる。
レシーバの動作について説明する。図１において、２本
の差動データ入力信号１（ＤＡＴＡ＋），２（ＤＡＴＡ
−）が共に前記所定の低しきい値電圧より低いとき、低
しきい値検出回路３が１（ハイレベル）を出力し、セッ
ト／リセットラッチ５のセット信号をアクティブにす
る。このとき、２本の差動データ入力信号１（ＤＡＴＡ
＋），２（ＤＡＴＡ−）がともに前記所定の高しきい値
電圧より低いので、高しきい値検出回路４の出力は０
（ローレベル）となり、セット／リセットラッチ５のリ
セット信号はインアクティブとなる。従って、シングル
エンド０信号６（ＳＥ０）は１（ハイレベル）になる。
【００１４】２本の差動データ入力信号１（ＤＡＴＡ
＋），２（ＤＡＴＡ−）が共に、前記所定の低しきい値
電圧より低い状態から、２本の差動データ入力信号１
（ＤＡＴＡ＋），２（ＤＡＴＡ−）のいずれか一方が前
記所定の高しきい値電圧より高いレベルになると、高し
きい値検出回路４の出力が１（ハイレベル）となり、セ
ット／リセットラッチ５のリセット信号をアクティブに
する。このとき、低しきい値検出回路３の出力は、一方
の差動データ入力信号が低しきい値電圧より高いため０
（ローレベル）となる。従って、セット／リセットラッ
チ５のセット信号はインアクティブである。このとき、
シングルエンド０信号６（ＳＥ０）は０（ローレベル）
となる。
＋），２（ＤＡＴＡ−）が共に、前記所定の低しきい値
電圧より低い状態から、２本の差動データ入力信号１
（ＤＡＴＡ＋），２（ＤＡＴＡ−）のいずれか一方が前
記所定の高しきい値電圧より高いレベルになると、高し
きい値検出回路４の出力が１（ハイレベル）となり、セ
ット／リセットラッチ５のリセット信号をアクティブに
する。このとき、低しきい値検出回路３の出力は、一方
の差動データ入力信号が低しきい値電圧より高いため０
（ローレベル）となる。従って、セット／リセットラッ
チ５のセット信号はインアクティブである。このとき、
シングルエンド０信号６（ＳＥ０）は０（ローレベル）
となる。
【００１５】次に、上記したシングルエンドゼロレシー
バを図２及び図３を参照してより具体的に説明する。図
２は、図１のシングルエンドゼロレシーバの基本構成を
具体的にロジックで構成した例を示す。図２を参照する
と、一方の差動データ入力信号７（ＤＡＴＡ＋）は低し
きい値バッファ９と高しきい値バッファ１１に入力さ
れ、他方の差動データ入力信号８（ＤＡＴＡ−）は低し
きい値バッファ１０と高しきい値バッファ１２に入力さ
れる。
バを図２及び図３を参照してより具体的に説明する。図
２は、図１のシングルエンドゼロレシーバの基本構成を
具体的にロジックで構成した例を示す。図２を参照する
と、一方の差動データ入力信号７（ＤＡＴＡ＋）は低し
きい値バッファ９と高しきい値バッファ１１に入力さ
れ、他方の差動データ入力信号８（ＤＡＴＡ−）は低し
きい値バッファ１０と高しきい値バッファ１２に入力さ
れる。
【００１６】ここで、説明をわかりやすいものにするた
めに、低しきい値バッファ９及び高しきい値バッファ１
１の出力を、差動データ入力信号７（ＤＡＴＡ＋）の入
力電圧が０．８Ｖとなるところで、そこを境に反転さ
せ、低しきい値バッファ１０及び高しきい値バッファ１
２の出力を、差動データ入力信号８（ＤＡＴＡ−）の入
力電圧が１．３Ｖとなるところで、そこを境に反転させ
るものとする。
めに、低しきい値バッファ９及び高しきい値バッファ１
１の出力を、差動データ入力信号７（ＤＡＴＡ＋）の入
力電圧が０．８Ｖとなるところで、そこを境に反転さ
せ、低しきい値バッファ１０及び高しきい値バッファ１
２の出力を、差動データ入力信号８（ＤＡＴＡ−）の入
力電圧が１．３Ｖとなるところで、そこを境に反転させ
るものとする。
【００１７】ＯＲゲート１３は低しきい値バッファ９，
１０の出力を入力している。ＮＯＲゲート１４は高しき
い値バッファ１１，１２の出力を入力する。さらにＮＡ
ＮＤゲート１５，１６でたすきかけ方式のセット／リセ
ットのラッチ回路を構成している。ＯＲゲート１３の出
力がセット入力、ＮＯＲゲート１４の出力がリセット入
力となる。
１０の出力を入力している。ＮＯＲゲート１４は高しき
い値バッファ１１，１２の出力を入力する。さらにＮＡ
ＮＤゲート１５，１６でたすきかけ方式のセット／リセ
ットのラッチ回路を構成している。ＯＲゲート１３の出
力がセット入力、ＮＯＲゲート１４の出力がリセット入
力となる。
【００１８】図２に示すような２本の差動データ入力信
号１（ＤＡＴＡ＋），２（ＤＡＴＡ−）が入力されてき
た場合のシングルエンドゼロレシーバの動作を図３で説
明する。図３に示すように、２本の差動データ（ＤＡＴ
Ａ＋），（ＤＡＴＡ−）でデータを送信するとき、通常
１／０の対になった形でデータを変化させる。２本の差
動データ（ＤＡＴＡ＋），（ＤＡＴＡ−）が同時に０の
ときはパケットの終了を意味し、シングルエンド０信号
１７が１の状態である。また、データを送信しないアイ
ドル状態のときは、一方の差動データが１、もう一方の
差動データが０になるようにデータ線がプルアップ及び
プルダウンされている。
号１（ＤＡＴＡ＋），２（ＤＡＴＡ−）が入力されてき
た場合のシングルエンドゼロレシーバの動作を図３で説
明する。図３に示すように、２本の差動データ（ＤＡＴ
Ａ＋），（ＤＡＴＡ−）でデータを送信するとき、通常
１／０の対になった形でデータを変化させる。２本の差
動データ（ＤＡＴＡ＋），（ＤＡＴＡ−）が同時に０の
ときはパケットの終了を意味し、シングルエンド０信号
１７が１の状態である。また、データを送信しないアイ
ドル状態のときは、一方の差動データが１、もう一方の
差動データが０になるようにデータ線がプルアップ及び
プルダウンされている。
【００１９】図３は、差動データ入力信号の立ち上がり
時間と立ち下がり時間がアンバランスのときのものであ
る。すなわち、立ち上がり時間が立ち下がり時間よりも
長いという状態である。従来のシングルエンド０レシー
バ回路の構成では、立ち上がり時間と立ち下がり時間が
アンバランスのときにシングルエンド０信号１７（ＳＥ
０）のグリッジの発生が起こりやすかった。本発明は、
立ち上がり時間と立ち下がり時間がアンバランスのとき
でもシングルエンド０信号１７（ＳＥ０）のグリッジの
発生を起こさないようにするためのものである。
時間と立ち下がり時間がアンバランスのときのものであ
る。すなわち、立ち上がり時間が立ち下がり時間よりも
長いという状態である。従来のシングルエンド０レシー
バ回路の構成では、立ち上がり時間と立ち下がり時間が
アンバランスのときにシングルエンド０信号１７（ＳＥ
０）のグリッジの発生が起こりやすかった。本発明は、
立ち上がり時間と立ち下がり時間がアンバランスのとき
でもシングルエンド０信号１７（ＳＥ０）のグリッジの
発生を起こさないようにするためのものである。
【００２０】図２の低しきい値バッファ９は、差動デー
タ入力信号１（ＤＡＴＡ＋）の低しきい値側、すなわち
図３の中のＡ3、Ａ6、Ａ10及びＡ11で変化する。同様
に、もう一方の低しきい値バッファ１０は差動データ入
力信号２（ＤＡＴＡ−）の低しきい値側、すなわち図３
の中のＡ2,Ａ7で変化する。高しきい値バッファ１１
は、差動データ入力信号１（ＤＡＴＡ＋）の高しきい値
側、すなわち図３の中のＡ1、Ａ8、Ａ9、及びＡ12で変
化する。同様にもう一方の高しきい値バッファ１２は、
差動データ入力信号２（ＤＡＴＡ−）の高しきい値側、
すなわち図３の中のＡ4及びＡ5で変化する。
タ入力信号１（ＤＡＴＡ＋）の低しきい値側、すなわち
図３の中のＡ3、Ａ6、Ａ10及びＡ11で変化する。同様
に、もう一方の低しきい値バッファ１０は差動データ入
力信号２（ＤＡＴＡ−）の低しきい値側、すなわち図３
の中のＡ2,Ａ7で変化する。高しきい値バッファ１１
は、差動データ入力信号１（ＤＡＴＡ＋）の高しきい値
側、すなわち図３の中のＡ1、Ａ8、Ａ9、及びＡ12で変
化する。同様にもう一方の高しきい値バッファ１２は、
差動データ入力信号２（ＤＡＴＡ−）の高しきい値側、
すなわち図３の中のＡ4及びＡ5で変化する。
【００２１】図２の中で、０Ｒゲート１３の出力は、Ｎ
ＡＮＤゲート１５，１６で構成しているセット／リセッ
トラッチのセット信号である。図３の中のＡ10でＯＲゲ
ート１３の出力が０、すなわちセット信号がアクティブ
となる。このとき、リセット信号であるＮＯＲゲート１
４の出力は１、すなわちインアクティブである。従っ
て、図３のＡ10でシングルエンド０信号１７（ＳＥ０）
が１、すなわちアクティブとなる。図３の中のＡ11で
は、差動データ入力信号１（ＤＡＴＡ＋）が０から１へ
変化するので、低しきい値バッファ９が変化し、同時に
ＯＲゲート１３も０から１へ変化する。このとき、シン
グルエンド０信号１７（ＳＥ０）のセット信号はインア
クティブとなるが、リセット信号であるＮＯＲゲート１
４の出力も１であるため、インアクティブとなる。
ＡＮＤゲート１５，１６で構成しているセット／リセッ
トラッチのセット信号である。図３の中のＡ10でＯＲゲ
ート１３の出力が０、すなわちセット信号がアクティブ
となる。このとき、リセット信号であるＮＯＲゲート１
４の出力は１、すなわちインアクティブである。従っ
て、図３のＡ10でシングルエンド０信号１７（ＳＥ０）
が１、すなわちアクティブとなる。図３の中のＡ11で
は、差動データ入力信号１（ＤＡＴＡ＋）が０から１へ
変化するので、低しきい値バッファ９が変化し、同時に
ＯＲゲート１３も０から１へ変化する。このとき、シン
グルエンド０信号１７（ＳＥ０）のセット信号はインア
クティブとなるが、リセット信号であるＮＯＲゲート１
４の出力も１であるため、インアクティブとなる。
【００２２】よって、シングルエンド０信号１７（ＳＥ
０）は前の状態の１を保持しアクティブのままとなる。
図３の中のＡ12では、差動データ入力信号１（ＤＡＴＡ
＋）が高しきい値になるので、高しきい値バッファ１１
が変化し、同時にＮＯＲゲート１４も１から０に変化す
る。このときセット／リセットラッチのリセットがアク
ティブ、セットがインアクティブとなるので、シングル
エンド０信号ＳＥ０はインアクティブとなる。シングル
エンド０信号ＳＥ０のセット／リセットラッチは、シン
グルエンド０信号１７（ＳＥ０）のアクティブ幅を満足
させるため、図３のＡ10のタイミングでセット、Ａ12の
タイミングでリセットする構成を取っている。このよう
にシングルエンド０信号１７（ＳＥ０）をデコードする
ことで、２本の差動データ入力信号の立ち上がり時間と
立ち下がり時間がアンバランスであったとしてもシング
ルエンド０信号１７（ＳＥ０）のグリッジ発生を抑える
ことができる。
０）は前の状態の１を保持しアクティブのままとなる。
図３の中のＡ12では、差動データ入力信号１（ＤＡＴＡ
＋）が高しきい値になるので、高しきい値バッファ１１
が変化し、同時にＮＯＲゲート１４も１から０に変化す
る。このときセット／リセットラッチのリセットがアク
ティブ、セットがインアクティブとなるので、シングル
エンド０信号ＳＥ０はインアクティブとなる。シングル
エンド０信号ＳＥ０のセット／リセットラッチは、シン
グルエンド０信号１７（ＳＥ０）のアクティブ幅を満足
させるため、図３のＡ10のタイミングでセット、Ａ12の
タイミングでリセットする構成を取っている。このよう
にシングルエンド０信号１７（ＳＥ０）をデコードする
ことで、２本の差動データ入力信号の立ち上がり時間と
立ち下がり時間がアンバランスであったとしてもシング
ルエンド０信号１７（ＳＥ０）のグリッジ発生を抑える
ことができる。
【００２３】
【発明の効果】本発明によれば、２本の差動データ入力
信号がクロス変化するときにシングルエンド０のグリッ
ジの発生が抑えられるため、グリッジに起因する内部回
路の誤動作がなくなる。また、グリッジ対策回路が不要
となる。
信号がクロス変化するときにシングルエンド０のグリッ
ジの発生が抑えられるため、グリッジに起因する内部回
路の誤動作がなくなる。また、グリッジ対策回路が不要
となる。
【００２４】又、本発明によれば、一方の差動データ入
力信号の立ち上がり時間と他方の差動データ入力信号の
立ち下がり時間がアンバランスのときでも、セット／リ
セットラッチ回路が、シングルエンドゼロ信号のアクテ
ィブ幅を満足させるために、互いに異なるタイミングで
セット、リセットする構成を取っているので、シングル
エンドゼロ信号のグリッジ発生を抑えることができる。
力信号の立ち上がり時間と他方の差動データ入力信号の
立ち下がり時間がアンバランスのときでも、セット／リ
セットラッチ回路が、シングルエンドゼロ信号のアクテ
ィブ幅を満足させるために、互いに異なるタイミングで
セット、リセットする構成を取っているので、シングル
エンドゼロ信号のグリッジ発生を抑えることができる。
【図１】本発明のシングルエンドゼロレシーバ回路の構
成を示した図である。
成を示した図である。
【図２】図１のシングルエンドゼロレシーバ回路の基本
構成をロジックで構成した例を示した図である。
構成をロジックで構成した例を示した図である。
【図３】図２のシングルエンドゼロレシーバ回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図４】従来のシングルエンドゼロレシーバ回路の構成
を示した図である。
を示した図である。
【図５】図４の従来のシングルエンドゼロレシーバ回路
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
１，２ 差動データ入力信号 ３ 低しきい値検出回路 ４ 高しきい値検出回路 ５ セット／リセットラッチ ６，１７ シングルエンド０信号 ７，８ 差動データ入力信号 ９，１０ 低しきい値バッファ １１，１２ 高しきい値バッファ １３ ＯＲゲート １４ ＮＯＲゲート １５，１６ ＮＡＮＤゲート
Claims (7)
- 【請求項１】 第１及び第２の差動データ入力信号を入
力し、入力電圧がともに第１のしきい値電圧より低いか
否かを検出する低しきい値検出回路と、前記第１及び前
記第２の差動データ入力信号を入力し、前記第１及び第
２の差動データ入力信号の内のいずれか一方の入力電圧
が、前記第１のしきい値電圧よりも高く設定されている
第２のしきい値電圧より高いか否かを検出する高しきい
値検出回路と、シングルエンドゼロ信号を出力するセッ
ト／リセットラッチ回路を有して構成され、前記セット
／リセットラッチ回路は、前記両差動データ入力信号の
レベルがともに前記第１のしきい値以下のときセットさ
れ、前記両差動データ入力信号のいずれか一方のレベル
が前記第２のしきい値以上のときリセットされることを
特徴とするシングルエンドゼロレシーバ回路。 - 【請求項２】 前記低しきい値検出回路は、それぞれ前
記第１及び前記第２の差動データ入力信号を入力とする
第１及び第２の低しきい値バッファと、前記両低しきい
値バッファの出力を入力とするＯＲゲートを具備して構
成されていることを特徴とする請求項１記載のシングル
エンドゼロレシーバ回路。 - 【請求項３】 前記高しきい値検出回路は、それぞれ前
記第１及び前記第２の差動データ入力信号を入力とする
第１及び第２の高しきい値バッファと、前記両高しきい
値バッファの出力を入力とするＮＯＲゲートを具備して
構成されていることを特徴とする請求項２記載のシング
ルエンドゼロレシーバ回路。 - 【請求項４】 前記セット／リセットラッチ回路は、そ
れぞれ前記ＯＲゲートの出力及び前記ＮＯＲゲートの出
力を入力とする第１及び第２のＮＡＮＤゲートで構成さ
れ、前記第１及び前記第２のＮＡＮＤゲートがたすきが
け方式で接続されていることを特徴とする請求項３記載
のシングルエンドゼロレシーバ回路。 - 【請求項５】 前記セット／リセットラッチ回路は、前
記第１及び第２の低しきい値バッファが共に論理値ゼロ
を検出したときにセットされ、前記第１及び第２の高し
きい値バッファのいずれか一方が論理値１を検出したと
きにリセットされることを特徴とする請求項４記載のシ
ングルエンドゼロレシーバ回路。 - 【請求項６】 データ信号を送信しないアイドル状態の
ときは、一方の差動データ入力信号がハイレベルに、他
方の差動データ入力信号がローレベルになるようにデー
タ線がプルアップ及びプルダウンされていることを特徴
とする請求項１乃至５のいずれか一つに記載のシングル
エンドゼロレシーバ回路。 - 【請求項７】 前記一方の差動データ入力信号の立ち上
がり時間と前記他方の差動データ入力信号の立ち下がり
時間がアンバランスのときでも、前記セット／リセット
ラッチ回路は、シングルエンドゼロ信号のアクティブ幅
を満足させるために、互いに異なるタイミングでセッ
ト、リセットする構成を取り、前記シングルエンドゼロ
信号のグリッジ発生を抑えることができることを特徴と
する請求項１乃至６のいずれか一つに記載のシングルエ
ンドゼロレシーバ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34643798A JP3156782B2 (ja) | 1998-12-07 | 1998-12-07 | シングルエンドゼロレシーバ回路 |
| KR1019990055060A KR100309233B1 (ko) | 1998-12-07 | 1999-12-06 | 싱글-엔드-제로 수신기 회로 |
| US09/454,913 US6570934B1 (en) | 1998-12-07 | 1999-12-06 | Single-end-zero receiver circuit |
| TW088121526A TW451557B (en) | 1998-12-07 | 1999-12-07 | Single-end-zero receiver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34643798A JP3156782B2 (ja) | 1998-12-07 | 1998-12-07 | シングルエンドゼロレシーバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174826A true JP2000174826A (ja) | 2000-06-23 |
| JP3156782B2 JP3156782B2 (ja) | 2001-04-16 |
Family
ID=18383426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34643798A Expired - Fee Related JP3156782B2 (ja) | 1998-12-07 | 1998-12-07 | シングルエンドゼロレシーバ回路 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3156782B2 (ja) |
| KR (1) | KR100309233B1 (ja) |
| TW (1) | TW451557B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440451B1 (ko) * | 2002-05-31 | 2004-07-14 | 삼성전자주식회사 | 전압 글리치 검출 회로, 그것을 구비하는 집적회로장치,그리고 전압 글리치 어택으로부터 집적회로장치를보호하는 장치 및 방법 |
| EP1933512A1 (en) * | 2000-10-05 | 2008-06-18 | Matsushita Electric Industrial Co., Ltd. | Digital data transmission apparatus as well as transmission channel coding method and decoding method |
| JP2010517336A (ja) * | 2007-01-19 | 2010-05-20 | パワー・インテグレーションズ・インコーポレーテッド | 相補的な差動入力段を有する比較器 |
| US9523722B2 (en) | 2014-06-02 | 2016-12-20 | Winbond Electronics Corporation | Method and apparatus for supply voltage glitch detection in a monolithic integrated circuit device |
| KR101730638B1 (ko) * | 2016-08-22 | 2017-04-26 | 윈본드 일렉트로닉스 코포레이션 | 모놀리틱 집적 회로 디바이스에서 공급 전압 글리치를 검출하는 방법 및 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100405023B1 (ko) * | 2000-12-05 | 2003-11-07 | 옵티시스 주식회사 | 유니버셜 직렬 버스용 광통신 인터페이스 모듈 |
| US20030198302A1 (en) * | 2002-04-17 | 2003-10-23 | Wireless Interface Technologies, Inc. | DC-tolerant bit slicer and method |
| KR101079603B1 (ko) * | 2009-08-11 | 2011-11-03 | 주식회사 티엘아이 | 3레벨 전압을 이용하는 차동 데이터 송수신 장치 및 차동 데이터 송수신 방법 |
| US8867595B1 (en) * | 2012-06-25 | 2014-10-21 | Rambus Inc. | Reference voltage generation and calibration for single-ended signaling |
| CN107800409B (zh) * | 2017-11-16 | 2020-11-06 | 湖南工业大学 | 积累式干扰脉冲过滤方法 |
| KR102552277B1 (ko) | 2018-06-21 | 2023-07-10 | 삼성디스플레이 주식회사 | 인터페이스 시스템 및 이를 포함하는 표시 장치 |
| CN109831188A (zh) * | 2019-01-14 | 2019-05-31 | 四川九洲电器集团有限责任公司 | 信号处理方法及装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889419A (en) * | 1996-11-01 | 1999-03-30 | Lucent Technologies Inc. | Differential comparison circuit having improved common mode range |
| US5940448A (en) * | 1997-09-03 | 1999-08-17 | National Semiconductor Corporation | Universal serial bus receiver having input signal skew compensation |
| US6433627B1 (en) * | 2000-07-20 | 2002-08-13 | Silicon Graphics, Inc. | GTL+one-one/zero-zero detector |
| US6462589B2 (en) * | 2000-11-17 | 2002-10-08 | Tektronix, Inc. | Bus capture circuit for single-ended and differential signals |
-
1998
- 1998-12-07 JP JP34643798A patent/JP3156782B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-06 US US09/454,913 patent/US6570934B1/en not_active Expired - Fee Related
- 1999-12-06 KR KR1019990055060A patent/KR100309233B1/ko not_active IP Right Cessation
- 1999-12-07 TW TW088121526A patent/TW451557B/zh not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1933512A1 (en) * | 2000-10-05 | 2008-06-18 | Matsushita Electric Industrial Co., Ltd. | Digital data transmission apparatus as well as transmission channel coding method and decoding method |
| KR100440451B1 (ko) * | 2002-05-31 | 2004-07-14 | 삼성전자주식회사 | 전압 글리치 검출 회로, 그것을 구비하는 집적회로장치,그리고 전압 글리치 어택으로부터 집적회로장치를보호하는 장치 및 방법 |
| JP2010517336A (ja) * | 2007-01-19 | 2010-05-20 | パワー・インテグレーションズ・インコーポレーテッド | 相補的な差動入力段を有する比較器 |
| US9523722B2 (en) | 2014-06-02 | 2016-12-20 | Winbond Electronics Corporation | Method and apparatus for supply voltage glitch detection in a monolithic integrated circuit device |
| KR101730638B1 (ko) * | 2016-08-22 | 2017-04-26 | 윈본드 일렉트로닉스 코포레이션 | 모놀리틱 집적 회로 디바이스에서 공급 전압 글리치를 검출하는 방법 및 장치 |
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| Publication number | Publication date |
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| JP3156782B2 (ja) | 2001-04-16 |
| KR20000052417A (ko) | 2000-08-25 |
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