KR102552277B1 - 인터페이스 시스템 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 인터페이스 시스템은 전송선들에 서로 연결된 송신기 및 수신기를 포함하고, 상기 송신기는, 재설정 신호를 상기 수신기로 전송하는 전송 제어부를 포함하고, 상기 수신기는, 상기 재설정 신호에 따라, 상기 전송선들의 공통 모드 전압을 리셋하는 리셋부를 포함하고, 상기 전송선들은 제1 위상의 신호를 전송하기 위한 제1 전송선 및 상기 제1 위상과 상이한 제2 위상의 신호를 전송하기 위한 제2 전송선을 포함할 수 있다.

Description

인터페이스 시스템 및 이를 포함하는 표시 장치{INTERFACE SYSTEM AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 인터페이스 시스템 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 플라즈마 표시 장치(Plasma Display Display), 유기 전계 발광 표시 장치(Organic Light Emitting Display Device) 등, 표시 장치의 사용이 증가하고 있다.
일반적으로, 표시 장치는 복수의 화소들(Pixel), 이를 구동하기 위한 데이터 구동 IC(DDI; Data Driving Integrated Circuit) 및 데이터 구동 IC를 제어하는 타이밍 제어부(TCON; Timing Controller)를 포함한다.
복수의 화소들은 공급되는 데이터 신호들에 상응하는 휘도로 발광하고, 데이터 구동 IC는 복수의 화소들로 데이터 신호들을 공급할 수 있다. 타이밍 제어부는 데이터 구동 IC로 데이터 신호들, 동기 신호 및 프로토콜 신호 등을 전송할 수 있다. 이때, 타이밍 제어부와 데이터 구동 IC는 인터페이스 시스템을 통해 서로 통신할 수 있다.
예컨대, 표시 장치에는 USI(Universal Serial Interface) 모듈 또는 USI-T 모듈이 인터페이스 시스템으로 사용될 수 있다.
한편, 인터페이스 시스템은 송신기(TX; Transmitter) 및 수신기(RX; Receiver)을 포함하며, 송신기 및 수신기은 공통 모드 전압(VICM; Input Common Mode Voltage) 및 차동 전압(VID; Input Differential Voltage)이 서로 상응하는 조건 하에서, 안정적으로 통신할 수 있다.
이때, 신호의 직류 성분을 최소화하기 위한 교류 커플링 커패시터(AC Coupling Capacitor)가 전송선(Transmission Line)에 연결됨으로써, 송신기 및 수신기의 공통 모드 전압은 서로 맞춰질 수 있다.
본 발명의 해결하고자 하는 과제는 송신기 또는 수신기의 공통 모드 전압을 주기적으로 리셋함으로써, 통신 성능을 개선할 수 있는 인터페이스 시스템 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 실시예에 따른 전송선들에 서로 연결된 송신기 및 수신기를 포함하는 인터페이스 시스템에 있어서, 상기 송신기는, 재설정 신호를 상기 수신기로 전송하는 전송 제어부를 포함하며, 상기 수신기는, 상기 재설정 신호에 따라, 상기 전송선들의 공통 모드 전압을 리셋하는 리셋부를 포함하고, 상기 전송선들은 제1 위상의 신호를 전송하기 위한 제1 전송선 및 상기 제1 위상과 상이한 제2 위상의 신호를 전송하기 위한 제2 전송선을 포함할 수 있다.
또한, 상기 리셋부는, 상기 재설정 신호가 공급될 때, 턴-온되는 제1 기준 스위치 및 제2 기준 스위치를 포함하고, 상기 제1 기준 스위치는 기준 전원 및 상기 제1 전송선 사이에 연결되고, 상기 제2 기준 스위치는 상기 기준 전원 및 상기 제2 전송선 사이에 연결될 수 있다.
또한, 상기 기준 전원은 접지 전압을 가질 수 있다.
또한, 상기 리셋부는, 상기 재설정 신호가 공급되지 않을 때, 턴-온되는 제1 구동 스위치 및 제2 구동 스위치와 구동 전원에 연결된 바이어스 전압 공급부를 포함하고, 상기 제1 구동 스위치는 상기 바이어스 전압 공급부 및 상기 제1 전송선 사이에 연결되고, 상기 제2 구동 스위치는 상기 바이어스 전압 공급부 및 상기 제2 전송선 사이에 연결될 수 있다.
또한, 상기 제1 전송선 및 상기 제2 전송선은 커플링 커패시터를 포함할 수 있다.
또한, 상기 제1 위상 및 상기 제2 위상은 서로 반대일 수 있다.
또한, 상기 전송 제어부는, 상기 재설정 신호를 상기 수신기로, 재설정 주기에 따라 주기적으로 전송할 수 있다.
또한, 상기 송신기는, 파워-온될 때, 워스트 패턴을 갖는 데이터 신호를 상기 수신기로 전송하는 신호 전송부를 더 포함하고, 상기 전송 제어부는, 상기 데이터 신호가 전송되는 동안, 잠금 시작 신호를 상기 수신기로 전송하고,
상기 워스트 패턴은, 화이트 패턴 및 블랙 패턴 중 어느 하나일 수 있다.
또한, 상기 수신기는, 상기 데이터 신호에 대응하여 밸런스 실패하는 경우, 상기 송신기로 잠금 실패 신호를 전송하는 CDR 회로를 더 포함할 수 있다.
또한, 상기 송신기는, 상기 잠금 시작 신호 및 상기 잠금 실패 신호를 기초로 밸런스 실패 신호를 생성하는 밸런스 실패 검출부를 더 포함할 수 있다.
또한, 상기 전송 제어부는, 상기 밸런스 실패 신호가 공급되는 시간을 나타내는 밸런스 실패 시간을 측정할 수 있다.
또한, 상기 전송 제어부는, 상기 밸런스 실패 시간을 K(K는 1보다 큰 자연수)로 나눈 값을 상기 재설정 주기로 설정할 수 있다.
본 발명의 실시예에 따른 표시 장치는 주사선들 및 데이터선들이 교차하는 영역에 배치된 화소들을 포함하는 화소부; 상기 데이터선들로 데이터 신호들을 공급하기 위한 데이터 구동부; 및 상기 데이터 구동부와 인터페이스 시스템을 통해 통신하는 타이밍 제어부을 포함하고, 상기 인터페이스 시스템은 전송선들에 서로 연결된 송신기 및 수신기를 포함하고, 상기 송신기는, 재설정 신호를 상기 수신기로 전송하는 전송 제어부를 포함하고, 상기 수신기는, 상기 재설정 신호에 따라, 상기 전송선들의 공통 모드 전압을 리셋하는 리셋부를 포함하고, 상기 전송선들은 제1 위상의 신호를 전송하기 위한 제1 전송선 및 상기 제1 위상과 상이한 제2 위상의 신호를 전송하기 위한 제2 전송선을 포함할 수 있다.
또한, 상기 리셋부는, 상기 재설정 신호가 공급될 때, 턴-온되는 제1 기준 스위치 및 제2 기준 스위치를 포함하고, 상기 제1 기준 스위치는 기준 전원 및 상기 제1 전송선 사이에 연결되고, 상기 제2 기준 스위치는 상기 기준 전원 및 상기 제2 전송선 사이에 연결될 수 있다.
또한, 상기 리셋부는, 상기 재설정 신호가 공급되지 않을 때, 턴-온되는 제1 구동 스위치 및 제2 구동 스위치와 구동 전원에 연결된 바이어스 전압 공급부를 더 포함하고, 상기 제1 구동 스위치는 상기 바이어스 전압 공급부 및 상기 제1 전송선 사이에 연결되고, 상기 제2 구동 스위치는 상기 바이어스 전압 공급부 및 상기 제2 전송선 사이에 연결될 수 있다.
또한, 상기 전송 제어부는, 상기 재설정 신호를 상기 수신기로, 재설정 주기에 따라 주기적으로 전송할 수 있다.
또한, 상기 송신기는, 파워-온될 때, 워스트 패턴을 갖는 데이터 신호를 상기 수신기로 전송하는 신호 전송부를 더 포함하고, 상기 전송 제어부는, 상기 데이터 신호가 전송되는 동안, 잠금 시작 신호를 상기 수신기로 전송하고, 상기 워스트 패턴은, 화이트 패턴 및 블랙 패턴 중 어느 하나일 수 있다.
또한, 상기 수신기는, 상기 데이터 신호에 대응하여 밸런스 실패하는 경우, 상기 송신기로 잠금 실패 신호를 전송하는 CDR 회로를 더 포함할 수 있다.
또한, 상기 송신기는, 상기 잠금 시작 신호 및 상기 잠금 실패 신호를 기초로 밸런스 실패 신호를 생성하는 밸런스 실패 검출부를 더 포함하고, 상기 전송 제어부는, 상기 밸런스 실패 신호가 공급되는 시간을 나타내는 밸런스 실패 시간을 측정하여, 상기 밸런스 실패 시간을 기초로 상기 재설정 주기를 설정할 수 있다.
본 발명의 실시예에 따른 인터페이스 시스템 및 이를 포함하는 표시 장치는 송신기 또는 수신기의 공통 모드 전압을 주기적으로 리셋함으로써, 통신 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 프레임 구성을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 인터페이스 시스템을 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 인터페이스 시스템의 공통 모드 전압의 변화를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 인터페이스 시스템을 상세하게 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 리셋부를 상세하게 나타내는 도면이다.
도 7은 본 발명의 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 도면이다.
도 8은 본 발명의 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 도면이다.
도 9는 본 발명의 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 도면이다.
이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함할 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함할 수 있다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.
도 1은 본 발명의 실시예에 따른 표시 장치(100)를 나타내는 도면이다.
도 1을 참고하면, 표시 장치(100)는 타이밍 제어부(110), 데이터 구동부(120), 인터페이스 시스템(ITF), 주사 구동부(130) 및 화소부(140)를 포함할 수 있다.
타이밍 제어부(110)는 표시 장치(100)의 전반적인 동작을 제어할 수 있다.
타이밍 제어부(110)는 영상 데이터(RGB1) 및 외부 제어 신호들을 외부로부터 수신할 수 있다. 예컨대, 외부 제어 신호들은 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK), 및 데이터 인에이블 신호(DE: data enable) 등을 포함할 수 있다.
타이밍 제어부(110)는 데이터 구동부(120), 주사 구동부(130) 및 화소부(140)의 동작 조건에 적합하게 영상 데이터(RGB1) 및 외부 제어 신호들을 처리하고, 처리된 영상 데이터, 클럭 신호 등을 생성할 수 있다.
타이밍 제어부(110)는 인터페이스 시스템(ITF)의 송신기(TX, 200)를 포함할 수 있다.
타이밍 제어부(110)는 인터페이스 시스템(ITF)을 통해 데이터 구동부(120)와 통신할 수 있다. 예컨대, 타이밍 제어부(110)는 처리된 영상 데이터, 클럭 신호 등을 인터페이스 시스템(ITF)을 통해 데이터 구동부(120)로 전송할 수 있다.
타이밍 제어부(110)는 주사 구동부 제어 신호(SCS)를 주사 구동부(130)로 출력할 수 있다. 예컨대, 주사 구동부 제어 신호(SCS)는 주사 시작 신호 및 다수의 클럭 신호 등을 포함할 수 있다.
실시예에 따라, 인터페이스 시스템(ITF)은 USI 모듈, USI-T 모듈 등으로 구현될 수 있다.
데이터 구동부(120)는 인터페이스 시스템(ITF)의 수신기(RX, 300)를 포함할 수 있다. 예컨대, 송신기(TX, 200) 및 수신기(RX, 300)는 전송선들을 통해 서로 연결될 수 있다.
데이터 구동부(120)는 타이밍 제어부(110)는 처리된 영상 데이터, 클럭 신호 등을 인터페이스 시스템(ITF)을 통해 수신할 수 있다.
데이터 구동부(120)는 처리된 영상 데이터, 클럭 신호 등에 기초하여, 데이터 신호들을 데이터선들(D1~Dm)(m은 1 이상의 자연수)로 공급할 수 있다. 예컨대, 데이터 구동부(120)는 데이터 신호들이 상응하는 주사 신호에 동기되도록 데이터 신호들을 데이터선들(D1~Dm)로 공급할 수 있다.
예컨대, 수신기(RX)는 클럭 데이터 리커버리(CDR; clock data recovery) 회로, 이퀄라이저(Equalizer) 등을 포함할 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.
이하에서, 설명의 편의를 위하여 데이터 구동부(120)는 데이터 구동 IC를 의미할 수있다.
주사 구동부(130)는 주사 제어 신호(SCS)를 수신할 수 있다.
주사 구동부(130)는 주사 제어 신호(SCS)에 기초하여, 주사 신호들을 주사선들(S1~Sn)(n은 1 이상의 자연수)로 공급할 수 있다. 예컨대, 주사 구동부(130)는 주사선들(S1~Sn)에 주사 신호들을 순차적으로 공급할 수 있다.
화소부(140)는 기판 및 기판 상에 배치된 화소들(PX)을 포함할 수 있다. 예컨대, 화소부(140)는 표시 패널의 표시 영역을 의미할 수 있다.
화소들(PX)은 대응하는 데이터선들(D1~Dm) 및 주사선들(S1~Sn)과 연결될 수 있으며, 데이터선들(D1~Dm) 및 주사선들(S1~Sn)을 통해 데이터 신호들 및 주사 신호들을 공급받을 수 있다.
화소들(PX)은 주사선들(S1~Sn) 및 데이터선들(D1~Dm)이 교차하는 영역에 배치될 수 있다.
화소들(PX)은 데이터 신호에 대응하는 계조로 발광할 수 있다.
화소부(140)는 주사선들(S1~Sn)과 데이터선들(D1~Dm)을 더 포함할 수 있다. 실시예에 따라, 주사선들(S1~Sn)은 제1 방향(예컨대, 수평 방향)으로 연장되고, 데이터선들(D1~Dm)은 제1 방향과 상이한 제2 방향(예컨대, 수직 방향)으로 연장될 수 있다.
실시예에 따라, 화소들(PX) 중 어느 하나는 주사선들(S1~Sn) 중 적어도 하나에 연결되고, 데이터선들(D1~Dm) 중 적어도 하나에 연결될 수 있다.
화소들(PX) 각각은 주사선들(S1~Sn) 및 데이터 선들(D1~Dm)과 연결되어 있는 제1 트랜지스터(예컨대, 스위치 트랜지스터), 제1 트랜지스터와 연결되어 있는 제2 트랜지스터(예컨대, 구동 트랜지스터) 및 발광 소자를 포함할 수 있다. 이하에서, 설명의 편의를 위하여, 발광 소자는 유기 발광 다이오드인 것으로 설명된다. 그러나, 본 발명이 이에 한정된 것은 아니다.
제1 트랜지스터의 제1 전극은 데이터선들(D1~Dm) 중 어느 하나에 연결되고, 제2 전극은 제2 트랜지스터에 연결될 수 있다. 또한, 제1 트랜지스터의 게이트 전극은 주사선들(S1~Sn) 중 어느 하나에 연결될 수 있다.
제2 트랜지스터의 제1 전극은 제1 전원에 연결되고, 제2 전극은 발광 소자의 애노드 전극에 연결될 수 있다. 또한, 제2 트랜지스터의 게이트 전극은 제1 트랜지스터의 제2 전극에 연결될 수 있다.
발광 소자의 애노드 전극은 제2 트랜지스터의 제2 전극에 연결되고, 캐소드 전극은 제2 전원에 연결될 수 있다.
발광 소자는 제1 전원으로부터 제2 전원으로 흐르는 구동 전류에 따라, 대응되는 휘도의 광을 발출할 수 있다.
제2 트랜지스터는 제1 트랜지스터를 통해 전달된 데이터 신호에 따라, 제1 전원으로부터 발광 소자를 경유하여 제2 전원으로 흐르는 구동 전류를 제어할 수 있다.
본 발명이 이에 한정되는 것은 아니며, 화소들(PX) 각각의 구조는 실시 예에 따라서 다양할 수 있다.
실시예에 따라, 화소들(PX) 각각은 제1 색(예컨대, 적색)의 광을 방출하는 적색 부화소, 제2 색(예컨대, 녹색)의 광을 방출하는 녹색 부화소, 및 제3 색(예컨대, 청색)의 광을 방출하는 청색 부화소를 포함할 수 있다.
도 2는 하나의 프레임(Frame)의 구성의 일 예를 도시한 도면이다.
도 1 및 도 2를 참조하면, 표시 장치(100)는 연속하는 프레임들에 따라 구동되며, 각 프레임 구간은 활성 데이터 구간(Active Data Period) 및 수직 블랭크 구간(Vertical Blank Period)를 포함할 수 있다. 활성 데이터 구간 및 수직 블랭크 구간은 수평 라인 구간 단위로 구성될 수 있다.
실시예에 따라, 타이밍 제어부(110)는 클럭 신호가 임베디드된 영상 데이터를 데이터 구동부(120)로 전송할 수 있다.
프레임 제어 신호(SFC)가 로우 레벨 일 때, 송신기(TX) 및 수신기(RX)의 클럭 신호가 동기화 될 수 있다. 예컨대, 프레임 시작 신호(SFC)가 로우 레벨 일 때, 수신기(RX)의 CDR 회로는 레퍼런스 클럭을 복원함으로써, 송신기(TX)의 클럭 신호와 동기화(즉, 위상 잠금)할 수 있다.
프레임 제어 신호(SFC)가 하이 레벨일 때, 각 수평 라인 구간은 시작 라인 구간(SOL; Start Of Line), 설정 구간(Configuration), 영상 데이터 구간(RGB Pixel Data) 및 수평 블랭크 구간(Horizontal Blank Period)으로 구성될 수 있다.
도 3은 본 발명의 실시예에 따른 인터페이스 시스템(ITF)을 나타내는 도면이다. 도 4a 및 도 4b는 본 발명의 실시예에 따른 인터페이스 시스템(ITF)의 공통 모드 전압(VICM)의 변화를 나타내는 도면이다.
실시예에 따라, 인터페이스 시스템(ITF)은 USI-T 인터페이스 모듈일 수 있다.
도 3를 참조하면, 인터페이스 시스템(ITF)은 전송선들에 서로 연결된 송신기(TX) 및 수신기(RX)를 포함할 수 있다.
실시예에 따라, 송신기(TX)는 타이밍 제어부(110, 도 1 참조)에 포함되고, 수신기(RX)는 데이터 구동부(120, 도 1 참조) 포함될 수 있다.
송신기(TX)는 차동 신호(Differential Signal) 방식으로 수신기(RX)와 통신할 수 있다. 즉, 전송선들은 제1 위상의 신호를 전송하기 위한 제1 전송선(TLP) 및 제1 위상과 상이한 제2 위상의 신호를 전송하기 위한 제2 전송선(TLN)을 포함할 수 있다. 송신기(TX)는 제1 전송선(TLP) 및 제2 전송선(TLN)을 통해 데이터 신호를 송신할 수 있다.
실시예에 따라, 제1 위상 및 제2 위상은 서로 반대일 수 있다.
제1 전송선(TLP) 및 제2 전송선(TLN) 각각은 적어도 하나의 커플링 커패시터(CC)를 포함할 수 있다. 도 3에서 커플링 커패시터(CC)가 4개인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.
커플링 커패시터(CC)는 제1 전송선(TLP) 및 제2 전송선(TLN) 각각에 직렬로 연결될 수 있다. 커플링 커패시터(CC)는 제1 전송선(TLP) 및 제2 전송선(TLN)을 통해 전송되는 데이터 신호의 직류 성분을 최소화시킬 수 있다. 이에 따라, 송신기(TX) 및 수신기(RX) 각각의 스펙이 다른 경우에도, 송신기(TX)는 수신기(RX)와 안정적으로 통신할 수 있다.
송신기(TX)는 재설정 신호(BEN), 프레임 제어 신호(SFC) 및 잠금 시작 신호(LSS)를 수신기(RX)로 전송할 수 있다.
실시예에 따라, 송신기(TX)는 제설정 신호(BEN)를 수신기(RX)로 재설정 주시에 따라 주기적으로 전송할 수 있다.
또한, 실시예에 따라, 송신기(TX)는 파워-온될 때, 워스트 패턴(Worst Pattern)을 갖는 데이터 신호를 수신기(RX)로 전송할 수 있다. 또한, 송신기(TX)는 데이터 신호가 전송되는 동안, 잠금 시작 신호(LSS)를 수신기(RX)로 전송할 수 있다.
워스트 패턴(Worst Pattern)은 화이트 패턴 또는 블랙 패턴 중 어느 하나일 수 있다. 워스트 패턴(Worst Pattern)은 도 4b에서 상세하게 설명된다.
수신기(RX)는 재설정 신호(BEN)에 따라, 제1 전송선(TLP) 및 제2 전송선(TLN)의 공통 모드 전압(VICM, 도 4a 참조)를 리셋할 수 있다.
또한, 수신기(RX)는 송신기(TX)로 잠금 실패 신호(LFS)를 전송할 수 있다. 이와 관련된 상세한 내용은 도 5에서 설명된다.
도 4a는 도 3에 도시된 제1 및 제2 전송선들(TLP, TLN)의 구조를 개략적으로 나타낸다.
본 명세서에서, 공통 모드 전압(VICM; Input Common Mode Voltage) 및 차동 전압(VID; Input Differential Voltage)은 비트 값의 판단 기준이 되는 전압을 의미할 수 있다. 예컨대, 제1 전송선(TLP)의 공통 모드 전압(VICM)이 1V이고, 차동 전압(VID)이 0.5V이면, 1.5V는 제1 비트 값(예컨대, 1)을 의미하고, 0.5V는 제2 비트 값(예컨대, 2)을 의미할 수 있다.
이렇게, 공통 모드 전압(VICM) 및 차동 전압(VID)은 송신기(TX) 및 수신기(RX) 통신에 있어서 매우 중요하다. 그러나, 공통 모드 전압(VICM)은 아래와 같은 경우, 변화될 수 있다
도 3 및 도 4a를 참조하면, 제1 및 제2 전송선들(TLP, TLN)은 송신기 노드(NTX) 및 수신기 노드(NRX) 사이에 커플링 커패시터(CC) 및 수신기 저항(TR)을 포함할 수 있다. 도 4a에는 설명의 편의를 위하여, 1개의 커플링 커패시터(CC)만이 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.
구체적으로, 커플링 커패시터(CC)는 제1 노드(N1) 및 송신기 노드(NTX) 사이에 연결되고, 수신기 저항(TR)은 제1 노드(N1) 및 수신기 노드(NRX) 사이에 연결될 수 있다. 이때, 제1 노드(N1)의 전압은 공통 모드 전압(VICM)을 나타낼 수 있다.
따라서, 공통 모드 전압(VICM)은 수학식 1에 따라 산출될 수 있다.
[수학식 1]
VICM=(VTX-VRX)*(Z2)/(Z1+Z2).
여기서, VICM은 공통 모드 전압을 의미하고, VTX는 송신기 노드(NTX)의 전압을 의미하고, VRX는 수신기 노드(NRX)의 전압을 의미하고, Z1은 커플링 커패시터(CC)의 임피던스를 의미하고, Z2는 수신기 저항(TR)의 임피던스를 의미한다.
따라서, 데이터 신호의 주파수 값이 증가할 경우(즉, 데이터 신호에 포함된 하이 레벨 값과 로우 레벨 값이 균일한 경우), 공통 모드 전압(VICM)은 0으로 수렴할 수 있다.
그러나, 데이터 신호의 주파수 값이 감소할 경우(즉, 데이터 신호에 포함된 하이 레벨 값과 로우 레벨 값이 균일하지 않은 경우), 공통 모드 전압(VICM)은 상승 또는 하강할 수 있다.
공통 모드 전압(VICM)이 상승 또는 하강하게 되면, 수신기(RX)의 CDR 회로(미도시)는 송신기(TX)의 데이터 및 클럭 신호와의 동기화(즉, 잠금)에 실패할 수 있다. 본 명세서에서, 이 현상을 밸런스 실패(Balance Fail)라고 정의한다.
도 4b는 데이터 신호(BS)에 따른 공통 모드 전압(VICM)의 변화를 나타낸다.
도 3 및 도 4b를 참조하면, 데이터 구간(DP)은 10개의 비트 구간(BP)을 포함할 수 있다. 설명의 편의를 위하여, 데이터 구간(DP)에 대응하는 1개의 데이터 신호(BS)는 비트 구간(BP)에 대응하는 비트 10개를 포함하는 것으로 도시되나, 본 발명이 이에 한정되는 것은 아니다.
먼저, 좌측에 도시된 타이밍도는 데이터 신호(BS)가 화이트 계조를 나타내는 화이트 패턴을 갖는 경우를 도시한다.
이때, 화이트 패턴을 갖는 데이터 신호(BS)는 9개의 하이 레벨 비트들 및 1개의 로우 레벨 비트(예컨대, 기준 비트(AD))를 포함할 수 있다. 여기서, 기준 비트(AD)는 계조에 관계 없이 임의로 설정된 비트를 의미할 수 있다.
화이트 패턴을 갖는 데이터 신호(BS)가 공급됨에 따라, 제1 전송선(TLP)의 공통 모드 전압(VICM)은 상승할 수 있다. 반대로, 제2 전송선(TLN)의 공통 모드 전압(VICM)은 하강할 수 있다.
다음, 우측에 도시된 타이밍도는 데이터 신호(BS)가 블랙 계조를 나타내는 블랙 패턴을 갖는 경우를 도시한다.
이때, 블랙 패턴을 갖는 데이터 신호(BS)는 1개의 하이 레벨 비트(예컨대, 기준 비트(AD)) 및 9개의 로우 비트들을 포함할 수 있다.
블랙 패턴을 갖는 데이터 신호(BS)가 공급됨에 따라, 제1 전송선(TLP)의 공통 모드 전압(VICM)은 하강할 수 있다. 반대로, 제2 전송선(TLN)의 공통 모드 전압(VICM)은 상승할 수 있다.
도 4b에 도시된 바와 같이, 공통 모드 전압(VICM)이 상승 또는 하강하게 되면, 수신기(RX)의 CDR 회로(미도시)는 송신기(TX)의 데이터 및 클럭 신호와의 동기화(즉, 잠금)에 실패할 수 있다. 따라서, 밸런스 실패가 발생할 수 있다.
도 5는 본 발명의 실시예에 따른 인터페이스 시스템을 상세하게 나타내는 도면이다.
도 1 내지 도 5를 참조하면, 송신기(TX, 200)는 신호 전송부(210), 전송 제어부(220) 및 밸런스 실패 검출부(230)를 포함할 수 있다.
신호 전송부(210)는 제1 전송선(TLP) 및 제2 전송선(TLN)을 통해 도 1에 도시된 영상 데이터(RGB1)에 상응하는 데이터 신호를 수신기(RX)로 송신할 수 있다.
신호 전송부(210)가 전송 제어 신호(TCS)를 수신하는 경우, 신호 전송부(210)는 제1 전송선(TLP) 및 제2 전송선(TLN)을 통해 워스트 패턴을 갖는 데이터 신호를 수신기(RX)로 송신할 수 있다.
예컨대, 파워-온될 때, 신호 전송부(210)는 워스트 패턴을 갖는 데이터 신호를 수신기(RX)로 전송할 수 있다.
예컨대, 워스트 패턴은 도 4b에 도시된 화이트 패턴 또는 블랙 패턴을 포함할 수 있다.
전송 제어부(220)는 재설정 신호(BEN)를 수신기(RX)로 전송할 수 있다.
실시예에 따라, 전송 제어부(220)는 재설정 신호(BEN)를 수신기(RX)로 재설정 주기(KBP, 도 9 참조)에 따라 주기적으로 전송할 수 있다.
전송 제어부(220)는 표시 장치(100, 도 1 참조)의 프레임 동작을 제어하기 위하여, 프레임 제어 신호(SFC)를 수신기(RX)로 전송할 수 있다. 예컨대, 도 2를 참조하면, 전송 제어부(220)는 활성 데이터 구간(Active Data Period) 동안 하이 레벨의 프레임 제어 신호(SFC)를 전송하고, 수직 블랭크 구간(Vertical Blank Period) 중 일부 기간 동안 로우 레벨의 프레임 제어 신호(SFC)를 전송할 수 있다.
전송 제어부(220)는 데이터 신호가 수신기(RX)로 전송되는 동안, 위상 잠금을 위한 잠금 시작 신호(LSS)를 수신기(RX)로 전송할 수 있다. 예컨대, 잠금 시작 신호(LSS)는 하이 레벨의 전압을 가질 수 있다.
전송 제어부(220)는 표시 장치(100, 도 1 참조)가 파워-온 되거나, 사용자로부터 별도의 요청이 있는 경우, 신호 전송부(210)로 전송 제어 신호(TCS)를 전송할 수 있다.
전송 제어부(220)는 밸런스 실패 검출부(230)로부터 밸런스 실패 신호(BFS)를 수신할 수 있다.
전송 제어부(220)는 밸런스 실패 신호(BFS)에 기초하여, 밸런스 실패 시간(BFT, 도 8 참조)을 측정할 수 있다. 예컨대, 밸런스 실패 시간(BFT, 도 8 참조)은 밸런스 실패 신호(BFS)가 공급되는 시간을 의미한다.
전송 제어부(220)는 밸런스 실패 시간(BFT, 도 8 참조)에 기초하여 재설정 주기(KBP, 도 9 참조)를 설정할 수 있다.
예컨대, 재설정 주기(KBP, 도 9 참조)는 밸런스 실패 시간(BFT, 도 8 참조)보다 작거나 같을 수 있다.
실시예에 따라, 재설정 주기(KBP, 도 9 참조)는 밸런스 실패 시간(BFT, 도 8 참조)을 K(K는 1보다 큰 자연수)로 나눈 값으로 설정될 수 있다.
전송 제어부(220)는 산출된 재설정 주기(KBP, 도 9 참조) 마다, 제1 전송선(TLP) 및 제2 전송선(TLN) 각각의 공통 모드 전압(VICM)을 리셋하기 위하여, 재설정 신호(BEN)를 수신기(RX)로 주기적으로 전송할 수 있다.
밸런스 실패 검출부(230)는 전송 제어부(220)로부터 잠금 시작 신호(LSS)를 수신하고, 수신기(RX)로부터 잠금 실패 신호(LFS)를 수신할 수 있다.
이때, 잠금 시작 신호(LSS)는 하이 레벨의 전압을 갖고, 잠금 실패 신호(LFS)는 로우 레벨의 전압을 가질 수 있다.
밸런스 실패 검출부(230)는 잠금 시작 신호(LSS) 및 잠금 실패 신호(LFS)에 기초하여, 밸런스 실패 신호(BFS)를 생성할 수 있다.
예컨대, 밸런스 실패 검출부(230)는 잠금 시작 신호(LSS) 및 잠금 실패 신호(LFS)를 AND 논리 연산하여, 밸런스 실패 신호(BFS)를 생성할 수 있다.
밸런스 실패 검출부(230)는 밸런스 실패 신호(BFS)를 전송 제어부(220)로 전송할 수 있다.
예컨대, 밸런스 실패 검출부(230)는 잠금 시작 신호(LSS)를 수신하는 시점부터, 잠금 실패 신호(LFS)를 수신하는 시점까지 밸런스 실패 신호(BFS)를 전송 제어부(220)로 전송할 수 있다.
수신기(RX, 300)는 이퀄라이저(310), CDR 회로(320) 및 리셋부(330)를 포함할 수 있다.
이퀄라이저(310)는 제1 전송선(TLP) 및 제2 전송선(TLN)으로 공급되는 데이터 신호에 포함된 노이즈를 제거할 수 있다.
CDR 회로(320)는 데이터 신호로부터 레퍼런스 클럭 신호를 추출하여 송신기(TX)와 동기화(예컨대, 위상 잠금)함으로써, 데이터 신호의 비트 값을 판단할 수 있다.
CDR 회로(320)는 프레임 제어 신호(SFC)를 수신할 수 있다. CDR 회로(320)는 프레임 제어 신호(SFC)에 기초하여, 프레임 단위로 동작할 수 있다. 예컨대, 로우 레벨의 프레임 제어 신호(SFC)를 수신한 경우, CDR 회로(320)는 전송되는 데이터 신호가 트래이닝 데이터인 것으로 판단할 수 있다.
CDR 회로(320)는 잠금 시작 신호(LSS)를 수신할 수 있다. CDR 회로(320)는 잠금 시작 신호(LSS)를 수신한 경우, 수신한 데이터 신호를 이용하여 위상 잠금을 시작할 수 있다.
CDR 회로(320)는 잠금을 실패한 경우, 송신기(TX)로 잠금 실패 신호(LFS)를 전송할 수 있다. 예컨대, 잠금 실패 신호(LFS)는 로우 레벨의 전압을 가질 수 있다.
즉, CDR 회로(320)는 워스트 패턴을 갖는 데이터 신호에 대응하여 밸런스 실패하는 경우, 송신기(TX)로 잠금 실패 신호를 전송할 수 있다.
리셋부(330)는 재설정 신호(BEN)를 수신할 수 있다. 이때, 리셋부(330)는 재설정 신호(BEN)에 기초하여, 제1 전송선(TLP) 및 제2 전송선(TLN)의 공통 모드 전압(VICM)을 기준 전압(예컨대, 접지 전압)으로 리셋할 수 있다.
도 6은 본 발명의 실시예에 따른 리셋부(330)를 상세하게 나타내는 도면이다.
도 6을 참조하면, 리셋부(330)는 스위치들(SW1~SW4) 및 구동 전원(VDD)에 연결된 적어도 하나의 바이어스 전압 공급부(BVS)를 포함할 수 있다.
스위치들(SW1~SW4)은 제1 기준 스위치(SW2), 제2 기준 스위치(SW3), 제1 구동 스위치(SW1) 및 제2 구동 스위치(SW4)를 포함할 수 있다.
예컨대, 재설정 신호(BEN)는 하이 레벨의 전압을 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
제1 전송선(TLP)은 제1 및 제2 스위치들(SW1, SW2)에 연결되고, 제2 전송선(TLN)은 제3 및 제4 스위치들(SW3, SW4)에 연결될 수 있다.
제1 기준 스위치(SW2)는 기준 전원(GND) 및 제1 전송선(TLP) 사이에 연결되며, 재설정 신호(BEN)가 공급될 때 턴-온될 수 있다.
제2 기준 스위치(SW3)는 기준 전원(GND) 및 제2 전송선(TLN) 사이에 연결되며, 재설정 신호(BEN)가 공급될 때 턴-온될 수 있다.
제1 구동 스위치(SW1)는 바이어스 전압 공급부(BVS) 및 제1 전송선(TLP) 사이에 연결되며, 재설정 신호(BEN)가 공급되지 않을 때 턴-온 될 수 있다.
제2 구동 스위치(SW4)는 바이어스 전압 공급부(BVS) 및 제2 전송선(TLN) 사이에 연결되며, 재설정 신호(BEN)가 공급되지 않을 때 턴-온 될 수 있다.
재설정 신호(BEN)가 리셋부(330)로 공급되면, 제1 전송선(TLP) 및 제2 전송선(TLN)은 기준 전원(GND)에 연결될 수 있다. 이에 따라, 제1 전송선(TLP) 및 제2 전송선(TLN)은 기준 전압(예컨대, 접지 전압)으로 리셋될 수 있다.
재설정 신호(BEN)가 리셋부(330)로 공급되지 않으면, 제1 전송선(TLP) 및 제2 전송선(TLN)은 바이어스 전압 공급부(BVS)에 연결될 수 있다. 이에 따라, 제1 전송선(TLP) 및 제2 전송선(TLN)은 전송되는 데이터 신호에 따른 전압을 가질 수 있다.
도 7은 본 발명의 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 도면이다.
설명의 편의를 위하여, 데이터 신호(BS)가 화이트 패턴을 갖는 경우를 한정하여 설명되나, 도 4b에서 설명된 바와같이, 데이터 신호(BS)는 블랙 패턴을 가질 수 도 있다.
도 1 내지 도 7을 참조하면, 화이트 패턴을 갖는 데이터 신호(BS)는 9개의 하이 레벨 비트들 및 1개의 로우 레벨 비트를 포함할 수 있다.
화이트 패턴을 갖는 데이터 신호(BS)가 공급됨에 따라, 제1 전송선(TLP)의 공통 모드 전압(VICM)은 상승할 수 있다. 반대로, 제2 전송선(TLN)의 공통 모드 전압(VICM)은 하강할 수 있다. 따라서, 밸런스 실패가 발생할 수 있다.
재설정 신호(BEN)는 보상 기간(CP) 동안 리셋부(330)로 공급될 수 있다.
재설정 신호(BEN)가 보상 기간(CP) 동안 리셋부(330)로 공급되면, 제1 전송선(TLP) 및 제2 전송선(TLN)은 기준 전압(예컨대, 접지 전압)으로 리셋될 수 있다.
도 8은 본 발명의 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 도면이다.
도 8에서는 표시 장치(100, 도 1 참조)가 파워-온될 때, 인터페이스 시스템(ITF)의 구동방법이 도시된다.
구체적으로, 도 8에서는 인터페이스 시스템(ITF)의 송신기(TX)의 전송 제어부(220)가 밸런스 실패 시간(BFT)을 측정하는 방법이 구체적으로 도시된다.
도 1 내지 도 8을 참조하면, 표시 장치(100)가 파워-온될 때, 구동 전원(VDD)은 로우 레벨에서 하이 레벨로 변경될 수 있다.
도 2 및 도 8에 도시된 바와 같이, 프레임 제어 신호(SFC)는 트래이닝 패턴(Training Pattern)의 데이터(DATA)가 전송될 때 로우 레벨을 갖고, 그렇지 않을 때 하이 레벨을 가질 수 있다.
잠금 실패 신호(LFS)는 로우 레벨을 가질 수 있다. 표시 장치(100)가 파워-온될 때, 전송 제어부(220)는 잠금 실패 신호(LFS)를 수신기(RX)로 전송할 수 있다.
트래이닝 패턴(Training Pattern)의 데이터(DATA)가 전송되는 구간에서, 잠금이 성공하는 경우, 전송 제어부(220)는 잠금 실패 신호(LFS)를 수신기(RX)로 전송하지 않을 수 있다.
전송 제어부(220)로부터 수신한 전송 제어 신호(TCS)에 따라, 신호 전송부(210)는 워스트 패턴(Worst Pattern)(예컨대, 화이트 패턴 또는 블랙 패턴)을 갖는 데이터(DATA)를 수신기(RX)로 전송할 수 있다.
이때, 잠금 실패가 발생하게 되므로, 전송 제어부(220)는 잠금 실패 신호(LFS)를 다시 수신기(RX)로 전송할 수 있다.
잠금 시작 신호(LSS)는 하이 레벨을 가질 수 있다. 워스트 패턴(Worst Pattern)을 갖는 데이터(DATA)가 전송될 때, 전송 제어부(220)는 잠금 시작 신호(LSS)를 수신기(RX)로 공급할 수 있다.
밸런스 실패 검출부(230)는 전송 제어부(220)로부터 잠금 시작 신호(LSS)를 수신하고, 수신기(RX)로부터 잠금 실패 신호(LFS)를 수신할 수 있다.
밸런스 실패 검출부(230)는 잠금 시작 신호(LSS) 및 잠금 실패 신호(LFS)에 기초하여, 밸런스 실패 신호(BFS)를 생성할 수 있다.
예컨대, 밸런스 실패 검출부(230)는 잠금 시작 신호(LSS) 및 잠금 실패 신호(LFS)를 AND 논리 연산하여, 밸런스 실패 신호(BFS)를 생성할 수 있다.
따라서, 밸런스 실패 검출부(230)는 밸런스 실패 시간(BFT) 동안 밸런스 실패 신호(BFS)를 생성하여, 전송 제어부(220)로 전송할 수 있다. 즉, 밸런스 실패 시간(BFT)은 잠금 시작 신호(LSS)를 수신하는 시점부터, 잠금 실패 신호(LFS)를 수신하는 시점까지의 시간일 수 있다.
결과적으로, 상술한 방법으로 전송 제어부(220)는 밸런스 실패 시간(BFT)을 측정할 수 있다. 또한, 전송 제어부(220)는 밸런스 실패 시간(BFT)을 기초로, 재설정 주기(KBP, 도 9 참조)를 설정할 수 있다.
도 9는 본 발명의 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 도면이다.
도 9에서는, 표시 장치(100, 도 1 참조)가 일반 동작할 때, 인터페이스 시스템(ITF)의 구동방법이 도시된다.
구체적으로, 도 9에서는 리셋부(330, 도 5 참조)가 재설정 주기(KBP) 마다 제1 전송선(TLP) 및 제2 전송선(TLN)을 리셋하는 방법이 구체적으로 도시된다.
도 1 내지 도 9를 참조하면, 전송 제어부(220)는 재설정 신호(BEN)를 수신기(RX)의 리셋부(330)로 재설정 주기(KBP) 마다 전송할 수 있다.
리셋부(330)는, 재설정 신호(BEN)에 기초하여, 재설정 주기(KBP) 마다 제1 전송선(TLP) 및 제2 전송선(TLN)을 리셋할 수 있다. 이때, 리셋부(330)는 보상 기간(CP) 동안 제1 전송선(TLP) 및 제2 전송선(TLN)을 리셋할 수 있다.
따라서, 데이터(DATA)는 재설정 주기(KBP) 마다 기준 전원(GND)의 기준 전압(예컨대, 접지 전압)을 보상 기간(CP) 동안 가질 수 있다.
본 발명의 실시예에 따른 인터페이스 시스템 및 이를 포함하는 표시 장치는 송신기 또는 수신기의 공통 모드 전압을 주기적으로 리셋함으로써, 통신 성능을 개선할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 표시장치
110: 타이밍 제어부
120: 데이터 구동부
130: 주사 구동부
140: 화소부
200: 송신기
210: 신호 전송부
220: 전송 제어부
230: 밸런스 실패 검출부
300: 수신기
310: 이퀄라이저
320: CDR 회로
330: 리셋부

Claims (19)

  1. 전송선들에 서로 연결된 송신기 및 수신기를 포함하는 인터페이스 시스템에 있어서,
    상기 송신기는, 재설정 신호를 상기 수신기로 전송하는 전송 제어부를 포함하며,
    상기 수신기는, 상기 재설정 신호에 따라, 상기 전송선들의 공통 모드 전압을 리셋하는 리셋부를 포함하고,
    상기 전송선들은 제1 위상의 신호를 전송하기 위한 제1 전송선 및 상기 제1 위상과 상이한 제2 위상의 신호를 전송하기 위한 제2 전송선을 포함하는,
    인터페이스 시스템.
  2. 제1항에 있어서,
    상기 리셋부는, 상기 재설정 신호가 공급될 때, 턴-온되는 제1 기준 스위치 및 제2 기준 스위치를 포함하고,
    상기 제1 기준 스위치는 기준 전원 및 상기 제1 전송선 사이에 연결되고,
    상기 제2 기준 스위치는 상기 기준 전원 및 상기 제2 전송선 사이에 연결되는,
    인터페이스 시스템.
  3. 제2항에 있어서,
    상기 기준 전원은 접지 전압을 갖는,
    인터페이스 시스템.
  4. 제2항에 있어서,
    상기 리셋부는, 상기 재설정 신호가 공급되지 않을 때, 턴-온되는 제1 구동 스위치 및 제2 구동 스위치와 구동 전원에 연결된 바이어스 전압 공급부를 포함하고,
    상기 제1 구동 스위치는 상기 바이어스 전압 공급부 및 상기 제1 전송선 사이에 연결되고,
    상기 제2 구동 스위치는 상기 바이어스 전압 공급부 및 상기 제2 전송선 사이에 연결되는,
    인터페이스 시스템.
  5. 제1항에 있어서,
    상기 제1 전송선 및 상기 제2 전송선은 커플링 커패시터를 포함하는,
    인터페이스 시스템.
  6. 제1항에 있어서,
    상기 제1 위상 및 상기 제2 위상은 서로 반대인,
    인터페이스 시스템.
  7. 제1항에 있어서,
    상기 전송 제어부는, 상기 재설정 신호를 상기 수신기로, 재설정 주기에 따라 주기적으로 전송하는,
    인터페이스 시스템.
  8. 제7항에 있어서,
    상기 송신기는, 파워-온될 때, 워스트 패턴을 갖는 데이터 신호를 상기 수신기로 전송하는 신호 전송부를 더 포함하고,
    상기 전송 제어부는, 상기 데이터 신호가 전송되는 동안, 잠금 시작 신호를 상기 수신기로 전송하고,
    상기 워스트 패턴은, 화이트 패턴 및 블랙 패턴 중 어느 하나인,
    인터페이스 시스템.
  9. 제8항에 있어서,
    상기 수신기는, 상기 데이터 신호에 대응하여 밸런스 실패하는 경우, 상기 송신기로 잠금 실패 신호를 전송하는 CDR 회로를 더 포함하는,
    인터페이스 시스템.
  10. 제9항에 있어서,
    상기 송신기는, 상기 잠금 시작 신호 및 상기 잠금 실패 신호를 기초로 밸런스 실패 신호를 생성하는 밸런스 실패 검출부를 더 포함하는,
    인터페이스 시스템.
  11. 제10항에 있어서,
    상기 전송 제어부는, 상기 밸런스 실패 신호가 공급되는 시간을 나타내는 밸런스 실패 시간을 측정하는,
    인터페이스 시스템.
  12. 제11항에 있어서,
    상기 전송 제어부는, 상기 밸런스 실패 시간을 K(K는 1보다 큰 자연수)로 나눈 값을 상기 재설정 주기로 설정하는,
    인터페이스 시스템.
  13. 주사선들 및 데이터선들이 교차하는 영역에 배치된 화소들을 포함하는 화소부;
    상기 데이터선들로 데이터 신호들을 공급하기 위한 데이터 구동부; 및
    상기 데이터 구동부와 인터페이스 시스템을 통해 통신하는 타이밍 제어부을 포함하고,
    상기 인터페이스 시스템은 전송선들에 서로 연결된 송신기 및 수신기를 포함하고,
    상기 송신기는, 재설정 신호를 상기 수신기로 전송하는 전송 제어부를 포함하고,
    상기 수신기는, 상기 재설정 신호에 따라, 상기 전송선들의 공통 모드 전압을 리셋하는 리셋부를 포함하고,
    상기 전송선들은 제1 위상의 신호를 전송하기 위한 제1 전송선 및 상기 제1 위상과 상이한 제2 위상의 신호를 전송하기 위한 제2 전송선을 포함하는,
    표시 장치.
  14. 제13항에 있어서,
    상기 리셋부는, 상기 재설정 신호가 공급될 때, 턴-온되는 제1 기준 스위치 및 제2 기준 스위치를 포함하고,
    상기 제1 기준 스위치는 기준 전원 및 상기 제1 전송선 사이에 연결되고,
    상기 제2 기준 스위치는 상기 기준 전원 및 상기 제2 전송선 사이에 연결되는,
    표시 장치.
  15. 제14항에 있어서,
    상기 리셋부는, 상기 재설정 신호가 공급되지 않을 때, 턴-온되는 제1 구동 스위치 및 제2 구동 스위치와 구동 전원에 연결된 바이어스 전압 공급부를 더 포함하고,
    상기 제1 구동 스위치는 상기 바이어스 전압 공급부 및 상기 제1 전송선 사이에 연결되고,
    상기 제2 구동 스위치는 상기 바이어스 전압 공급부 및 상기 제2 전송선 사이에 연결되는,
    표시 장치.
  16. 제15항에 있어서,
    상기 전송 제어부는, 상기 재설정 신호를 상기 수신기로, 재설정 주기에 따라 주기적으로 전송하는,
    표시 장치.
  17. 제16항에 있어서,
    상기 송신기는, 파워-온될 때, 워스트 패턴을 갖는 데이터 신호를 상기 수신기로 전송하는 신호 전송부를 더 포함하고,
    상기 전송 제어부는, 상기 데이터 신호가 전송되는 동안, 잠금 시작 신호를 상기 수신기로 전송하고,
    상기 워스트 패턴은, 화이트 패턴 및 블랙 패턴 중 어느 하나인,
    표시 장치.
  18. 제17항에 있어서,
    상기 수신기는, 상기 데이터 신호에 대응하여 밸런스 실패하는 경우, 상기 송신기로 잠금 실패 신호를 전송하는 CDR 회로를 더 포함하는,
    표시 장치.
  19. 제18항에 있어서,
    상기 송신기는, 상기 잠금 시작 신호 및 상기 잠금 실패 신호를 기초로 밸런스 실패 신호를 생성하는 밸런스 실패 검출부를 더 포함하고,
    상기 전송 제어부는, 상기 밸런스 실패 신호가 공급되는 시간을 나타내는 밸런스 실패 시간을 측정하여, 상기 밸런스 실패 시간을 기초로 상기 재설정 주기를 설정하는,
    표시 장치.
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