KR20000052417A - 싱글-엔드-제로 수신기 회로 - Google Patents

싱글-엔드-제로 수신기 회로 Download PDF

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Abstract

본 발명의 목적은 글리치(glitches)로 인한 내부 회로의 오동작을 방지하고, 글리치에 대한 대응 수단으로서의 회로를 불필요하게 하는 것이다. 저임계치 검출기, 고임계치 검출기 및 셋/리셋 래치 회로가 제공된다. 저임계치 검출기는 두 개의 차동 데이터 입력 DATA+ 및 DATA- 신호를 수신하고, 두 개의 입력 신호들이 모두 제1 임계 전압보다 낮은지를 검출한다. 고임계치 검출기는 입력 DATA+ 및 DATA- 신호를 수신하고, 입력 신호들 중 하나가 제2 임계 전압보다 높은지를 검출한다. 그리고, 셋/리셋 래치 회로는, 입력 DATA+ 및 DATA- 신호 둘 다의 레벨이 제1 임계 전압 이하일 때 셋되고, 입력 DATA+ 및 DATA- 신호 중 하나의 레벨이 제2 임계 전압 이상일 때 리셋된다.

Description

싱글-엔드-제로 수신기 회로{SINGLE-END-ZERO RECEIVER CIRCIUT}
본 발명은 차동 데이터용 싱글-엔드-제로 수신기 회로에 관한 것이다.
이하에서, 도 1 및 도 2를 참조하여 종래의 차동 데이터용 싱글-엔드-제로 수신기 회로가 설명될 것이다.
도 1은 종래의 싱글-엔드-제로 수신기 회로의 일례를 도시하고 있다. 도 1은 DATA+ 입력 단자(101), DATA- 입력 단자(102), 슈미트 버퍼(103, 104), NOR 게이트 회로(105), 및 SE0 출력 단자(106)를 도시하고 있다. DATA+ 입력 단자(101)는 차동 데이터 입력 신호 DATA+를 입력한다. DATA- 입력 단자(102)는 차동 데이터 입력 신호 DATA-를 입력한다. 두 개의 입력 단자는 슈미트 버퍼(103 및 104) 각각을 통해 NOR 게이트 회로(105)에 접속된다.
도 2는 도 1에 도시된 싱글-엔드-제로 수신기 회로 상의 타이밍도이다. 도 2는 DATA+ 입력 단자(101)의 차동 데이터 입력 신호 DATA+, DATA- 입력 단자(102)의 차동 데이터 입력 신호 DATA-, 슈미트 버퍼(103 및 104) 각각의 출력, 및 SE0 출력 단자(106)로부터 출력되는 싱글-엔드-제로 신호 SE0를 도시하고 있다.
도 1에 도시된 각각의 슈미트 버퍼(103 및 104)는 입력 임계 히스테리시스(input threshold hysteresis)를 가진다. 그러므로, 도 2에 도시된 바와 같이, 슈미트 버퍼(103)의 출력은 시점 a1, a4, a5에서 순서대로 변화하며, 이 타이밍들의 편차는 입력 임계값에 기초한다. 마찬가지로, 슈미트 버퍼(104)의 출력은 시점 a2 및 a3에서 순서대로 변한다. 싱글-엔드-제로 신호 se0는 슈미트 버퍼(103 및 104)의 출력을 NOR 게이트 회로(105)로 디코딩함으로써 얻어진다. 그러므로, 시점 a1과 a2 사이의 기간 및 시점 a3와 a4 사이의 기간동안 SE0 출력 단자 상에 글리치(glitch) g1 및 g2가 각각 발생한다.
그러나, 실질적으로 필요한 싱글-엔드-제로 신호 SE0의 액티브 주기는 시점 a5와 a6 사이의 기간이다. 그리고, 전술한 바와 같이, 차동 데이터 입력 신호 DATA+와 DATA-가 서로 교차할 때, SE0 출력 단자(106) 상에서 글리치 g1 및 g2가 발생한다. 따라서, 싱글-엔드-제로 신호 SE0의 입력 측에서 글리치에 대한 일정한 측정이 수행되어야 할 필요가 있으며, 이것은 회로 설계의 제한을 의미한다.
본 발명의 목적은, 글리치로 인한 내부 회로의 오동작을 방지하고, 글리치에 대한 대응 수단으로서의 회로가 불필요한 차동 데이터용 싱글-엔드-제로 수신기를 제공하는 것이다.
본 발명은, 저임계치 검출기, 고임계치 검출기 및 셋/리셋 래치 회로를 포함하는 싱글-엔드-제로 수신기를 제공한다.
저임계치 검출기는 제1 및 제2 차동 입력 신호를 둘 다 수신하여, 제1 및 제2 차동 데이터 입력 신호가 둘 다 제1 임계 전압보다 낮은지를 검출한다. 고임계치 검출기는 제1 및 제2 차동 데이터 입력 신호를 둘 다 수신하여, 제1 및 제2 차동 데이터 입력 신호 중 하나가 제2 임계 전압 (제1 임계 전압보다 높음) 보다 높은지를 검출한다.
그리고, 셋/리셋 래치 회로는 SE0 신호를 출력한다. 셋/리셋 래치 회로는, 제1 및 제2 차동 데이터 입력 신호의 레벨이 모두 제1 임계 전압 이하이면 셋된다. 그리고, 셋/리셋 래치 회로는, 제1 및 제2 차동 데이터 입력 신호의 레벨 중 하나가 제2 임계 전압 이상이면 리셋된다.
상기 구성 요소들 각각은 논리 회로로서 용이하게 구성될 수 있다. 두 개의 차동 데이터 입력 신호가 서로 교차할 때 SE0 출력 단자 또는 싱글-엔드-제로 신호 상에서의 글리치 발생이 방지되기 때문에, 내부 회로에서 글리치로 인한 동작 오류는 발생하지 않는다. 또한, 글리치에 대한 대응 수단으로서의 외부 회로는 불필요하다.
도 1은 종래의 싱글-엔드-제로 수신기 회로의 구성을 도시하는 도면.
도 2는 도 1에 도시된 종래의 싱글-엔드-제로 수신기 회로의 동작을 도시하는 타이밍도.
도 3은 본 발명에 따른 싱글-엔드-제로 수신기 회로의 기본 구성을 나타내는 도면.
도 4는 도 3에 도시된 싱글-엔드-제로 수신기 회로의 기본 구성에 대응하는 논리 회로를 나타내는 도면.
도 5는 도 3에 도시된 싱글-엔드-제로 수신기 회로의 동작을 나타내는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1, 101 : DATA+ 단자
2, 102 : DATA- 단자
3 : 저임계치 검출기
4 : 고임계치 검출기
5 : 셋/리셋 래치 회로
6, 106 : SE0 단자
9, 10 : 저임계치 버퍼
11 : OR 회로
12, 13 : 고임계치 버퍼
14 : NOR 회로
103, 104 : 슈미트 버퍼
105 : NOR 게이트 회로
이하에서, 도 3을 참조하여, 본 발명의 일 실시예에 따른 차동 데이터용 싱글-엔드-제로 수신기 회로가 설명될 것이다. 도 3에 도시된 바와 같이, 본 실시예에 따른 싱글-엔드-제로 수신기 회로는 저임계치 검출기(3) 및 고임계치 검출기(4)와, 셋/리셋 래치 회로(5)를 가진다.
저임계치 검출기(3) 및 고임계치 검출기(4) 각각은, 입력 신호를 위한 DATA+ 단자(1) 및 DATA- 단자(2) 둘 다와, 출력 신호를 위한 SE0 단자에 접속된 셋/리셋 래치 회로(5)에 접속된다.
저임계치 검출기(3)는 두 개의 차동 데이터 입력 신호 (또는 DATA+ 및 DATA- 신호)를 수신한다. 입력 DATA+ 및 DATA- 신호가 미리 정해진 저임계치 전압보다 낮은 것으로 검출되면, 저임계치 검출기(3)는 셋/리셋 래치 회로(5)에 그 검출 결과를 출력한다. 고임계치 검출기(4)는 두 개의 입력 DATA+ 및 DATA- 신호를 수신한다. 두 개의 입력 DATA+ 및 DATA- 신호 중 하나가 미리 정해진 고임계치 전압보다 높은 것으로 검출되면, 고임계치 검출기(4)는 셋/리셋 래치 회로(5)에 그 검출 결과를 출력한다. 저임계치 검출기(3) 및 고임계치 검출기(4) 각각의 출력을 수신하면, 셋/리셋 래치 회로(5)는 SE0 단자(6)에 싱글-엔드-제로(또는 SE0) 신호를 출력한다.
다음으로, 상기의 구성을 가지는 싱글-엔드-제로 수신기 회로의 동작이 설명될 것이다. 도 3을 참조하면, 입력 DATA+ 및 DATA- 신호가 둘 다 미리 정해진 저임계치 전압보다 낮은 경우, 저임계치 검출기(3)의 출력은 하이 레벨 "1"에 있고, 셋/리셋 래치 회로(5)를 위한 셋 신호가 액티브 상태가 되게 한다. 이 때, 입력 DATA+ 및 DATA- 신호는 둘 다 미리 정해진 고임계치 전압보다 낮기 때문에, 고임계치 검출기(4)의 출력은 로우 레벨 "0"이 되고, 셋/리셋 래치 회로(5)를 위한 리셋 신호가 인액티브 상태가 된다. 따라서, 출력 SE0 신호는 하이 레벨 "1"이 된다.
입력 DATA+ 및 DATA- 신호가 둘 다 미리 정해진 저임계치 전압보다 낮은 상태로부터 두 개의 입력 DATA+ 및 DATA- 신호 중 하나가 고임계치 전압보다 높은 상태로의 전이가 발생하는 경우가 있다. 이 경우, 고임계치 검출기(4)의 출력 레벨은 하이 레벨 "1"이 되고, 셋/리셋 래치 회로(5)를 위한 리셋 신호는 액티브 상태가 된다. 이 때, 입력 DATA+ 및 DATA- 신호 중 하나가 저임계치 전압보다 높기 때문에, 저임계치 검출기(3)의 출력 레벨은 로우 레벨 "0"이 되고, 따라서 셋/리셋 래치 회로(5)를 위한 셋 신호는 인액티브 상태가 된다. SE0 신호의 레벨은 로우 레벨 "0"이 된다.
다음으로, 도 4 및 도 5를 참조하여, 상기의 싱글-엔드-제로 수신기 회로가 더 상세하게 설명될 것이다.
도 4는 도 3에 도시된 싱글-엔드-제로 수신기 회로의 기본 구성에 대응하는 특정예로서의 논리 회로를 도시하고 있다. 도 4에 도시된 바와 같이, 도 3에 도시된 저임계치 검출기(3)는 저임계치 버퍼(9 및 10)와 OR 회로(11)로 구성된다. 한편, 도 3에 도시된 고임계치 검출기(4)는 고임계치 버퍼(12 및 13)와 NOR 회로(14)로 구성된다.
하나의 입력 DATA+ 신호가 저임계치 버퍼(9) 및 고임계치 버퍼(12)에 입력되고, 다른 입력 DATA- 신호가 저임계치 버퍼(10) 및 고임계치 버퍼(13)에 입력된다.
설명에 대한 이해를 용이하게 하기 위해, 저임계치 버퍼(9) 및 고임계치 버퍼(12)의 출력은, 입력 DATA+ 신호가 0.8V에 도달하는 순간에 반전되는 것으로 가정한다. 저임계치 버퍼(10) 및 고임계치 버퍼(13)의 출력은 입력 DATA- 신호가 1.3V에 도달하는 순간에 반전된다.
OR 게이트 회로(11)는 저임계치 버퍼(9 및 10)의 출력을 수신하고, NOR 게이트 회로(14)는 고임계치 버퍼(12 및 13)의 출력을 수신한다.
셋/리셋 래치 회로(5)는 서로 교차 접속된 NAND 게이트 회로(15 및 16)로 구성된다. OR 게이트 회로(11)의 출력은 셋 입력으로 사용되고, NOR 게이트 회로(14)의 출력은 리셋 입력으로 사용된다.
다음으로, 도 4 및 도 5를 참조하여, 두 개의 차동 데이터 입력 (DATA+ 및 DATA-) 신호 수신시, 싱글-엔드-제로 수신기 회로가 어떻게 동작하는지가 설명될 것이다.
도 5는 도 4에 도시된 싱글-엔드-제로 수신기 회로의 타이밍도이다. 도 5는 입력 단자(1 및 2) 각각의 입력 DATA+ 및 DATA- 신호, 슈미트 버퍼(9, 10, 12, 13) 각각의 출력, OR 게이트 회로(11) 및 NOR 게이트 회로(14) 각각의 출력, 및 출력 SE0 단자(6)로부터 출력되는 SE0 신호를 도시하고 있다.
통상적으로, 데이터가 두 개의 차동 데이터 (또는 DATA+ 및 DATA-)로서 전송되는 경우, 데이터는 "0"과 "1"의 쌍의 형태로 변화한다. 입력 DATA+ 및 DATA- 신호가 둘 다 동시에 "0"인 경우, 이것은 패킷의 단부임을 의미하며, 이 때 SE0 신호는 "1"이다. 데이터가 전송되지 않는 아이들 상태(idle state)에서, 데이터 라인은 풀-업(pull-up) 또는 풀-다운(pull-down)되어, 입력 DATA+ 및 DATA- 신호 중 하나는 "1"이 되고, 다른 하나는 "0"이 되게 한다.
도 5는 입력 DATA+ 및 DATA- 신호 각각의 상승 시간 및 하강 시간이 언밸런스한 경우, 즉 상승 시간이 하강 시간보다 긴 경우를 도시하고 있다. 종래의 싱글-엔드-제로 수신기 회로에서, 상승 시간 및 하강 시간이 언밸런스한 경우에는 SE0 신호 내에서 글리치가 발생하기 쉬웠다. 본 발명은, 상승 시간 및 하강 시간이 언밸런스한 경우에도, SE0 신호 내에서의 글리치 발생을 방지하기 위한 것이다.
도 4에 도시된 저임계치 버퍼(9)의 출력은 입력 DATA+ 신호의 저임계치측에서, 즉 도 5에서의 시점 A3, A6, A10 및 A11에서 변화한다. 마찬가지로, 다른 저임계치 버퍼(10)의 출력은 입력 DATA- 신호의 저임계치 측에서, 즉 도 5에서의 시점 A2 및 A7에서 변화한다. 고임계치 버퍼(12)의 출력은 입력 DATA+ 신호의 고임계치 측에서, 즉 도 5에서의 시점 A1, A8, A9 및 A12에서 변화한다. 마찬가지로, 다른 고임계치 버퍼(13)의 출력은 입력 DATA- 신호의 고임계치 측에서, 즉 도 5에서의 시점 A4 및 A5에서 변한다.
도 4에 도시된 OR 게이트 회로(11)의 출력은, NAND 게이트 회로(15 및 16)로 구성된 셋/리셋 래치 회로(5)용 셋 신호가 된다. 도 5의 시점 A10에서, OR 게이트 회로(11)의 출력은 "0"이 된다. 즉, 셋 신호는 액티브 상태가 된다. 이 때, 리셋 신호로서의 NOR 게이트 회로(14)의 출력은 "1"이다. 즉, 인액티브 상태가 된다. 따라서, 도 5의 시점 A10에서, SE0 신호는 "1", 즉 액티브 상태가 된다. 도 5의 시점 A11에서, 입력 DATA+ 신호는 "0"으로부터 "1"로 변하므로, 저임계치 버퍼(9)의 출력이 변화하는 동시에, OR 게이트 회로(11)의 출력도 "0"에서 "1"로 변한다. 이 때, SE0 신호용 셋 신호가 인액티브가 되더라도, 리셋 신호로서의 NOR 게이트 회로(14)의 출력도 "1", 즉 인액티브 상태가 된다. 따라서, SE0 신호는 이전 상태 "1"을 유지하고 액티브 상태로 유지된다.
도 5의 시점 A12에서, 입력 DATA+ 신호는 고임계치와 동일해지고, 고임계치 버퍼(12)의 출력이 변화하는 동시에, NOR 게이트 회로(14)의 출력은 "1"에서 "0"으로 변한다. 이 때, 셋/리셋 래치 회로(5)를 위한 리셋 신호 및 셋 신호는 각각 액티브 및 인액티브 상태가 되고, SE0 신호는 인액티브 상태가 된다. 요구되는 SE0 신호의 액티브 폭을 만족시키기 위해, SE0 신호를 출력하는 셋/리셋 래치 회로(5)는 시점 A10에서 셋되고, 시점 A12에서 리셋되도록 구성된다.
상기와 같은 방식의 디코딩을 통해 싱글-엔드-제로 신호를 얻음으로써, 각각의 차동 데이터 입력 신호의 상승 시간 및 하강 시간이 언밸런스한 경우에도, SE0 신호 내에서의 글리치 발생이 방지될 수 있다.
상기와 같은 구성에 의하면, 두 개의 차동 데이터 입력 신호가 서로 교차할 때, 싱글-엔드-제로 신호에서 글리치가 발생하는 것을 방지할 수 있기 때문에, 내부 회로에서 글리치로 인한 오동작이 발생하지 않는다. 또한, 글리치에 대한 대응 수단으로서의 외부 회로가 불필요하다.
또한, 본 발명은, 하나의 차동 데이터 입력 신호의 상승 시간과 다른 차동 데이터 입력 신호의 하강 시간이 언밸런스한 경우에도, 싱글-엔드-제로 신호 내에서의 글리치 발생을 방지할 수 있다. 이것은, 셋/리셋 래치 회로가 상이한 시점에서 셋 및 리셋되어, 요구되는 싱글-엔드-제로 신호의 액티브 폭을 만족시키도록 한 구성 때문이다.

Claims (7)

  1. 싱글-엔드-제로 수신기 회로(single-end-zero receiver circiut)에 있어서,
    제1 및 제2 차동 데이터 입력 신호를 둘 다 수신하고, 상기 제1 및 제2 차동 데이터 입력 신호 모두가 제1 임계 전압보다 낮은지를 검출하기 위한 저임계치 검출기(low-value threshold detector);
    상기 제1 및 제2 차동 데이터 입력 신호 모두를 수신하고, 상기 제1 및 제2 차동 데이터 입력 신호 중 하나가, 상기 제1 임계 전압보다 높은 제2 임계 전압보다 높은지를 검출하기 위한 고임계치 검출기(high-value threshold detector); 및
    싱글-엔드-제로 신호를 출력하기 위한 셋/리셋 래치 회로(set/reset latch circuit) -상기 셋/리셋 래치 회로는, 상기 제1 및 제2 차동 데이터 입력 신호 모두의 레벨이 상기 제1 임계 전압 이하인 경우 셋되고, 상기 제1 및 제2 차동 데이터 입력 신호의 레벨 중 하나가 상기 제2 임계 전압보다 높은 경우 리셋됨-
    를 포함하는 싱글-엔드-제로 수신기 회로.
  2. 제1항에 있어서, 상기 저임계치 검출기는,
    상기 제1 및 제2 차동 데이터 입력 신호를 각각 수신하는 제1 및 제2 저임계치 버퍼; 및
    상기 제1 및 제2 저임계치 버퍼 각각의 출력을 수신하는 OR 게이트 회로
    를 포함하는 싱글-엔드-제로 수신기 회로.
  3. 제1항에 있어서, 상기 고임계치 검출기는
    상기 제1 및 제2 차동 데이터 입력 신호를 각각 수신하는 제1 및 제2 고임계치 버퍼; 및
    상기 제1 및 제2 고임계치 버퍼 각각의 출력을 수신하는 NOR 게이트 회로
    를 포함하는 싱글-엔드-제로 수신기 회로.
  4. 제1항에 있어서, 상기 셋/리셋 래치 회로는,
    상기 저임계치 검출기 및 상기 고임계치 검출기의 출력을 각각 수신하고, 서로 교차 접속된 제1 및 제2 NAND 게이트 회로
    를 포함하는 싱글-엔드-제로 수신기 회로.
  5. 제1항에 있어서,
    상기 저임계치 검출기는, 상기 제1 및 제2 차동 데이터 입력 신호를 각각 수신하는 제1 및 제2 저임계치 버퍼를 포함하고,
    상기 고임계치 검출기는, 상기 제1 및 제2 차동 데이터 입력 신호를 각각 수신하는 제1 및 제2 고임계치 버퍼를 포함하며,
    상기 셋/리셋 래치 회로는, 상기 제1 및 제2 저임계치 버퍼 모두가 논리값 "0"을 검출할 때 셋되고, 상기 제1 및 제2 고임계치 버퍼 중 하나가 논리값 "1"을 검출할 때 리셋되는 싱글-엔드-제로 수신기 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    데이터 신호가 전송되지 않는 아이들 상태(idle state)에서, 상기 제1 및 제2 차동 데이터 입력 신호 중 하나는 하이 레벨로 유지되고, 다른 하나는 로우 레벨로 유지되도록, 데이터 라인이 풀-업(pull-up) 및 풀-다운(pull-down)되는 싱글-엔드-제어 수신기 회로.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 셋/리셋 래치 회로는 상기 싱글-엔드-제로 신호의 요구되는 액티브 폭(active width)을 만족시키도록 상이한 시점에서 셋 및 리셋되어, 상기 제1 및 제2 차동 데이터 입력 신호 중 하나의 상승 시간과 다른 하나의 하강 시간이 언밸런스한 경우에도, 상기 싱글-엔드-제로 신호의 글리치(glitches) 발생을 방지하는 싱글-엔드-제어 수신기 회로.
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