KR100313532B1 - 노이즈 제거 회로 - Google Patents

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Abstract

본 발명은 노이즈 제거 회로에 관한 것으로, 종래 기술에 있어서 외부입력신호(외부리셋신호,인터럽트신호,외부클럭 등)에 의해 내부회로가 동작하는 회로에서, 외부리셋신호가 인가시 슈미트 트리거는 설정된 소정 레벨만을 기준으로 노이즈를 검출하여 리셋신호로 내부회로에 전달함으로써, 슈미트 트리거가 검출할 수 없는 노이즈가 외부리셋신호에 발생할 경우 그 노이즈 성분이 그대로 내부회로에 전달되어 시스템이 불안정하게 되는 하는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 입력된 외부리셋신호의 노이즈를 제거하여 내부회로에 리셋신호로 전달하는 노이즈 제거 회로에 있어서, 입력된 리셋신호가 소정 시간 지속되는지 여부를 검출하여 검출신호를 출력하는 노이즈검출부와; 상기 노이즈검출부의 검출신호에 의해 도통제어되어 리셋신호를 전달하는 제1 및 제2 전송게이트와; 상기 제1 및 제2 전송게이트를 통해 리셋신호를 입력받아 이를 래치하는 제1 및 제2 래치부와; 상기 제1 및 제2 래치부의 출력을 낸드 연산하는 낸드 게이트와; 상기 낸드 게이트의 출력을 반전하는 인버터와; 상기 인버터의 출력에 의해 도통제어되어 리셋신호를 전달하는 제3 전송게이트와; 상기 인버터의 출력에 의해 도통제어되어 상기 제3 전송게이트가 전달한 리셋신호를 전원전압으로 풀업하여 내부리셋신호로 출력하는 풀업용 피모스트랜지스터를 포함하여 구성한 회로를 제공하여, 외부입력신호(외부리셋신호,인터럽트신호,외부클럭 등)에 의해 내부회로가 동작하는 중에 외부 노이즈가 발생하여 입력된 외부입력신호가순간적으로 변하더라도, 노이즈검출부가 소정 시간 동안 지속되지 않는 신호는 노이즈로 인식하여 노이즈에 의한 이상 신호가 내부회로에 전달되는 것을 방지함으로써, 내부회로가 이 이상 신호에 의해 오동작하는 것을 방지하는 효과가 있다.

Description

노이즈 제거 회로{CURCUIT FOR ELIMINATING NOISE}
본 발명은 노이즈 제거 회로에 관한 것으로, 특히 외부입력신호(외부리셋신호,인터럽트신호,외부클럭 등)에 의해 내부회로가 동작하는 중에 외부 노이즈가 발생하여 입력된 외부입력신호가 순간적으로 변하더라도, 노이즈검출부가 소정 시간 동안 지속되지 않는 신호는 노이즈로 인식하여 노이즈에 의한 이상 신호가 내부회로에 전달되는 것을 방지하는 노이즈 제거 회로에 관한 것이다.
도1은 종래 노이즈 제거 회로의 회로도로서, 이에 도시된 바와 같이 리셋 핀(1)을 통해 입력된 신호를 전원전압으로 풀업(pull-up)하는 풀업용 피모스트랜지스터(PM)와; 상기 풀업용 피모스트랜지스터(PM)를 통해 풀업된 신호가 소정 레벨에 해당될 경우 이를 반전하여 출력하는 슈미트 트리거(Schmidt trigger)(SH)와; 상기 슈미트 트리거(SH)의 출력을 반전하여 리셋신호(RST)로 출력하는 인버터(I)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 설명한다.
리셋 핀(1)을 통해 '저전위' 혹은 '고전위'인 외부리셋신호가 입력되면, 이는 슈미트 트리거(Schmidt trigger)(SH)와 인버터(I)를 통해 반전되어 '저전위' 혹은 '고전위'인 외부리셋신호가 그대로 내부회로(미도시)에 리셋신호(RST)로 출력된다.
여기서, 풀업용 피모스트랜지스터(PM)는 게이트에 인가된 접지전압에 의해 항상 턴온 상태이므로, 소스에 인가된 전원전압이 드레인을 통해 상기 슈미트 트리거(SH)의 입력단에 인가되어 리셋 핀(1)을 통해 입력된 신호를 풀업(pull-up)한다.
그리고, 상기 풀업용 피모스트랜지스터(PM)에서 풀업(pull-up)된 외부리셋신호는 슈미트 트리거(SH)로 입력되는데, 상기 슈미트 트리거(SH)는 입력된 상기 외부리셋신호가 소정 레벨에 해당될 경우 이를 반전하여 출력한다.
그러면, 인버터(I)는 상기 슈미트 트리거(SH)의 출력을 다시 반전하여 리셋신호(RST)로 내부회로(미도시)로 출력한다.
여기서, 상기 슈미트 트리거(SH)는 상기 리셋 핀(1)을 통해 입력된 신호가 '저전위'에서 '고전위'로 혹은 '고전위'에서 '저전위'로 천이할 경우 발생하는 노이즈를 검출하여 외부리셋신호가 정상적으로 리셋신호(RST)로 내부회로(미도시)에 전달되도록 한다.
그러나, 상기에서와 같이 종래의 기술에 있어서 외부입력신호(외부리셋신호,인터럽트신호,외부클럭 등)에 의해 내부회로가 동작하는 회로에서, 외부리셋신호가 인가시 슈미트 트리거는 설정된 소정 레벨만을 기준으로 노이즈를 검출하여 리셋신호로 내부회로에 전달함으로써, 슈미트 트리거가 검출할 수 없는 노이즈가 외부리셋신호에 발생할 경우 그 노이즈 성분이 그대로 내부회로에 전달되어 시스템이 불안정하게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로,
외부입력신호(외부리셋신호,인터럽트신호,외부클럭 등)에 의해 내부회로가 동작하는 중에 외부 노이즈가 발생하여 입력된 외부입력신호가 순간적으로 변하더라도, 노이즈검출부가 소정 시간 동안 지속되지 않는 신호는 노이즈로 인식하여 노이즈에의한 이상 신호가 내부회로에 전달되는 것을 방지하도록 하는 노이즈 제거 회로를 제공함에 그 목적이 있다.
도1은 종래 노이즈 제거 회로의 회로도.
도2는 본 발명 노이즈 제거 회로의 회로도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 리셋 핀 20 : 노이즈 검출부
21 : 알씨 발진기 22 : 카운터
23,24 : 검출부 30,40 : 래치부
I1∼I9 : 인버터 ND1,ND2,ND3 : 앤드 게이트
NR1,NR2 : 노아 게이트 PM1,PM2 : 풀업용 피모스트랜지스터
SH : 슈미트 트리거 TG1,TG2,TG3 : 전송 게이트
이와 같은 목적을 달성하기 위한 본 발명은 입력된 외부리셋신호의 노이즈를 제거하여 내부회로에 리셋신호로 전달하는 노이즈 제거 회로에 있어서, 입력된 리셋신호가 소정 시간 지속되는지 여부를 검출하여 검출신호를 출력하는 노이즈검출부와; 상기 노이즈검출부의 검출신호에 의해 도통제어되어 리셋신호를 전달하는 제1 및 제2 전송게이트와; 상기 제1 및 제2 전송게이트를 통해 리셋신호를 입력받아 이를 래치하는 제1 및 제2 래치부와; 상기 제1 및 제2 래치부의 출력을 낸드 연산하는 낸드 게이트와; 상기 낸드 게이트의 출력을 반전하는 인버터와; 상기 인버터의 출력에 의해 도통제어되어 리셋신호를 전달하는 제3 전송게이트와; 상기 인버터의 출력에 의해 도통제어되어 상기 제3 전송게이트가 전달한 리셋신호를 전원전압으로 풀업하여 내부리셋신호로 출력하는 풀업용 피모스트랜지스터를 포함하여 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 노이즈 제거 회로의 회로도로서, 이에 도시한 바와 같이 리셋 핀(10)을 통해 입력된 외부리셋신호를 전원전압으로 풀업(pull-up)하는 풀업용 피모스트랜지스터(PM1)와; 상기 풀업용 피모스트랜지스터(PM1)를 통해 풀업된 외부리셋신호가 소정 레벨에 해당될 경우 이를 반전하여 출력하는 슈미트 트리거(Schmidttrigger)(SH)와; 상기 슈미트 트리거(SH)의 출력을 반전하는 인버터(I1)와; 입력된 상기 인버터(I1)의 출력이 소정 시간 지속되는지 여부를 검출하여 검출신호를 출력하는 노이즈검출부(20)와; 상기 노이즈검출부(20)의 검출신호에 의해 도통제어되어 상기 인버터(I1)의 출력을 전달하는 전송게이트(TG2,TG3)와; 상기 전송게이트(TG2,TG3)를 통해 인버터(I1)의 출력을 입력받아 이를 래치하는 래치부(30,40)와; 상기 래치부(30,40)의 출력을 낸드 연산하는 낸드 게이트(ND3)와; 상기 낸드 게이트(ND3)의 출력을 반전하는 인버터(I7)와; 상기 인버터(I7)의 출력에 의해 도통제어되어 상기 인버터(I1)의 출력을 전달하는 전송게이트(TG1)와; 상기 인버터(I7)의 출력에 의해 도통제어되어 상기 전송게이트(TG1)가 전달한 상기 인버터(I1)의 출력을 전원전압으로 풀업(pull-up)하여 내부리셋신호(RST)로 출력하는 풀업용 피모스트랜지스터(PM1)로 구성한다.
여기서, 상기 노이즈검출부(20)는 상기 인버터(I1)의 출력을 반전하여 리셋바신호(RSTB)로 출력하는 인버터(I2)와; 소정 주기의 클럭(CLK)을 출력하는 알씨(RC) 발진기(21)와; 상기 인버터(I2)의 리셋바신호(RSTB) 및 알씨(RC) 발진기(21)의 출력(CLK)에 의해 제어되어 소정 비트로 카운팅하는 카운터(22)와; 상기 카운터(22)의 출력을 입력받아 상기 인버터(I1)의 출력이 소정 시간 동안 지속되는지 여부를 검출하여 검출신호를 출력하는 제1 및 제2검출부(23,24)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작 및 작용을 상세히 설명한다.
리셋 핀(10)을 통해 '저전위' 혹은 '고전위'인 외부리셋신호가 입력되면, 이는 슈미트 트리거(Schmidt trigger)(SH)와 인버터(I1)를 통해 반전되어 '저전위' 혹은 '고전위'인 외부리셋신호가 그대로 노드(N1)에 전달된다.
여기서, 풀업용 피모스트랜지스터(PM1)는 게이트에 인가된 접지전압에 의해 항상 턴온 상태이므로, 소스에 인가된 전원전압이 드레인을 통해 상기 슈미트 트리거(SH)의 입력단에 인가되어 외부리셋신호를 풀업(pull-up)한다.
그리고, 상기 풀업용 피모스트랜지스터(PM1)에서 풀업된 외부리셋신호는 슈미트 트리거(SH)로 입력되는데, 상기 슈미트 트리거(SH)는 입력된 상기 외부리셋신호가 소정 레벨에 해당될 경우 이를 반전하여 출력한다.
그러면, 인버터(I1)는 상기 슈미트 트리거(SH)의 출력을 다시 반전하여 리셋신호로 하여 노이즈검출부(20)로 출력한다.
인버터(I2)는 상기 노드(N1)를 통해 전달된 리셋신호를 반전하여 리셋바신호(RSTB)로 출력하는데, 이 리셋바신호(RSTB)에 의해 카운터(22)가 리셋 된다.
상기 카운터(22)는 알씨(RC) 발진기(21)에서 출력된 소정 주기의 클럭(CLK)에 의해 동작하여 4비트의 출력, 즉 0000→0001→0010→ … →1111→0000 로 변하는 카운팅값을 출력한다.
여기서, 리셋 핀(10)의 초기값으로 '고전위'의 외부리셋신호가 입력되면, 노드(N1)에 외부리셋신호와 동일한 '고전위'의 리셋신호가 전달되어 리셋바신호(RSTB)는 '저전위'가 된다.
그러면, 카운터(22)는 '저전위'인 리셋바신호(RSTB)에 의해 리셋되어 '0000'으로 초기화되고, 상기 카운터(22)의 카운팅값을 입력받는 제1 및 제2검출부(23,24)도 '저전위'인 검출신호를 출력하여 초기화되며, 이에 따라 전송게이트(TG2,TG3)는 턴오프 상태가 된다.
이때, 래치부(30,40)는 각기 '저전위'를 유지한다.
그리고, 상기 래치부(30,40)의 출력은 낸드 게이트(ND3)와 인버터(I7)를 통해 '저전위'로 전송게이트(TG1)에 입력되며, 이에 따라 상기 전송게이트(TG1)는 턴오프 되고 상기 인버터(I7)의 출력을 게이트에 인가받은 풀업용 피모스트랜지스터(PM2)는 도통되어 전원전압을 풀업(pull-up)하여 내부리셋신호(RST)로 출력한다.
한편, 리셋 핀(10)의 초기값으로 '저전위'의 외부리셋신호가 입력되면, 노드(N1)에 외부리셋신호와 동일한 '저전위'의 리셋신호가 전달되어 리셋바신호(RSTB)는 '고전위'가 되며, 이에 따라 카운터(22)는 카운팅을 시작한다.
이때, 상기 카운터(22)의 카운팅값이 '0111'이 되면 제1검출부(23)는 '고전위'인 검출신호를 출력하여 전송게이트(TG2)를 턴온시키고, 카운팅값이 증가하여 '1100'이 되면 제2검출부(24)도 '고전위'인 검출신호를 출력하여 전송게이트(TG1)를 턴온시킨다.
여기서, 상기 제1검출부(23)는 상기 카운터(22)의 카운팅값이 '0111'이 될 경우에만 '고전위'인 검출신호를 출력하도록 입력단에 인버터(미도시)를 연결한 4입력 낸드게이트(ND1) 및 인버터(I3)로 구성하고, 상기 제2검출부(24)는 상기 카운터(22)의 카운팅값이 '1100'이 될 경우에만 '고전위'인 검출신호를 출력하도록 입력단에 인버터(미도시)를 연결한 4입력 낸드게이트(ND2) 및 인버터(I4)로 구성한다.
또한, 상기 검출부(23,24)는 낸드게이트(ND1,ND2)의 입력단에 연결된 인버터(미도시)를 조정함과 아울러 알씨(RC) 발진기(21)의 출력(CLK)의 주파수를 조절하거나 상기 카운터(22) 출력의 비트수를 조절하여 카운팅값의 검출 시점을 설정할 수 있는데, 이 카운팅값의 검출 시점이 입력된 리셋신호가 소정 시간 지속되는지 여부를 확인하는 시간이 된다.
또, 상기 각 검출부(23,24) 중에 일측 검출부만으로도 동일한 기능을 하는 회로의 구성이 가능하다.
이렇게 해서, 노이즈검출부(20)는 입력된 외부리셋신호가 상기 카운터(22)가 '1100'까지 카운팅하는 소정 시간 동안 지속되는지 여부를 검출하여 상기 검출부(23,24)를 통해 검출신호를 순차적으로 전송게이트(TG2,TG3)로 출력한다.
이때, 래치부(30,40)의 노아 게이트(NR1,NR2)는 일측 입력에 노드(N1)의 '저전위'를 입력받고 타측 입력에 순차적으로 턴온된 상기 전송게이트(TG2,TG3)를 통해 전달된 노드(N1)의 '저전위'를 입력받아 노아 연산하여 '고전위'를 출력하므로, 각 래치부(30,40)는 '고전위'를 유지하게 된다.
그리고, 상기 래치부(30,40)의 출력은 낸드 게이트(ND3)와 인버터(I7)를 통해 '고전위'로 전송게이트(TG1)에 입력되며, 이에 따라 전송게이트(TG1)가 턴온 되어 노드(N1)에 인가된 '저전위'인 리셋신호를 내부리셋신호(RST)로 하여 내부회로(미도시)로 출력한다.
이때, 상기 인버터(I7)의 출력에 의해 풀업용 피모스트랜지스터(PM2)는 턴오프 된다.
여기서, 리셋 핀(10)을 통해 인가된 외부리셋신호가 계속 '저전위'를 유지한다면,상기 '저전위'의 외부리셋신호는 카운터(22)가 '0000'부터 '1100'까지 카운팅하여 제2검출부(24)가 '고전위'를 출력할 때까지 지연된 다음 내부리셋신호(RST)로 출력된다.
또한, 리셋 핀(10)을 통해 인가된 외부리셋신호가 '저전위'에서 '고전위'로 천이하면, 인버터(I2)의 출력은 '저전위'의 리셋바신호(RSTB)를 출력하여 카운터(22)를 '0000'으로 초기화하고, 이에 따라 제1 및 제2검출부(23,24)는 '저전위'인 검출신호를 출력하고 래치부(30,40)는 '저전위'를 유지하여 전송게이트(TG1)가 턴오프 되므로, 내부리셋신호(RST)는 '고전위'로 출력된다.
한편, 외부의 노이즈에 의해 리셋 핀(10)을 통해 인가된 외부리셋신호가 순간적으로 '고전위→저전위→고전위→저전위→ … '로 천이할 경우, 입력된 외부리셋신호가 카운터(22)가 '1100'까지 카운팅하는 소정 시간 동안 지속되지 않으면 검출부(23,24)가 '저전위'의 검출신호를 출력하게 되므로, 내부리셋신호(RST)는 내부회로(미도시)로 출력되지 않는다.
이상에서 설명한 바와 같이 본 발명은 외부입력신호(외부리셋신호,인터럽트신호,외부클럭 등)에 의해 내부회로가 동작하는 중에 외부 노이즈가 발생하여 입력된 외부입력신호가 순간적으로 변하더라도, 노이즈검출부가 소정 시간 동안 지속되지 않는 신호는 노이즈로 인식하여 노이즈에 의한 이상 신호가 내부회로에 전달되는 것을 방지함으로써, 내부회로가 이 이상 신호에 의해 오동작하는 것을 방지하는 효과가 있다.

Claims (2)

  1. 입력된 외부리셋신호의 노이즈를 제거하여 내부회로에 리셋신호로 전달하는 노이즈 제거 회로에 있어서, 입력된 리셋신호가 소정 시간 지속되는지 여부를 검출하여 검출신호를 출력하는 노이즈검출부와; 상기 노이즈검출부의 검출신호에 의해 도통제어되어 리셋신호를 전달하는 제1 및 제2 전송게이트와; 상기 제1 및 제2 전송게이트를 통해 리셋신호를 입력받아 이를 래치하는 제1 및 제2 래치부와; 상기 제1 및 제2 래치부의 출력을 낸드 연산하는 낸드 게이트와; 상기 낸드 게이트의 출력을 반전하는 인버터와; 상기 인버터의 출력에 의해 도통제어되어 리셋신호를 전달하는 제3 전송게이트와; 상기 인버터의 출력에 의해 도통제어되어 상기 제3 전송게이트가 전달한 리셋신호를 전원전압으로 풀업하여 내부리셋신호로 출력하는 풀업용 피모스트랜지스터를 포함하여 구성한 것을 특징으로 하는 노이즈 제거 회로.
  2. 제 1항에 있어서, 상기 노이즈검출부는 리셋신호를 반전하여 리셋바신호로 출력하는 제1 인버터와; 소정 주기의 클럭을 출력하는 알씨 발진기와; 상기 제1 인버터의 리셋바신호 및 알씨 발진기의 출력에 의해 제어되어 소정 비트로 카운팅하는 카운터와; 상기 카운터의 출력을 입력받아 리셋신호가 소정 시간 동안 지속되는지 여부를 검출하여 순차적으로 검출신호를 출력하는 제1 및 제2검출부로 구성한 것을 특징으로 하는 노이즈 제거 회로.
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* Cited by examiner, † Cited by third party
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