JP3484066B2 - データ伝送システム - Google Patents
データ伝送システムInfo
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- JP3484066B2 JP3484066B2 JP02812998A JP2812998A JP3484066B2 JP 3484066 B2 JP3484066 B2 JP 3484066B2 JP 02812998 A JP02812998 A JP 02812998A JP 2812998 A JP2812998 A JP 2812998A JP 3484066 B2 JP3484066 B2 JP 3484066B2
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Description
【０００１】
【発明の属する技術分野】本発明は、複数のデータビッ
トの各々の差動伝送を実現するためのデータ伝送システ
ムに関するものである。
トの各々の差動伝送を実現するためのデータ伝送システ
ムに関するものである。
【０００２】
【従来の技術】膨大な動画像データの処理を背景に、プ
リント配線板上に実装された複数の半導体集積回路の間
の高速データ伝送が求められている。これに呼応してＤ
ＲＡＭ（dynamic random access memory）の分野では、
クロック同期型の高速入出力インタフェース仕様とし
て、Ｒａｍｂｕｓ仕様やＳｙｎｃＬｉｎｋ仕様が知られ
ている。前者は、米Ｒａｍｂｕｓ社が開発した仕様であ
って、オープンドレイン方式のインタフェースを採用す
るものである。後者は、米ＪＥＤＥＣ（Joint Electron
Device Engineering Council）が提唱している仕様で
あって、ＳＳＴＬ（stub series terminated tranceive
r logic）と呼ばれる小振幅インタフェースを採用する
ものである。
リント配線板上に実装された複数の半導体集積回路の間
の高速データ伝送が求められている。これに呼応してＤ
ＲＡＭ（dynamic random access memory）の分野では、
クロック同期型の高速入出力インタフェース仕様とし
て、Ｒａｍｂｕｓ仕様やＳｙｎｃＬｉｎｋ仕様が知られ
ている。前者は、米Ｒａｍｂｕｓ社が開発した仕様であ
って、オープンドレイン方式のインタフェースを採用す
るものである。後者は、米ＪＥＤＥＣ（Joint Electron
Device Engineering Council）が提唱している仕様で
あって、ＳＳＴＬ（stub series terminated tranceive
r logic）と呼ばれる小振幅インタフェースを採用する
ものである。
【０００３】
【発明が解決しようとする課題】上記従来の入出力イン
タフェース仕様は、いずれも複数のデータビットをそれ
ぞれ１本のデータ線で伝送するものであった。このよう
なシングル伝送方式は、外来ノイズの影響を受けやすい
という問題があった。
タフェース仕様は、いずれも複数のデータビットをそれ
ぞれ１本のデータ線で伝送するものであった。このよう
なシングル伝送方式は、外来ノイズの影響を受けやすい
という問題があった。
【０００４】従来、コモンモードノイズ除去性能に優れ
た差動データ伝送が知られている。これは、２本のデー
タ線を用いて１個のデータビットの伝送を達成するもの
である。ところが、プリント配線板上の半導体集積回路
間で複数のデータビットの各々の差動伝送を実現しよう
とすると、上記シングル伝送方式に比べて配線の数が２
倍になる結果、プリント配線板上の配線領域が大きくな
ったり、半導体集積回路のパッケージのピン数が増加し
たりするという問題があった。
た差動データ伝送が知られている。これは、２本のデー
タ線を用いて１個のデータビットの伝送を達成するもの
である。ところが、プリント配線板上の半導体集積回路
間で複数のデータビットの各々の差動伝送を実現しよう
とすると、上記シングル伝送方式に比べて配線の数が２
倍になる結果、プリント配線板上の配線領域が大きくな
ったり、半導体集積回路のパッケージのピン数が増加し
たりするという問題があった。
【０００５】本発明の目的は、複数のデータビットの各
々の差動伝送を実現するための配線の数を削減すること
にある。
々の差動伝送を実現するための配線の数を削減すること
にある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、２個のデータビットの各々の差動伝送を
３本の配線で実現したものである。該３本の配線のうち
の１本は第１のデータ線、他の１本は第２のデータ線、
残りの１本は参照線である。伝送すべき２個のデータビ
ットの値が互いに異なる場合には、参照線を用いずに、
第２のデータ線を第１のデータ線に対する相補伝送パス
とし、かつ第１のデータ線を第２のデータ線に対する相
補伝送パスとする。伝送すべき２個のデータビットの値
が同じである場合には、参照線を第１及び第２のデータ
線の各々に対する相補伝送パスとするように、第１及び
第２のデータビットの値の反転値を表す電圧を参照線へ
供給する。
め、本発明は、２個のデータビットの各々の差動伝送を
３本の配線で実現したものである。該３本の配線のうち
の１本は第１のデータ線、他の１本は第２のデータ線、
残りの１本は参照線である。伝送すべき２個のデータビ
ットの値が互いに異なる場合には、参照線を用いずに、
第２のデータ線を第１のデータ線に対する相補伝送パス
とし、かつ第１のデータ線を第２のデータ線に対する相
補伝送パスとする。伝送すべき２個のデータビットの値
が同じである場合には、参照線を第１及び第２のデータ
線の各々に対する相補伝送パスとするように、第１及び
第２のデータビットの値の反転値を表す電圧を参照線へ
供給する。
【０００７】具体的に説明すると、本発明に係るデータ
伝送システムは、第１及び第２のデータビットの各々の
差動伝送のためのデータ伝送システムにおいて、第１及
び第２のデータビットを送信するための送信ユニット
と、第１及び第２のデータビットを受信するための受信
ユニットと、各々送信ユニットと受信ユニットとの間に
介在した第１のデータ線、第２のデータ線及び参照線と
を備えた構成を採用したものである。しかも、送信ユニ
ットは、第１のデータビットの値と第２のデータビット
の値とが異なる場合には、第２のデータ線を第１のデー
タ線に対する相補伝送パスとし、かつ第１のデータ線を
第２のデータ線に対する相補伝送パスとするように、第
１のデータビットの値を表す電圧を第１のデータ線へ、
第２のデータビットの値を表す電圧を第２のデータ線へ
それぞれ供給し、かつ、第１のデータビットの値と第２
のデータビットの値とが同じである場合には、参照線を
第１及び第２のデータ線の各々に対する相補伝送パスと
するように、第１及び第２のデータビットの値を表す電
圧を各々第１及び第２のデータ線へ、第１及び第２のデ
ータビットの値の反転値を表す電圧を前記参照線へそれ
ぞれ供給する機能を有するものである。
伝送システムは、第１及び第２のデータビットの各々の
差動伝送のためのデータ伝送システムにおいて、第１及
び第２のデータビットを送信するための送信ユニット
と、第１及び第２のデータビットを受信するための受信
ユニットと、各々送信ユニットと受信ユニットとの間に
介在した第１のデータ線、第２のデータ線及び参照線と
を備えた構成を採用したものである。しかも、送信ユニ
ットは、第１のデータビットの値と第２のデータビット
の値とが異なる場合には、第２のデータ線を第１のデー
タ線に対する相補伝送パスとし、かつ第１のデータ線を
第２のデータ線に対する相補伝送パスとするように、第
１のデータビットの値を表す電圧を第１のデータ線へ、
第２のデータビットの値を表す電圧を第２のデータ線へ
それぞれ供給し、かつ、第１のデータビットの値と第２
のデータビットの値とが同じである場合には、参照線を
第１及び第２のデータ線の各々に対する相補伝送パスと
するように、第１及び第２のデータビットの値を表す電
圧を各々第１及び第２のデータ線へ、第１及び第２のデ
ータビットの値の反転値を表す電圧を前記参照線へそれ
ぞれ供給する機能を有するものである。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。
て、添付図面を参照しながら説明する。
【０００９】図１は、本発明に係るデータ伝送システム
の構成例を示している。図１のシステムは、プリント配
線板上に実装された２個の半導体集積回路、例えば２個
のＬＳＩ（large scale integrated circuit）１，２
を、伝送路３で結んでなるシステムである。ＬＳＩ１は
１ワードを構成する８個のデータビットＤ０〜Ｄ７を伝
送路３へ送信し、ＬＳＩ２は伝送路３を経由して送信さ
れてきた８ビットワードを受信する。伝送路３を構成す
る１２本の配線は、終端抵抗列４を介して終端電圧ＶＴ
Ｔに各々プルアップされている。
の構成例を示している。図１のシステムは、プリント配
線板上に実装された２個の半導体集積回路、例えば２個
のＬＳＩ（large scale integrated circuit）１，２
を、伝送路３で結んでなるシステムである。ＬＳＩ１は
１ワードを構成する８個のデータビットＤ０〜Ｄ７を伝
送路３へ送信し、ＬＳＩ２は伝送路３を経由して送信さ
れてきた８ビットワードを受信する。伝送路３を構成す
る１２本の配線は、終端抵抗列４を介して終端電圧ＶＴ
Ｔに各々プルアップされている。
【００１０】ＬＳＩ１は、各々イネーブル信号ＥＮ１が
活性化されたときに送信動作する４個の送信ユニット
（Ｔ０，Ｔ１，Ｔ２，Ｔ３）１１，１２，１３，１４を
内蔵している。送信ユニット１１は、ビットＤ０及びＤ
１を送信するためのユニットであって、ビットＤ０の値
とビットＤ１の値とが異なる場合には、データ線ＤＬ１
をデータ線ＤＬ０に対する相補伝送パスとし、かつデー
タ線ＤＬ０をデータ線ＤＬ１に対する相補伝送パスとす
るように、ビットＤ０の値を表す電圧をデータ線ＤＬ０
へ、ビットＤ１の値を表す電圧をデータ線ＤＬ１へそれ
ぞれ供給し、かつ、ビットＤ０の値とビットＤ１の値と
が同じである場合には、参照線ＲＥＦ０をデータ線ＤＬ
０及びＤＬ１の各々に対する相補伝送パスとするよう
に、ビットＤ０及びＤ１の値を表す電圧を各々データ線
ＤＬ０及びＤＬ１へ、ビットＤ０及びＤ１の値の反転値
を表す電圧を参照線ＲＥＦ０へそれぞれ供給するもので
ある。他の３個の送信ユニット１２，１３，１４は同様
の機能を有するユニットであって、ＤＬ２〜ＤＬ７はデ
ータ線、ＲＥＦ１〜ＲＥＦ３は参照線である。なお、外
部電源電圧ＶＤＤ及びＶＳＳからＬＳＩ１の内部で生成
された電源電圧ＶＤＤＱ及びＶＳＳＱが、４個の送信ユ
ニット１１〜１４の各々の出力段に供給されるようにな
っている。
活性化されたときに送信動作する４個の送信ユニット
（Ｔ０，Ｔ１，Ｔ２，Ｔ３）１１，１２，１３，１４を
内蔵している。送信ユニット１１は、ビットＤ０及びＤ
１を送信するためのユニットであって、ビットＤ０の値
とビットＤ１の値とが異なる場合には、データ線ＤＬ１
をデータ線ＤＬ０に対する相補伝送パスとし、かつデー
タ線ＤＬ０をデータ線ＤＬ１に対する相補伝送パスとす
るように、ビットＤ０の値を表す電圧をデータ線ＤＬ０
へ、ビットＤ１の値を表す電圧をデータ線ＤＬ１へそれ
ぞれ供給し、かつ、ビットＤ０の値とビットＤ１の値と
が同じである場合には、参照線ＲＥＦ０をデータ線ＤＬ
０及びＤＬ１の各々に対する相補伝送パスとするよう
に、ビットＤ０及びＤ１の値を表す電圧を各々データ線
ＤＬ０及びＤＬ１へ、ビットＤ０及びＤ１の値の反転値
を表す電圧を参照線ＲＥＦ０へそれぞれ供給するもので
ある。他の３個の送信ユニット１２，１３，１４は同様
の機能を有するユニットであって、ＤＬ２〜ＤＬ７はデ
ータ線、ＲＥＦ１〜ＲＥＦ３は参照線である。なお、外
部電源電圧ＶＤＤ及びＶＳＳからＬＳＩ１の内部で生成
された電源電圧ＶＤＤＱ及びＶＳＳＱが、４個の送信ユ
ニット１１〜１４の各々の出力段に供給されるようにな
っている。
【００１１】データ線ＤＬ０及びＤＬ１は、ツイストペ
ア線を構成するように参照線ＲＥＦ０を中心として２回
の撚りが与えられた配線である。撚りは、データ線ＤＬ
０及びＤＬ１の全長のうちの３分の１及び３分の２の各
箇所において付与されている。データ線ＤＬ２及びＤＬ
３は、他のツイストペア線を構成するように参照線ＲＥ
Ｆ１を中心として１回の撚りが与えられた配線である。
撚りは、データ線ＤＬ２及びＤＬ３の全長のうちの２分
の１の箇所において付与されている。これにより、デー
タ線ＤＬ０及びＤＬ１の影響がデータ線ＤＬ２及びＤＬ
３に均等に与えられ、逆にデータ線ＤＬ２及びＤＬ３の
影響がデータ線ＤＬ０及びＤＬ１に均等に与えられる。
参照線ＲＥＦ１はデータ線ＤＬ２及びＤＬ３により、参
照線ＲＥＦ０はデータ線ＤＬ０及びＤＬ１により各々シ
ールドされる。同様に、データ線ＤＬ４及びＤＬ５のツ
イストペアには参照線ＲＥＦ２を中心として２回の撚り
が、データ線ＤＬ６及びＤＬ７のツイストペアには参照
線ＲＥＦ３を中心として１回の撚りがそれぞれ与えられ
ている。なお、撚りの回数は上記の例に限定されるもの
ではない。
ア線を構成するように参照線ＲＥＦ０を中心として２回
の撚りが与えられた配線である。撚りは、データ線ＤＬ
０及びＤＬ１の全長のうちの３分の１及び３分の２の各
箇所において付与されている。データ線ＤＬ２及びＤＬ
３は、他のツイストペア線を構成するように参照線ＲＥ
Ｆ１を中心として１回の撚りが与えられた配線である。
撚りは、データ線ＤＬ２及びＤＬ３の全長のうちの２分
の１の箇所において付与されている。これにより、デー
タ線ＤＬ０及びＤＬ１の影響がデータ線ＤＬ２及びＤＬ
３に均等に与えられ、逆にデータ線ＤＬ２及びＤＬ３の
影響がデータ線ＤＬ０及びＤＬ１に均等に与えられる。
参照線ＲＥＦ１はデータ線ＤＬ２及びＤＬ３により、参
照線ＲＥＦ０はデータ線ＤＬ０及びＤＬ１により各々シ
ールドされる。同様に、データ線ＤＬ４及びＤＬ５のツ
イストペアには参照線ＲＥＦ２を中心として２回の撚り
が、データ線ＤＬ６及びＤＬ７のツイストペアには参照
線ＲＥＦ３を中心として１回の撚りがそれぞれ与えられ
ている。なお、撚りの回数は上記の例に限定されるもの
ではない。
【００１２】ＬＳＩ２は、上記４個の送信ユニット１
１，１２，１３，１４の各々に対応した４個の受信ユニ
ット（Ｒ０，Ｒ１，Ｒ２，Ｒ３）２１，２２，２３，２
４を内蔵している。これら４個の受信ユニット２１〜２
４は、各々イネーブル信号ＥＮ２が活性化されたときに
受信動作するものである。受信ユニット２１は、ビット
Ｄ０及びＤ１を受信するためのユニットであって、デー
タ線ＤＬ０の電圧とデータ線ＤＬ１の電圧とが異なる場
合には、データ線ＤＬ０の電圧とデータ線ＤＬ１の電圧
との比較によりビットＤ０及びＤ１の各々の値を判定
し、かつ、データ線ＤＬ０の電圧とデータ線ＤＬ１の電
圧とが同じである場合には、データ線ＤＬ０の電圧と参
照線ＲＥＦ０の電圧との比較によりビットＤ０の値を、
データ線ＤＬ１の電圧と参照線ＲＥＦ０の電圧との比較
によりビットＤ１の値をそれぞれ判定するものである。
他の３個の受信ユニット２２，２３，２４は同様の機能
を有するユニットである。なお、図中のＸＤ０〜ＸＤ７
は、ビットＤ０〜Ｄ７の各々の反転ビットを示してい
る。送信ユニット１２の出力端子と受信ユニット２２の
入力端子とは、データ線ＤＬ２及びＤＬ３の奇数回の撚
りに合わせて、互いに逆配置となる。送信ユニット１４
と受信ユニット２４との関係も同様である。
１，１２，１３，１４の各々に対応した４個の受信ユニ
ット（Ｒ０，Ｒ１，Ｒ２，Ｒ３）２１，２２，２３，２
４を内蔵している。これら４個の受信ユニット２１〜２
４は、各々イネーブル信号ＥＮ２が活性化されたときに
受信動作するものである。受信ユニット２１は、ビット
Ｄ０及びＤ１を受信するためのユニットであって、デー
タ線ＤＬ０の電圧とデータ線ＤＬ１の電圧とが異なる場
合には、データ線ＤＬ０の電圧とデータ線ＤＬ１の電圧
との比較によりビットＤ０及びＤ１の各々の値を判定
し、かつ、データ線ＤＬ０の電圧とデータ線ＤＬ１の電
圧とが同じである場合には、データ線ＤＬ０の電圧と参
照線ＲＥＦ０の電圧との比較によりビットＤ０の値を、
データ線ＤＬ１の電圧と参照線ＲＥＦ０の電圧との比較
によりビットＤ１の値をそれぞれ判定するものである。
他の３個の受信ユニット２２，２３，２４は同様の機能
を有するユニットである。なお、図中のＸＤ０〜ＸＤ７
は、ビットＤ０〜Ｄ７の各々の反転ビットを示してい
る。送信ユニット１２の出力端子と受信ユニット２２の
入力端子とは、データ線ＤＬ２及びＤＬ３の奇数回の撚
りに合わせて、互いに逆配置となる。送信ユニット１４
と受信ユニット２４との関係も同様である。
【００１３】図２は、図１中の１個の送信ユニット１１
と１個の受信ユニット２１との各々の詳細構成を示して
いる。ただし、データ線ＤＬ０及びＤＬ１の撚りは図示
が省略されている。
と１個の受信ユニット２１との各々の詳細構成を示して
いる。ただし、データ線ＤＬ０及びＤＬ１の撚りは図示
が省略されている。
【００１４】図２によれば、送信ユニット１１は、各々
イネーブル信号ＥＮ１が活性化されたときに送信動作す
る第１、第２及び第３のドライバ５１，５２，５３を有
している。第１のドライバ５１は、ビットＤ０の値を表
す電圧をデータ線（ＤＬ０）３１へ供給するためのドラ
イバである。第２のドライバ５２は、ビットＤ１の値を
表す電圧をデータ線（ＤＬ１）３２へ供給するためのド
ライバである。第３のドライバ５３は、ビットＤ０の値
とビットＤ１の値とが同じである場合には、ビットＤ０
及びＤ１の値の反転値を表す電圧を参照線（ＲＥＦ０）
３３へ供給し、かつ、ビットＤ０の値とビットＤ１の値
とが異なる場合には、参照線（ＲＥＦ０）３３への第３
のドライバ５３の出力をハイインピーダンス状態に保持
するための手段を有するドライバである。
イネーブル信号ＥＮ１が活性化されたときに送信動作す
る第１、第２及び第３のドライバ５１，５２，５３を有
している。第１のドライバ５１は、ビットＤ０の値を表
す電圧をデータ線（ＤＬ０）３１へ供給するためのドラ
イバである。第２のドライバ５２は、ビットＤ１の値を
表す電圧をデータ線（ＤＬ１）３２へ供給するためのド
ライバである。第３のドライバ５３は、ビットＤ０の値
とビットＤ１の値とが同じである場合には、ビットＤ０
及びＤ１の値の反転値を表す電圧を参照線（ＲＥＦ０）
３３へ供給し、かつ、ビットＤ０の値とビットＤ１の値
とが異なる場合には、参照線（ＲＥＦ０）３３への第３
のドライバ５３の出力をハイインピーダンス状態に保持
するための手段を有するドライバである。
【００１５】データ線ＤＬ０、データ線ＤＬ１及び参照
線ＲＥＦ０は、各々終端抵抗４１，４２，４３を介して
終端電圧ＶＴＴにプルアップされている。これら３本の
終端抵抗のうちデータ線ＤＬ０及びＤＬ１の各々をプル
アップするための２本の終端抵抗４１，４２は抵抗値Ｒ
を有し、参照線ＲＥＦ０をプルアップするための他の１
本の終端抵抗４３は抵抗値Ｒ／２を有する。
線ＲＥＦ０は、各々終端抵抗４１，４２，４３を介して
終端電圧ＶＴＴにプルアップされている。これら３本の
終端抵抗のうちデータ線ＤＬ０及びＤＬ１の各々をプル
アップするための２本の終端抵抗４１，４２は抵抗値Ｒ
を有し、参照線ＲＥＦ０をプルアップするための他の１
本の終端抵抗４３は抵抗値Ｒ／２を有する。
【００１６】受信ユニット２１は、各々イネーブル信号
ＥＮ２が活性化されたときに受信動作する第１、第２及
び第３のコンパレータ６１，６２，６３を有している。
第１のコンパレータ６１はデータ線ＤＬ０の電圧と参照
線ＲＥＦ０の電圧とを、第２のコンパレータ６２はデー
タ線ＤＬ１の電圧と参照線ＲＥＦ０の電圧とを、第３の
コンパレータ６３はデータ線ＤＬ０の電圧とデータ線Ｄ
Ｌ１の電圧とをそれぞれ比較するものである。データ線
ＤＬ０の電圧とデータ線ＤＬ１の電圧とが異なる場合に
は、第３のコンパレータ６３によりビットＤ０及びＤ１
の各々の値が判定され、かつ、データ線ＤＬ０の電圧と
データ線ＤＬ１の電圧とが同じである場合には、第１の
コンパレータ６１によりビットＤ０の値が、第２のコン
パレータ６２によりビットＤ１の値がそれぞれ判定され
るようになっている。
ＥＮ２が活性化されたときに受信動作する第１、第２及
び第３のコンパレータ６１，６２，６３を有している。
第１のコンパレータ６１はデータ線ＤＬ０の電圧と参照
線ＲＥＦ０の電圧とを、第２のコンパレータ６２はデー
タ線ＤＬ１の電圧と参照線ＲＥＦ０の電圧とを、第３の
コンパレータ６３はデータ線ＤＬ０の電圧とデータ線Ｄ
Ｌ１の電圧とをそれぞれ比較するものである。データ線
ＤＬ０の電圧とデータ線ＤＬ１の電圧とが異なる場合に
は、第３のコンパレータ６３によりビットＤ０及びＤ１
の各々の値が判定され、かつ、データ線ＤＬ０の電圧と
データ線ＤＬ１の電圧とが同じである場合には、第１の
コンパレータ６１によりビットＤ０の値が、第２のコン
パレータ６２によりビットＤ１の値がそれぞれ判定され
るようになっている。
【００１７】図３は、図２中の３本の配線ＤＬ０，ＤＬ
１及びＲＥＦ０の各々の電圧変化の例を示している。期
間１では、イネーブル信号ＥＮ１が非活性化レベル
“Ｌ”に設定されているので、第１、第２及び第３のド
ライバ５１，５２，５３は各々の出力をハイインピーダ
ンス状態に保持する。その結果、３本の配線ＤＬ０，Ｄ
Ｌ１及びＲＥＦ０の電圧はいずれも終端電圧ＶＴＴに等
しくなる。期間２〜７では、イネーブル信号ＥＮ１の設
定が活性化レベル“Ｈ”に変更される結果、第１、第２
及び第３のドライバ５１，５２，５３の各々がデータビ
ットＤ０及びＤ１に応じた送信動作を実行する。期間２
では、Ｄ０＝１かつＤ１＝１である。したがって、期間
２ではデータ線ＤＬ０及びＤＬ１の各々の電圧がビット
値１を表すハイレベルの電圧ＶＨに、参照線ＲＥＦ０の
電圧がビット値０を表すローレベルの電圧ＶＬになる。
ここに、電圧ＶＨは終端電圧ＶＴＴよりΔＶだけ高い電
圧であり、電圧ＶＬは終端電圧ＶＴＴよりΔＶだけ低い
電圧である。期間３では、Ｄ０＝０かつＤ１＝０であ
る。したがって、期間３ではデータ線ＤＬ０及びＤＬ１
の各々の電圧がビット値０を表すローレベルの電圧ＶＬ
に、参照線ＲＥＦ０の電圧がビット値１を表すハイレベ
ルの電圧ＶＨになる。期間４ではＤ０＝０かつＤ１＝１
であり、期間５ではＤ０＝１かつＤ１＝０である。した
がって、期間４及び期間５では第３のドライバ５３の出
力がハイインピーダンス状態になるので、参照線ＲＥＦ
０の電圧は終端電圧ＶＴＴに等しくなる。期間６の状態
は期間３と同じであり、期間７の状態は期間２と同じで
ある。以上のとおり、３本の配線ＤＬ０，ＤＬ１及びＲ
ＥＦ０の各々の電圧振幅はいずれも２ΔＶである。例え
ば、ＶＤＤ＝＋３．３Ｖ、ＶＳＳ＝０Ｖ、ＶＴＴ＝＋
１．５Ｖのとき、ΔＶ＝０．４Ｖ（送信ユニット１１の
出力値ベース）である。このような小振幅インタフェー
スの採用により、高速データ伝送が可能になる。
１及びＲＥＦ０の各々の電圧変化の例を示している。期
間１では、イネーブル信号ＥＮ１が非活性化レベル
“Ｌ”に設定されているので、第１、第２及び第３のド
ライバ５１，５２，５３は各々の出力をハイインピーダ
ンス状態に保持する。その結果、３本の配線ＤＬ０，Ｄ
Ｌ１及びＲＥＦ０の電圧はいずれも終端電圧ＶＴＴに等
しくなる。期間２〜７では、イネーブル信号ＥＮ１の設
定が活性化レベル“Ｈ”に変更される結果、第１、第２
及び第３のドライバ５１，５２，５３の各々がデータビ
ットＤ０及びＤ１に応じた送信動作を実行する。期間２
では、Ｄ０＝１かつＤ１＝１である。したがって、期間
２ではデータ線ＤＬ０及びＤＬ１の各々の電圧がビット
値１を表すハイレベルの電圧ＶＨに、参照線ＲＥＦ０の
電圧がビット値０を表すローレベルの電圧ＶＬになる。
ここに、電圧ＶＨは終端電圧ＶＴＴよりΔＶだけ高い電
圧であり、電圧ＶＬは終端電圧ＶＴＴよりΔＶだけ低い
電圧である。期間３では、Ｄ０＝０かつＤ１＝０であ
る。したがって、期間３ではデータ線ＤＬ０及びＤＬ１
の各々の電圧がビット値０を表すローレベルの電圧ＶＬ
に、参照線ＲＥＦ０の電圧がビット値１を表すハイレベ
ルの電圧ＶＨになる。期間４ではＤ０＝０かつＤ１＝１
であり、期間５ではＤ０＝１かつＤ１＝０である。した
がって、期間４及び期間５では第３のドライバ５３の出
力がハイインピーダンス状態になるので、参照線ＲＥＦ
０の電圧は終端電圧ＶＴＴに等しくなる。期間６の状態
は期間３と同じであり、期間７の状態は期間２と同じで
ある。以上のとおり、３本の配線ＤＬ０，ＤＬ１及びＲ
ＥＦ０の各々の電圧振幅はいずれも２ΔＶである。例え
ば、ＶＤＤ＝＋３．３Ｖ、ＶＳＳ＝０Ｖ、ＶＴＴ＝＋
１．５Ｖのとき、ΔＶ＝０．４Ｖ（送信ユニット１１の
出力値ベース）である。このような小振幅インタフェー
スの採用により、高速データ伝送が可能になる。
【００１８】図４は、図２中の３本の配線ＤＬ０，ＤＬ
１及びＲＥＦ０の電圧の組み合わせを示している。図４
中の括弧内は各配線を流れる電流を示している。図４に
よれば、データ線ＤＬ０及びＤＬ１の各々の電圧がハイ
レベルの電圧ＶＨである場合には、参照線ＲＥＦ０の電
圧はローレベルの電圧ＶＬであり、参照線ＲＥＦ０へ流
入する電流（−２Ｉ）の大きさはデータ線ＤＬ０及びＤ
Ｌ１の各々から流出する電流（＋Ｉ）の大きさの２倍で
ある。データ線ＤＬ０の電圧がハイレベルの電圧ＶＨで
あり、かつデータ線ＤＬ１の電圧がローレベルの電圧Ｖ
Ｌである場合には、参照線ＲＥＦ０の電圧は終端電圧Ｖ
ＴＴであり、データ線ＤＬ０から流出する電流（＋Ｉ）
の大きさとデータ線ＤＬ１へ流入する電流（−Ｉ）の大
きさとが等しい。データ線ＤＬ０の電圧がローレベルの
電圧ＶＬであり、かつデータ線ＤＬ１の電圧がハイレベ
ルの電圧ＶＨである場合には、参照線ＲＥＦ０の電圧は
終端電圧ＶＴＴであり、データ線ＤＬ０へ流入する電流
（−Ｉ）の大きさとデータ線ＤＬ１から流出する電流
（＋Ｉ）の大きさとが等しい。データ線ＤＬ０及びＤＬ
１の各々の電圧がローレベルの電圧ＶＬである場合に
は、参照線ＲＥＦ０の電圧はハイレベルの電圧ＶＨであ
り、参照線ＲＥＦ０から流出する電流（＋２Ｉ）の大き
さはデータ線ＤＬ０及びＤＬ１の各々へ流入する電流
（−Ｉ）の大きさの２倍である。
１及びＲＥＦ０の電圧の組み合わせを示している。図４
中の括弧内は各配線を流れる電流を示している。図４に
よれば、データ線ＤＬ０及びＤＬ１の各々の電圧がハイ
レベルの電圧ＶＨである場合には、参照線ＲＥＦ０の電
圧はローレベルの電圧ＶＬであり、参照線ＲＥＦ０へ流
入する電流（−２Ｉ）の大きさはデータ線ＤＬ０及びＤ
Ｌ１の各々から流出する電流（＋Ｉ）の大きさの２倍で
ある。データ線ＤＬ０の電圧がハイレベルの電圧ＶＨで
あり、かつデータ線ＤＬ１の電圧がローレベルの電圧Ｖ
Ｌである場合には、参照線ＲＥＦ０の電圧は終端電圧Ｖ
ＴＴであり、データ線ＤＬ０から流出する電流（＋Ｉ）
の大きさとデータ線ＤＬ１へ流入する電流（−Ｉ）の大
きさとが等しい。データ線ＤＬ０の電圧がローレベルの
電圧ＶＬであり、かつデータ線ＤＬ１の電圧がハイレベ
ルの電圧ＶＨである場合には、参照線ＲＥＦ０の電圧は
終端電圧ＶＴＴであり、データ線ＤＬ０へ流入する電流
（−Ｉ）の大きさとデータ線ＤＬ１から流出する電流
（＋Ｉ）の大きさとが等しい。データ線ＤＬ０及びＤＬ
１の各々の電圧がローレベルの電圧ＶＬである場合に
は、参照線ＲＥＦ０の電圧はハイレベルの電圧ＶＨであ
り、参照線ＲＥＦ０から流出する電流（＋２Ｉ）の大き
さはデータ線ＤＬ０及びＤＬ１の各々へ流入する電流
（−Ｉ）の大きさの２倍である。
【００１９】図５（ａ）〜（ｄ）は、図２中の３本の配
線ＤＬ０，ＤＬ１及びＲＥＦ０の各々を流れる電流の組
み合わせを示している。参照線ＲＥＦ０を流れる電流が
データ線ＤＬ０及びＤＬ１の各々を流れる電流の２倍に
なるように、参照線ＲＥＦ０をプルアップするための終
端抵抗の抵抗値（Ｒ／２）は、上述のとおり、データ線
ＤＬ０及びＤＬ１の各々をプルアップするための終端抵
抗の抵抗値（Ｒ）の２分の１になっているのである。図
５（ａ）〜（ｄ）から判るように、終端電圧ＶＴＴを供
給するための電源の流入電流と流出電流との和は常に０
である。
線ＤＬ０，ＤＬ１及びＲＥＦ０の各々を流れる電流の組
み合わせを示している。参照線ＲＥＦ０を流れる電流が
データ線ＤＬ０及びＤＬ１の各々を流れる電流の２倍に
なるように、参照線ＲＥＦ０をプルアップするための終
端抵抗の抵抗値（Ｒ／２）は、上述のとおり、データ線
ＤＬ０及びＤＬ１の各々をプルアップするための終端抵
抗の抵抗値（Ｒ）の２分の１になっているのである。図
５（ａ）〜（ｄ）から判るように、終端電圧ＶＴＴを供
給するための電源の流入電流と流出電流との和は常に０
である。
【００２０】以下、図２中の送信ユニット１１及び受信
ユニット２１の各々の内部構成を簡単に説明する。
ユニット２１の各々の内部構成を簡単に説明する。
【００２１】図６は、図２中の送信ユニット１１の構成
例を示している。データ線ＤＬ０を駆動するための第１
のドライバ５１は、ＮＡＮＤゲート１０１と、ＰＭＯＳ
トランジスタ１０２と、インバータ１０３と、ＮＯＲゲ
ート１０４と、ＮＭＯＳトランジスタ１０５とで構成さ
れており、データビットＤ０とイネーブル信号ＥＮ１と
を入力とするドライバである。データ線ＤＬ１を駆動す
るための第２のドライバ５２は、ＮＡＮＤゲート２０１
と、ＰＭＯＳトランジスタ２０２と、インバータ２０３
と、ＮＯＲゲート２０４と、ＮＭＯＳトランジスタ２０
５とで構成されており、データビットＤ１とイネーブル
信号ＥＮ１とを入力とするドライバである。参照線ＲＥ
Ｆ０を駆動するための第３のドライバ５３は、２個のイ
ンバータ３０１，３０２と、ＮＡＮＤゲート３０３と、
ＰＭＯＳトランジスタ３０４と、インバータ３０５と、
ＮＯＲゲート３０６と、ＮＭＯＳトランジスタ３０７と
で構成されており、２個のデータビットＤ０及びＤ１と
イネーブル信号ＥＮ１とを入力とするドライバである。
例を示している。データ線ＤＬ０を駆動するための第１
のドライバ５１は、ＮＡＮＤゲート１０１と、ＰＭＯＳ
トランジスタ１０２と、インバータ１０３と、ＮＯＲゲ
ート１０４と、ＮＭＯＳトランジスタ１０５とで構成さ
れており、データビットＤ０とイネーブル信号ＥＮ１と
を入力とするドライバである。データ線ＤＬ１を駆動す
るための第２のドライバ５２は、ＮＡＮＤゲート２０１
と、ＰＭＯＳトランジスタ２０２と、インバータ２０３
と、ＮＯＲゲート２０４と、ＮＭＯＳトランジスタ２０
５とで構成されており、データビットＤ１とイネーブル
信号ＥＮ１とを入力とするドライバである。参照線ＲＥ
Ｆ０を駆動するための第３のドライバ５３は、２個のイ
ンバータ３０１，３０２と、ＮＡＮＤゲート３０３と、
ＰＭＯＳトランジスタ３０４と、インバータ３０５と、
ＮＯＲゲート３０６と、ＮＭＯＳトランジスタ３０７と
で構成されており、２個のデータビットＤ０及びＤ１と
イネーブル信号ＥＮ１とを入力とするドライバである。
【００２２】図７は、図６の送信ユニット１１の変形例
を示している。図７の送信ユニット１１ａは、図６の送
信ユニット１１中の第３のドライバ５３に遷移加速回路
３１０を付加したものである。遷移加速回路３１０は、
奇数個のインバータからなる第１の遅延回路３１１と、
ＯＲゲート３１２と、ＰＭＯＳトランジスタ３１３と、
奇数個のインバータからなる第２の遅延回路３１４と、
ＡＮＤゲート３１５と、ＮＭＯＳトランジスタ３１６と
で構成されており、参照線ＲＥＦ０の電圧がビット値１
を表す電圧（ＶＨ）から他の電圧（ＶＬ又はＶＴＴ）へ
遷移する際に一定時間だけビット値０を表す電圧（Ｖ
Ｌ）を参照線ＲＥＦ０へ供給し、かつ参照線ＲＥＦ０の
電圧がビット値０を表す電圧（ＶＬ）から他の電圧（Ｖ
Ｈ又はＶＴＴ）へ遷移する際に一定時間だけビット値１
を表す電圧（ＶＨ）を参照線ＲＥＦ０へ供給する機能を
有するものである。これにより、参照線ＲＥＦ０の電圧
遷移が加速されて好都合である。
を示している。図７の送信ユニット１１ａは、図６の送
信ユニット１１中の第３のドライバ５３に遷移加速回路
３１０を付加したものである。遷移加速回路３１０は、
奇数個のインバータからなる第１の遅延回路３１１と、
ＯＲゲート３１２と、ＰＭＯＳトランジスタ３１３と、
奇数個のインバータからなる第２の遅延回路３１４と、
ＡＮＤゲート３１５と、ＮＭＯＳトランジスタ３１６と
で構成されており、参照線ＲＥＦ０の電圧がビット値１
を表す電圧（ＶＨ）から他の電圧（ＶＬ又はＶＴＴ）へ
遷移する際に一定時間だけビット値０を表す電圧（Ｖ
Ｌ）を参照線ＲＥＦ０へ供給し、かつ参照線ＲＥＦ０の
電圧がビット値０を表す電圧（ＶＬ）から他の電圧（Ｖ
Ｈ又はＶＴＴ）へ遷移する際に一定時間だけビット値１
を表す電圧（ＶＨ）を参照線ＲＥＦ０へ供給する機能を
有するものである。これにより、参照線ＲＥＦ０の電圧
遷移が加速されて好都合である。
【００２３】図８は、図６の送信ユニット１１の他の変
形例を示している。図８の送信ユニット１１ｂは、図６
の送信ユニット１１中の第３のドライバ５３に電圧初期
化回路３２０を付加したものである。電圧初期化回路３
２０は、イクスクルーシブＯＲゲート３２１と、インバ
ータ３２２と、ＮＯＲゲート３２３と、ＮＭＯＳトラン
ジスタ３２４とで構成されており、イネーブル信号ＥＮ
１が活性化レベル“Ｈ”に設定され、かつデータビット
Ｄ０の値とデータビットＤ１の値とが異なる場合に、ビ
ット値０を表す電圧（ＶＬ）とビット値１を表す電圧
（ＶＨ）との平均電圧、すなわち終端電圧ＶＴＴを参照
線ＲＥＦ０へ供給する機能を有するものである。これに
より、参照線ＲＥＦ０へビット値１を表す電圧（ＶＨ）
もビット値０を表す電圧（ＶＬ）も供給しない場合に、
参照線ＲＥＦ０の電圧が終端電圧ＶＴＴに早く確定する
ので好都合である。なお、図７中の遷移加速回路３１０
を図８の送信ユニット１１ｂ中の第３のドライバ５３に
付加してもよい。
形例を示している。図８の送信ユニット１１ｂは、図６
の送信ユニット１１中の第３のドライバ５３に電圧初期
化回路３２０を付加したものである。電圧初期化回路３
２０は、イクスクルーシブＯＲゲート３２１と、インバ
ータ３２２と、ＮＯＲゲート３２３と、ＮＭＯＳトラン
ジスタ３２４とで構成されており、イネーブル信号ＥＮ
１が活性化レベル“Ｈ”に設定され、かつデータビット
Ｄ０の値とデータビットＤ１の値とが異なる場合に、ビ
ット値０を表す電圧（ＶＬ）とビット値１を表す電圧
（ＶＨ）との平均電圧、すなわち終端電圧ＶＴＴを参照
線ＲＥＦ０へ供給する機能を有するものである。これに
より、参照線ＲＥＦ０へビット値１を表す電圧（ＶＨ）
もビット値０を表す電圧（ＶＬ）も供給しない場合に、
参照線ＲＥＦ０の電圧が終端電圧ＶＴＴに早く確定する
ので好都合である。なお、図７中の遷移加速回路３１０
を図８の送信ユニット１１ｂ中の第３のドライバ５３に
付加してもよい。
【００２４】図９は、図２中の受信ユニット２１の構成
例を示している。データ線ＤＬ０の電圧と参照線ＲＥＦ
０の電圧とを比較するための第１のコンパレータ６１
は、２個のＰＭＯＳトランジスタ４０１，４０２と、３
個のＮＭＯＳトランジスタ４０３，４０４，４０５とで
構成されている。データ線ＤＬ１の電圧と参照線ＲＥＦ
０の電圧とを比較するための第２のコンパレータ６２
は、２個のＰＭＯＳトランジスタ４１１，４１２と、３
個のＮＭＯＳトランジスタ４１３，４１４，４１５とで
構成されている。データ線ＤＬ０の電圧とデータ線ＤＬ
１の電圧とを比較するための第３のコンパレータ６３
は、２個のＰＭＯＳトランジスタ４２１，４２２と、３
個のＮＭＯＳトランジスタ４２３，４２４，４２５とで
構成されている。これら第１、第２及び第３のコンパレ
ータ６１，６２，６３のいずれもが、コモンモードノイ
ズ除去性能に優れた回路である。そして、第１のコンパ
レータ６１の出力と第３のコンパレータ６３の一方の出
力とはデータビットＸＤ０（ビットＤ０の反転ビット）
を決定するようにワイヤードＯＲ接続され、第２のコン
パレータ６２の出力と第３のコンパレータ６３の他方の
出力とはデータビットＸＤ１（ビットＤ１の反転ビッ
ト）を決定するようにワイヤードＯＲ接続されている。
これにより、データ線ＤＬ０の電圧とデータ線ＤＬ１の
電圧とが異なる場合には、第３のコンパレータ６３によ
りビットＸＤ０及びＸＤ１の各々の値が判定される。ま
た、データ線ＤＬ０の電圧とデータ線ＤＬ１の電圧とが
同じである場合には、第１のコンパレータ６１によりビ
ットＸＤ０の値が、第２のコンパレータ６２によりビッ
トＸＤ１の値がそれぞれ判定される。
例を示している。データ線ＤＬ０の電圧と参照線ＲＥＦ
０の電圧とを比較するための第１のコンパレータ６１
は、２個のＰＭＯＳトランジスタ４０１，４０２と、３
個のＮＭＯＳトランジスタ４０３，４０４，４０５とで
構成されている。データ線ＤＬ１の電圧と参照線ＲＥＦ
０の電圧とを比較するための第２のコンパレータ６２
は、２個のＰＭＯＳトランジスタ４１１，４１２と、３
個のＮＭＯＳトランジスタ４１３，４１４，４１５とで
構成されている。データ線ＤＬ０の電圧とデータ線ＤＬ
１の電圧とを比較するための第３のコンパレータ６３
は、２個のＰＭＯＳトランジスタ４２１，４２２と、３
個のＮＭＯＳトランジスタ４２３，４２４，４２５とで
構成されている。これら第１、第２及び第３のコンパレ
ータ６１，６２，６３のいずれもが、コモンモードノイ
ズ除去性能に優れた回路である。そして、第１のコンパ
レータ６１の出力と第３のコンパレータ６３の一方の出
力とはデータビットＸＤ０（ビットＤ０の反転ビット）
を決定するようにワイヤードＯＲ接続され、第２のコン
パレータ６２の出力と第３のコンパレータ６３の他方の
出力とはデータビットＸＤ１（ビットＤ１の反転ビッ
ト）を決定するようにワイヤードＯＲ接続されている。
これにより、データ線ＤＬ０の電圧とデータ線ＤＬ１の
電圧とが異なる場合には、第３のコンパレータ６３によ
りビットＸＤ０及びＸＤ１の各々の値が判定される。ま
た、データ線ＤＬ０の電圧とデータ線ＤＬ１の電圧とが
同じである場合には、第１のコンパレータ６１によりビ
ットＸＤ０の値が、第２のコンパレータ６２によりビッ
トＸＤ１の値がそれぞれ判定される。
【００２５】なお、図１中の終端抵抗列４、すなわち図
２中の３本の終端抵抗４１，４２，４３の配設は、省略
可能である。このとき、参照線ＲＥＦ０は、ビットＤ０
の値とビットＤ１の値とが異なるときにフローティング
状態にされる。図９の構成によれば、このような場合で
も第３のコンパレータ６３によりビットＸＤ０及びＸＤ
１の各々の値を正しく判定することができる。
２中の３本の終端抵抗４１，４２，４３の配設は、省略
可能である。このとき、参照線ＲＥＦ０は、ビットＤ０
の値とビットＤ１の値とが異なるときにフローティング
状態にされる。図９の構成によれば、このような場合で
も第３のコンパレータ６３によりビットＸＤ０及びＸＤ
１の各々の値を正しく判定することができる。
【００２６】図１０は、図９の受信ユニット２１の変形
例を示している。図１０の受信ユニット２１ａは、第１
のコンパレータ６１の比較結果と第３のコンパレータ６
３の一方の比較結果とに基づいてビットＤ０の値を判定
するための第４のコンパレータ６４と、第２のコンパレ
ータ６２の比較結果と第３のコンパレータ６３の他方の
比較結果とに基づいてビットＤ１の値を判定するための
第５のコンパレータ６５とを有するものである。第４の
コンパレータ６４は、２個のＰＭＯＳトランジスタ４３
１，４３２と、５個のＮＭＯＳトランジスタ４３３，４
３４，４３５，４３６，４３７とで構成されており、第
１のコンパレータ６１の出力電圧と終端電圧ＶＴＴとを
比較し、かつ第３のコンパレータ６３の一方の出力電圧
と終端電圧ＶＴＴとを比較することにより、ビットＤ０
の値を判定するものである。第５のコンパレータ６５
は、２個のＰＭＯＳトランジスタ４４１，４４２と、５
個のＮＭＯＳトランジスタ４４３，４４４，４４５，４
４６，４４７とで構成されており、第２のコンパレータ
６２の出力電圧と終端電圧ＶＴＴとを比較し、かつ第３
のコンパレータ６３の他方の出力電圧と終端電圧ＶＴＴ
とを比較することにより、ビットＤ１の値を判定するも
のである。図１０の構成によれば、図９の場合より確実
なビット値判定を行うことができる。
例を示している。図１０の受信ユニット２１ａは、第１
のコンパレータ６１の比較結果と第３のコンパレータ６
３の一方の比較結果とに基づいてビットＤ０の値を判定
するための第４のコンパレータ６４と、第２のコンパレ
ータ６２の比較結果と第３のコンパレータ６３の他方の
比較結果とに基づいてビットＤ１の値を判定するための
第５のコンパレータ６５とを有するものである。第４の
コンパレータ６４は、２個のＰＭＯＳトランジスタ４３
１，４３２と、５個のＮＭＯＳトランジスタ４３３，４
３４，４３５，４３６，４３７とで構成されており、第
１のコンパレータ６１の出力電圧と終端電圧ＶＴＴとを
比較し、かつ第３のコンパレータ６３の一方の出力電圧
と終端電圧ＶＴＴとを比較することにより、ビットＤ０
の値を判定するものである。第５のコンパレータ６５
は、２個のＰＭＯＳトランジスタ４４１，４４２と、５
個のＮＭＯＳトランジスタ４４３，４４４，４４５，４
４６，４４７とで構成されており、第２のコンパレータ
６２の出力電圧と終端電圧ＶＴＴとを比較し、かつ第３
のコンパレータ６３の他方の出力電圧と終端電圧ＶＴＴ
とを比較することにより、ビットＤ１の値を判定するも
のである。図１０の構成によれば、図９の場合より確実
なビット値判定を行うことができる。
【００２７】図１１は、図２の変形例を示している。図
１１によれば、上記電源電圧ＶＤＤＱ及びＶＳＳＱとは
異なる電源電圧ＶＤＤＱ２及びＶＳＳＱ２が第３のドラ
イバ５３の出力段に供給される。つまり、図１１中の第
３のドライバ５３は、参照線ＲＥＦ０における電圧振幅
がデータ線ＤＬ０及びＤＬ１における電圧振幅の２倍に
なるように参照線ＲＥＦ０への供給電圧を決定するもの
である。データ線ＤＬ０、データ線ＤＬ１及び参照線Ｒ
ＥＦ０の各々を終端電圧ＶＴＴにプルアップするための
終端抵抗４１，４２，４３は、いずれも抵抗値Ｒを有す
る。
１１によれば、上記電源電圧ＶＤＤＱ及びＶＳＳＱとは
異なる電源電圧ＶＤＤＱ２及びＶＳＳＱ２が第３のドラ
イバ５３の出力段に供給される。つまり、図１１中の第
３のドライバ５３は、参照線ＲＥＦ０における電圧振幅
がデータ線ＤＬ０及びＤＬ１における電圧振幅の２倍に
なるように参照線ＲＥＦ０への供給電圧を決定するもの
である。データ線ＤＬ０、データ線ＤＬ１及び参照線Ｒ
ＥＦ０の各々を終端電圧ＶＴＴにプルアップするための
終端抵抗４１，４２，４３は、いずれも抵抗値Ｒを有す
る。
【００２８】図１２は、図１１中の３本の配線ＤＬ０，
ＤＬ１及びＲＥＦ０の各々の電圧変化の例を示してい
る。期間２では、Ｄ０＝１かつＤ１＝１である。したが
って、期間２ではデータ線ＤＬ０及びＤＬ１の各々の電
圧がビット値１を表すハイレベルの電圧ＶＨに、参照線
ＲＥＦ０の電圧がビット値０を表すローレベルの電圧Ｖ
ＬＬになる。ここに、電圧ＶＨは終端電圧ＶＴＴよりΔ
Ｖだけ高い電圧であり、電圧ＶＬＬは終端電圧ＶＴＴよ
り２ΔＶだけ低い電圧である。期間３では、Ｄ０＝０か
つＤ１＝０である。したがって、期間３ではデータ線Ｄ
Ｌ０及びＤＬ１の各々の電圧がビット値０を表すローレ
ベルの電圧ＶＬに、参照線ＲＥＦ０の電圧がビット値１
を表すハイレベルの電圧ＶＨＨになる。ここに、電圧Ｖ
Ｌは終端電圧ＶＴＴよりΔＶだけ低い電圧であり、電圧
ＶＨＨは終端電圧ＶＴＴより２ΔＶだけ高い電圧であ
る。期間４ではＤ０＝０かつＤ１＝１であり、期間５で
はＤ０＝１かつＤ１＝０である。したがって、期間４及
び期間５では第３のドライバ５３の出力がハイインピー
ダンス状態になるので、参照線ＲＥＦ０の電圧は終端電
圧ＶＴＴに等しくなる。期間６の状態は期間３と同じで
あり、期間７の状態は期間２と同じである。以上のとお
り、データ線ＤＬ０及びＤＬ１の各々の電圧振幅がいず
れも２ΔＶであるのに対し、参照線ＲＥＦ０の電圧振幅
は４ΔＶである。したがって、３本の配線ＤＬ０，ＤＬ
１及びＲＥＦ０の各々の電圧変化分の和はいずれの期間
でも０であり、これら３本の配線の電圧イコライズ機構
（不図示）が設けられる場合に好都合である。
ＤＬ１及びＲＥＦ０の各々の電圧変化の例を示してい
る。期間２では、Ｄ０＝１かつＤ１＝１である。したが
って、期間２ではデータ線ＤＬ０及びＤＬ１の各々の電
圧がビット値１を表すハイレベルの電圧ＶＨに、参照線
ＲＥＦ０の電圧がビット値０を表すローレベルの電圧Ｖ
ＬＬになる。ここに、電圧ＶＨは終端電圧ＶＴＴよりΔ
Ｖだけ高い電圧であり、電圧ＶＬＬは終端電圧ＶＴＴよ
り２ΔＶだけ低い電圧である。期間３では、Ｄ０＝０か
つＤ１＝０である。したがって、期間３ではデータ線Ｄ
Ｌ０及びＤＬ１の各々の電圧がビット値０を表すローレ
ベルの電圧ＶＬに、参照線ＲＥＦ０の電圧がビット値１
を表すハイレベルの電圧ＶＨＨになる。ここに、電圧Ｖ
Ｌは終端電圧ＶＴＴよりΔＶだけ低い電圧であり、電圧
ＶＨＨは終端電圧ＶＴＴより２ΔＶだけ高い電圧であ
る。期間４ではＤ０＝０かつＤ１＝１であり、期間５で
はＤ０＝１かつＤ１＝０である。したがって、期間４及
び期間５では第３のドライバ５３の出力がハイインピー
ダンス状態になるので、参照線ＲＥＦ０の電圧は終端電
圧ＶＴＴに等しくなる。期間６の状態は期間３と同じで
あり、期間７の状態は期間２と同じである。以上のとお
り、データ線ＤＬ０及びＤＬ１の各々の電圧振幅がいず
れも２ΔＶであるのに対し、参照線ＲＥＦ０の電圧振幅
は４ΔＶである。したがって、３本の配線ＤＬ０，ＤＬ
１及びＲＥＦ０の各々の電圧変化分の和はいずれの期間
でも０であり、これら３本の配線の電圧イコライズ機構
（不図示）が設けられる場合に好都合である。
【００２９】図１３は、図１１中の３本の配線ＤＬ０，
ＤＬ１及びＲＥＦ０の電圧の組み合わせを示している。
図１３中の括弧内は各配線を流れる電流を示している。
図１３によれば、データ線ＤＬ０及びＤＬ１の各々の電
圧がハイレベルの電圧ＶＨである場合には、参照線ＲＥ
Ｆ０の電圧はローレベルの電圧ＶＬＬであり、参照線Ｒ
ＥＦ０へ流入する電流（−２Ｉ）の大きさはデータ線Ｄ
Ｌ０及びＤＬ１の各々から流出する電流（＋Ｉ）の大き
さの２倍である。データ線ＤＬ０の電圧がハイレベルの
電圧ＶＨであり、かつデータ線ＤＬ１の電圧がローレベ
ルの電圧ＶＬである場合には、参照線ＲＥＦ０の電圧は
終端電圧ＶＴＴであり、データ線ＤＬ０から流出する電
流（＋Ｉ）の大きさとデータ線ＤＬ１へ流入する電流
（−Ｉ）の大きさとが等しい。データ線ＤＬ０の電圧が
ローレベルの電圧ＶＬであり、かつデータ線ＤＬ１の電
圧がハイレベルの電圧ＶＨである場合には、参照線ＲＥ
Ｆ０の電圧は終端電圧ＶＴＴであり、データ線ＤＬ０へ
流入する電流（−Ｉ）の大きさとデータ線ＤＬ１から流
出する電流（＋Ｉ）の大きさとが等しい。データ線ＤＬ
０及びＤＬ１の各々の電圧がローレベルの電圧ＶＬであ
る場合には、参照線ＲＥＦ０の電圧はハイレベルの電圧
ＶＨＨであり、参照線ＲＥＦ０から流出する電流（＋２
Ｉ）の大きさはデータ線ＤＬ０及びＤＬ１の各々へ流入
する電流（−Ｉ）の大きさの２倍である。
ＤＬ１及びＲＥＦ０の電圧の組み合わせを示している。
図１３中の括弧内は各配線を流れる電流を示している。
図１３によれば、データ線ＤＬ０及びＤＬ１の各々の電
圧がハイレベルの電圧ＶＨである場合には、参照線ＲＥ
Ｆ０の電圧はローレベルの電圧ＶＬＬであり、参照線Ｒ
ＥＦ０へ流入する電流（−２Ｉ）の大きさはデータ線Ｄ
Ｌ０及びＤＬ１の各々から流出する電流（＋Ｉ）の大き
さの２倍である。データ線ＤＬ０の電圧がハイレベルの
電圧ＶＨであり、かつデータ線ＤＬ１の電圧がローレベ
ルの電圧ＶＬである場合には、参照線ＲＥＦ０の電圧は
終端電圧ＶＴＴであり、データ線ＤＬ０から流出する電
流（＋Ｉ）の大きさとデータ線ＤＬ１へ流入する電流
（−Ｉ）の大きさとが等しい。データ線ＤＬ０の電圧が
ローレベルの電圧ＶＬであり、かつデータ線ＤＬ１の電
圧がハイレベルの電圧ＶＨである場合には、参照線ＲＥ
Ｆ０の電圧は終端電圧ＶＴＴであり、データ線ＤＬ０へ
流入する電流（−Ｉ）の大きさとデータ線ＤＬ１から流
出する電流（＋Ｉ）の大きさとが等しい。データ線ＤＬ
０及びＤＬ１の各々の電圧がローレベルの電圧ＶＬであ
る場合には、参照線ＲＥＦ０の電圧はハイレベルの電圧
ＶＨＨであり、参照線ＲＥＦ０から流出する電流（＋２
Ｉ）の大きさはデータ線ＤＬ０及びＤＬ１の各々へ流入
する電流（−Ｉ）の大きさの２倍である。
【００３０】図１４（ａ）〜（ｄ）は、図１１中の３本
の配線ＤＬ０，ＤＬ１及びＲＥＦ０の各々を流れる電流
の組み合わせを示している。参照線ＲＥＦ０を流れる電
流がデータ線ＤＬ０及びＤＬ１の各々を流れる電流の２
倍になるように、参照線ＲＥＦ０をプルアップするため
の終端抵抗の抵抗値（Ｒ）は、上述のとおり、データ線
ＤＬ０及びＤＬ１の各々をプルアップするための終端抵
抗の抵抗値（Ｒ）と等しくなっているのである。図１４
（ａ）〜（ｄ）から判るように、終端電圧ＶＴＴを供給
するための電源の流入電流と流出電流との和は常に０で
ある。
の配線ＤＬ０，ＤＬ１及びＲＥＦ０の各々を流れる電流
の組み合わせを示している。参照線ＲＥＦ０を流れる電
流がデータ線ＤＬ０及びＤＬ１の各々を流れる電流の２
倍になるように、参照線ＲＥＦ０をプルアップするため
の終端抵抗の抵抗値（Ｒ）は、上述のとおり、データ線
ＤＬ０及びＤＬ１の各々をプルアップするための終端抵
抗の抵抗値（Ｒ）と等しくなっているのである。図１４
（ａ）〜（ｄ）から判るように、終端電圧ＶＴＴを供給
するための電源の流入電流と流出電流との和は常に０で
ある。
【００３１】以上、プリント配線板上に実装された複数
のＬＳＩの間のデータ伝送を説明したが、本発明は、１
個のマルチチップモジュールを構成する複数のＬＳＩチ
ップ間のデータ伝送や、ＬＳＩチップ内のデータ伝送に
も適用できる。１ワードを構成するデータビットの数
は、８に限らず任意である。
のＬＳＩの間のデータ伝送を説明したが、本発明は、１
個のマルチチップモジュールを構成する複数のＬＳＩチ
ップ間のデータ伝送や、ＬＳＩチップ内のデータ伝送に
も適用できる。１ワードを構成するデータビットの数
は、８に限らず任意である。
【００３２】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、第１及び第２のデータビットの各々の差動伝送を、
従来の差動伝送方式では４本の配線を要するところ、３
本の配線、すなわち第１のデータ線、第２のデータ線及
び参照線で実現したので、コモンモードノイズ除去性能
に優れた差動データ伝送を少ない配線で達成できる効果
が得られる。
ば、第１及び第２のデータビットの各々の差動伝送を、
従来の差動伝送方式では４本の配線を要するところ、３
本の配線、すなわち第１のデータ線、第２のデータ線及
び参照線で実現したので、コモンモードノイズ除去性能
に優れた差動データ伝送を少ない配線で達成できる効果
が得られる。
【図１】本発明に係るデータ伝送システムの構成例を示
すブロック図である。
すブロック図である。
【図２】図１中の１個の送信ユニットと１個の受信ユニ
ットとの各々の詳細構成を示すブロック図である。
ットとの各々の詳細構成を示すブロック図である。
【図３】図２中の３本の配線の各々の電圧変化の例を示
すタイミングチャート図である。
すタイミングチャート図である。
【図４】図２中の３本の配線の電圧の組み合わせを示す
図である。
図である。
【図５】（ａ），（ｂ），（ｃ）及び（ｄ）は図２中の
３本の配線の各々を流れる電流の組み合わせを示す図で
ある。
３本の配線の各々を流れる電流の組み合わせを示す図で
ある。
【図６】図２中の送信ユニットの構成例を示す詳細回路
図である。
図である。
【図７】図６の送信ユニットの変形例を示す詳細回路図
である。
である。
【図８】図６の送信ユニットの他の変形例を示す詳細回
路図である。
路図である。
【図９】図２中の受信ユニットの構成例を示す詳細回路
図である。
図である。
【図１０】図９の受信ユニットの変形例を示す詳細回路
図である。
図である。
【図１１】図２の変形例を示すブロック図である。
【図１２】図１１中の３本の配線の各々の電圧変化の例
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【図１３】図１１中の３本の配線の電圧の組み合わせを
示す図である。
示す図である。
【図１４】（ａ），（ｂ），（ｃ）及び（ｄ）は図１１
中の３本の配線の各々を流れる電流の組み合わせを示す
図である。
中の３本の配線の各々を流れる電流の組み合わせを示す
図である。
１，２ ＬＳＩ（半導体集積回路）
３ 伝送路
４ 終端抵抗列
１１〜１４，１１ａ，１１ｂ 送信ユニット
２１〜２４，２１ａ 受信ユニット
３１，３２ データ線
３３ 参照線
４１〜４３ 終端抵抗
５１〜５３ ドライバ
６１〜６５ コンパレータ
３１０ 遷移加速回路
３２０ 電圧初期化回路
Ｄ０〜Ｄ７ データビット
ＤＬ０〜ＤＬ７ データ線
ＥＮ１，ＥＮ２ イネーブル信号
ＲＥＦ０〜ＲＥＦ３ 参照線
ＶＨ，ＶＨＨ ビット値１を表す電圧
ＶＬ，ＶＬＬ ビット値０を表す電圧
ＶＴＴ 終端電圧
ＸＤ０〜ＸＤ７ データビット
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 25/02
G06F 3/00
H03K 19/0175
H04L 25/49
Claims (13)
- 【請求項１】 第１及び第２のデータビットの各々の差
動伝送のためのデータ伝送システムであって、 前記第１及び第２のデータビットを送信するための送信
ユニットと、 前記第１及び第２のデータビットを受信するための受信
ユニットと、 各々前記送信ユニットと前記受信ユニットとの間に介在
した第１のデータ線、第２のデータ線及び参照線とを備
え、 前記送信ユニットは、 前記第１のデータビットの値と前記第２のデータビット
の値とが異なる場合には、前記第２のデータ線を前記第
１のデータ線に対する相補伝送パスとし、かつ前記第１
のデータ線を前記第２のデータ線に対する相補伝送パス
とするように、前記第１のデータビットの値を表す電圧
を前記第１のデータ線へ、前記第２のデータビットの値
を表す電圧を前記第２のデータ線へそれぞれ供給し、か
つ、 前記第１のデータビットの値と前記第２のデータビット
の値とが同じである場合には、前記参照線を前記第１及
び第２のデータ線の各々に対する相補伝送パスとするよ
うに、前記第１及び第２のデータビットの値を表す電圧
を各々前記第１及び第２のデータ線へ、前記第１及び第
２のデータビットの値の反転値を表す電圧を前記参照線
へそれぞれ供給する機能を有することを特徴とするデー
タ伝送システム。 - 【請求項２】 請求項１記載のデータ伝送システムにお
いて、 前記受信ユニットは、 前記第１のデータ線の電圧と前記第２のデータ線の電圧
とが異なる場合には、前記第１のデータ線の電圧と前記
第２のデータ線の電圧との比較により前記第１及び第２
のデータビットの各々の値を判定し、かつ、 前記第１のデータ線の電圧と前記第２のデータ線の電圧
とが同じである場合には、前記第１のデータ線の電圧と
前記参照線の電圧との比較により前記第１のデータビッ
トの値を、前記第２のデータ線の電圧と前記参照線の電
圧との比較により前記第２のデータビットの値をそれぞ
れ判定する機能を有することを特徴とするデータ伝送シ
ステム。 - 【請求項３】 請求項１記載のデータ伝送システムにお
いて、 前記送信ユニット及び前記受信ユニットは、各々別個の
半導体集積回路に内蔵されたユニットであり、かつ、 前記第１のデータ線、第２のデータ線及び参照線は、各
々プリント配線板上の配線であることを特徴とするデー
タ伝送システム。 - 【請求項４】 請求項１記載のデータ伝送システムにお
いて、 前記第１及び第２のデータ線は、ツイストペア線を構成
するように、前記参照線を中心として撚りが与えられた
配線であることを特徴とするデータ伝送システム。 - 【請求項５】 請求項１記載のデータ伝送システムにお
いて、 前記第１のデータ線、第２のデータ線及び参照線の各々
を所定の終端電圧にプルアップするための３本の終端抵
抗を更に備えたことを特徴とするデータ伝送システム。 - 【請求項６】 請求項５記載のデータ伝送システムにお
いて、 前記送信ユニットは、前記参照線における電圧振幅が前
記第１及び第２のデータ線における電圧振幅と等しくな
るように前記参照線への供給電圧を決定する機能を更に
有し、 前記３本の終端抵抗のうち前記参照線をプルアップする
ための１本の終端抵抗は、前記参照線を流れる電流が前
記第１及び第２のデータ線の各々を流れる電流の２倍に
なるように、前記第１及び第２のデータ線の各々をプル
アップするための他の２本の終端抵抗の２分の１の抵抗
値を有することを特徴とするデータ伝送システム。 - 【請求項７】 請求項５記載のデータ伝送システムにお
いて、 前記送信ユニットは、前記参照線における電圧振幅が前
記第１及び第２のデータ線における電圧振幅の２倍にな
るように前記参照線への供給電圧を決定する機能を更に
有し、 前記３本の終端抵抗のうち前記参照線をプルアップする
ための１本の終端抵抗は、前記参照線を流れる電流が前
記第１及び第２のデータ線の各々を流れる電流の２倍に
なるように、前記第１及び第２のデータ線の各々をプル
アップするための他の２本の終端抵抗と等しい抵抗値を
有することを特徴とするデータ伝送システム。 - 【請求項８】 請求項１記載のデータ伝送システムにお
いて、 前記送信ユニットは、 前記第１のデータビットの値を表す電圧を前記第１のデ
ータ線へ供給するための第１のドライバと、 前記第２のデータビットの値を表す電圧を前記第２のデ
ータ線へ供給するための第２のドライバと、 前記第１のデータビットの値と前記第２のデータビット
の値とが同じである場合には、前記第１及び第２のデー
タビットの値の反転値を表す電圧を前記参照線へ供給す
るための第３のドライバとを有することを特徴とするデ
ータ伝送システム。 - 【請求項９】 請求項８記載のデータ伝送システムにお
いて、 前記第３のドライバは、前記第１のデータビットの値と
前記第２のデータビットの値とが異なる場合には、前記
参照線への前記第３のドライバの出力をハイインピーダ
ンス状態に保持するための手段を有することを特徴とす
るデータ伝送システム。 - 【請求項１０】 請求項８記載のデータ伝送システムに
おいて、 前記第３のドライバは、前記第１のデータビットの値と
前記第２のデータビットの値とが異なる場合には、ビッ
ト値０を表す電圧とビット値１を表す電圧との平均電圧
を前記参照線へ供給するための手段を有することを特徴
とするデータ伝送システム。 - 【請求項１１】 請求項８記載のデータ伝送システムに
おいて、 前記第３のドライバは、前記参照線の電圧がビット値１
を表す電圧から他の電圧へ遷移する際に一定時間だけビ
ット値０を表す電圧を前記参照線へ供給し、かつ前記参
照線の電圧がビット値０を表す電圧から他の電圧へ遷移
する際に一定時間だけビット値１を表す電圧を前記参照
線へ供給するための手段を有することを特徴とするデー
タ伝送システム。 - 【請求項１２】 請求項１記載のデータ伝送システムに
おいて、 前記受信ユニットは、 前記第１のデータ線の電圧と前記参照線の電圧とを比較
するための第１のコンパレータと、 前記第２のデータ線の電圧と前記参照線の電圧とを比較
するための第２のコンパレータと、 前記第１のデータ線の電圧と前記第２のデータ線の電圧
とを比較するための第３のコンパレータとを有し、 前記第１のデータ線の電圧と前記第２のデータ線の電圧
とが異なる場合には、前記第３のコンパレータにより前
記第１及び第２のデータビットの各々の値が判定され、
かつ、 前記第１のデータ線の電圧と前記第２のデータ線の電圧
とが同じである場合には、前記第１のコンパレータによ
り前記第１のデータビットの値が、前記第２のコンパレ
ータにより前記第２のデータビットの値がそれぞれ判定
されることを特徴とするデータ伝送システム。 - 【請求項１３】 請求項１記載のデータ伝送システムに
おいて、 前記受信ユニットは、 前記第１のデータ線の電圧と前記参照線の電圧とを比較
するための第１のコンパレータと、 前記第２のデータ線の電圧と前記参照線の電圧とを比較
するための第２のコンパレータと、 前記第１のデータ線の電圧と前記第２のデータ線の電圧
とを比較するための第３のコンパレータと、 前記第１のコンパレータの比較結果と前記第３のコンパ
レータの比較結果とに基づいて前記第１のデータビット
の値を判定するための第４のコンパレータと、 前記第２のコンパレータの比較結果と前記第３のコンパ
レータの比較結果とに基づいて前記第２のデータビット
の値を判定するための第５のコンパレータとを有するこ
とを特徴とするデータ伝送システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02812998A JP3484066B2 (ja) | 1998-02-10 | 1998-02-10 | データ伝送システム |
| US09/247,459 US6317465B1 (en) | 1998-02-10 | 1999-02-09 | Data transmission system |
| DE69931203T DE69931203T2 (de) | 1998-02-10 | 1999-02-10 | Datenübertragungssystem mit differentieller Datenübertragung |
| EP99102548A EP0936782B1 (en) | 1998-02-10 | 1999-02-10 | Transmission system with differential data transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02812998A JP3484066B2 (ja) | 1998-02-10 | 1998-02-10 | データ伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11234348A JPH11234348A (ja) | 1999-08-27 |
| JP3484066B2 true JP3484066B2 (ja) | 2004-01-06 |
Family
ID=12240182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02812998A Expired - Fee Related JP3484066B2 (ja) | 1998-02-10 | 1998-02-10 | データ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3484066B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4517502B2 (ja) * | 2000-12-12 | 2010-08-04 | ソニー株式会社 | Ｉｃカード、ｉｃカードシステムおよびデータ処理装置 |
| TWI276888B (en) * | 2004-04-22 | 2007-03-21 | Novatek Microelectronics Corp | Data transferring method |
| KR100761830B1 (ko) | 2005-12-28 | 2007-09-28 | 삼성전자주식회사 | 이중 차동 전송 시스템 및 방법 |
| KR100782305B1 (ko) | 2006-01-09 | 2007-12-06 | 삼성전자주식회사 | 3개의 전송선의 차동신호화에 의한 데이터 신호 송수신장치 및 송수신 방법 |
| JP5180634B2 (ja) * | 2007-04-24 | 2013-04-10 | パナソニック株式会社 | 差動伝送線路 |
| JP2009021978A (ja) * | 2007-06-11 | 2009-01-29 | Panasonic Corp | 伝送ケーブル |
-
1998
- 1998-02-10 JP JP02812998A patent/JP3484066B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11234348A (ja) | 1999-08-27 |
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