JP2002530921A - データ依存型電圧バイアス・レベルのための回路 - Google Patents

Abstract

(57)【要約】 簡潔に表すと、一実施形態によれば、多重レベルのデータ依存型電圧バイアス・レベル（Ｖバイアス）を含んだ離散出力信号を作り出す回路が集積回路（４００）に含まれており、さらに、少なくとも、容量結合に起因して回路の周波数応答にもたらされるゼロをほぼ相殺する機能（ＤＡＣ）が含まれている。簡潔に表すと、本発明の他の実施形態によれば、入力電圧信号レベルと出力電圧信号レベルを比較するために結合された少なくとも１つの比較器が集積回路に含まれている。該集積回路にはさらに、上記比較器の出力信号の少なくとも一部に基づいて出力電圧信号レベルを調整するための信号を発生する回路が含まれている。

Description

【発明の詳細な説明】

【０００１】 （背景） （分野） 本発明は、電気信号の直流（ＤＣ）絶縁に関する。

【０００２】 （背景情報） よく知られているように、図２に示すような直列コンデンサを用いて、直流平
衡信号上の直流（ＤＣ）電圧レベルをブロックすることができる。このコンテキ
ストにおいては、「直流平衡」という用語は、差動信号の場合、典型的にはゼロ
・ボルトである、データ信号の値から独立した直流固定信号レベルへの信号収束
の時間平均を表している。このことは図に示されており、コンデンサ２３０が演
算増幅器２１０に直列に結合されている。図２に示す実施形態の場合、Ｖ_biasが
信号Ｖ_intに対する中心点である。

【０００３】 図３は、時間軸に沿った対応信号を示したもので、信号が、データ信号とは独
立した平均値を有する限り、バイアス化スキームは満足に動作する。２進ディジ
タル信号を用いるシステムでは、このことは、平衡数「１」および「０」を意味
しているが、多くのシステムにおいては、この１および０の平衡化は保証されな
い。本発明は、この点に関して範囲を限定されるものではないが、例えば米国電
気電子学会（ＩＥＥＥ）から入手可能な、１９９８年３月１５日付け１３９４Ａ
プロトコル仕様草案２．０（以下、「１３９４Ａ」という）は、平衡数１および
０を保証していない。したがって、ゼロの長い列は、図２におけるＶ_intのよう
な内部ノードが、「ゼロ」を表すレベルを維持する代わりにバイアス・レベルま
で変動する原因になる可能性がある。この影響は、複数の電圧信号レベルが知覚
される多重レベル・システムでは、より顕著に現れる。例えば、１３９４Ａ仕様
は、ゼロ、「ｚ」および１の３つの論理レベルを用いており、したがってゼロの
長い列が送信されると、Ｖ_intが変動し、例えば図３に示すように、ｚが誤って
解釈される結果になる。したがって、そのような不平衡システムにおけるこの欠
点を処理する必要がある。

【０００４】 （概要） 簡潔に表すと、一実施態様によれば、多重レベルのデータ依存型電圧バイアス
・レベルを含んだ離散出力信号を生成する回路が集積回路に含まれており、さら
に、少なくとも、容量結合によって回路の周波数応答にもたらされるゼロをほぼ
相殺する機能が含まれている。

【０００５】 簡潔に表すと、本発明の他の実施態様によれば、入力電圧信号レベルと出力電
圧信号レベルを比較するために結合された、少なくとも１つの比較器が集積回路
に含まれている。集積回路にはさらに、上記比較器の出力信号の少なくとも一部
に基づく出力電圧信号レベル調整のための信号を発生する回路が含まれている。

【０００６】 本発明に関する主題については、本明細書の特許請求の範囲で詳細に指摘され
、明確に特許請求されているが、本発明の構成および動作方法については、本発
明の目的、特徴および利点と共に、以下の詳細な説明を、添付の図面と照らして
読むことによって最もよく理解されよう。

【０００７】 （詳細な説明） 以下の詳細な説明においては、本発明に対する完全な理解を提供するために、
多数の特定の詳細を示すが、これらの特定の詳細がなくても本発明を実践できる
ことは、当分野の技術者には理解されよう。他の実例においては、よく知られて
いる方法、手順、部品、および回路については、本発明を明確にするため、詳細
に記述されていない。

【０００８】 よく知られているように、図２に示すような直列コンデンサを用いて、直流平
衡信号上の直流（ＤＣ）電圧レベルをブロックすることができる。このコンテキ
ストにおいては、「直流平衡」という用語は、差動信号の場合、典型的にはゼロ
・ボルトである、データ信号の値とは独立した直流固定信号レベルへの信号収束
の時間平均を表している。このことは図２に示されており、コンデンサ２３０が
比較器２１０に直列に結合されている。図２に示す実施形態の場合、Ｖ_biasが、
信号Ｖ_intに対する中心点である。

【０００９】 図３は、時間軸に沿った対応信号を示したもので、信号が、受信データ信号と
は独立した平均値を有する限り、バイアス化スキームは満足に動作する。２進デ
ィジタル信号すなわちビットを表す電圧信号を用いるシステムでは、このことは
、平衡数「１」および「０」を意味しているが、多くのシステムにおいては、こ
の１および０の平衡化は保証されない。本発明は、この点に関して範囲を限定さ
れるものではないが、例えば米国電気電子学会（ＩＥＥＥ）から入手可能な、１
９９８年３月１５日付け１３９４Ａ仕様プロトコル草案２．０（以下、「１３９
４Ａ」という）は、平衡数１および０を保証していない。したがって、ゼロの長
い列は、図２におけるＶ_intのような内部ノードが、「ゼロ」を表すレベルを維
持する代わりに「１」を表すバイアス・レベルまで変動する原因になる可能性が
ある。この影響は、複数の電圧信号レベルが知覚される多重レベル・システムで
はより顕著に現れる。例えば、１３９４Ａ仕様は、ゼロ、「ｚ」および１の３つ
の論理レベルを用いており、したがってゼロの長い列が受信されると、Ｖ_intが
変動し、例えば図３に示すように、ｚが誤って解釈される結果になる。

【００１０】 図４は、本発明による回路の一実施形態を示す概略図である。この特定実施形
態では、帰還を用いて、内部ノードＶ_int上で所望の電圧信号レベルを維持する
データ依存型の電圧バイアス・レベルを実現している。この特定実施形態におい
ては、アナログ−ディジタル（Ａ／Ｄ）変換を用いて内部ノードがサンプルされ
、ディジタル−アナログ（Ｄ／Ａ）変換を用いてディジタル信号が対応バイアス
・レベルに変換され、そのアナログ電圧値が、所望の電圧レベルを維持するため
に用いられる弱ドライバを介して内部ノード上で維持される。図５に、対応する
波形を示す。

【００１１】 この特定実施形態では、比較器４１０がノードＶ_intをサンプルし、図４に示
すように、Ｎビットのディジタル出力信号をもたらしている。このディジタル出
力信号が、ＤＡＣ４２０を介して電圧バイアスに変換され、抵抗４４０を介して
内部ノードＶ_intに印加される。当然、既に指摘したように、これは概略図であ
る。いくつかの特定態様のいずれの態様においても、上記の結果を得ることがで
きる。図５に示す波形は、Ｎが１ビットに等しい２状態実施態様を示しているが
、本発明は、この点に関して範囲を限定されるものではない。この手法は、任意
のビット数のシステムに適用することが可能であり、Ｎが１に等しい上記のケー
スは、単に例示を簡単にするためのものに過ぎない。また、図および波形は、Ａ
／Ｄ出力部に記憶されている帰還状態を、Ｎビットの２進で表現したものである
ことを示しているが、必ずしも２進表現は必要ではなく、帰還の状態は、温度計
、２進、その他任意のディジタル信号表現において実現できることに留意された
い。

【００１２】 図６は、本発明による他の実施形態を示す回路図である。この特定実施形態で
は３つの状態を使用しているが、本発明は、この点に関して範囲を限定されるも
のではない。この特定実施形態は、１３９４Ａ仕様に準拠する装置、システムま
たは部品に使用することができるが、本発明は、この点に関しても範囲を限定さ
れるものではない。入力データ信号は、コンデンサ６５０および６６０を介して
比較器６１０の入力ポートに印加される。この特定実施形態では、これらの信号
Ｖ_inpおよびＶ_inmは差動的に印加される。コンデンサ６５０および６６０は、Ｖ _inp およびＶ_inmの直流電圧レベル信号をブロックしている。この特定実施形態に
おいて、これらの信号の直流レベルをブロックすることが望ましい理由の１つは
、回路を、１．８ｖプロセスを包含する半導体製造プロセスの中で用いることが
できるようにするためであるが、本発明は、この点に関しても範囲を限定される
ものではない。この回路を、１３９４Ａ仕様に準拠するシステム、部品または装
置に使用する場合、入力電圧信号は２．７ｖまで許容されるが、１．８ｖプロセ
スでは、通常、約２ｖまでしか許容しない。同様に、既に記述したように、１３
９４Ａ仕様は、例えば図２に示すような簡易バイアス化ネットワークに対する直
流平衡信号を保証していない。図６に示すように、比較器６１０および６２０の
出力ポートが帰還セレクタ、すなわちＤＡＣ６３０をドライブし、該セレクタ６
３０が、バイアス抵抗６７０および６８０を、セレクタ６３０が生成する信号Ｖ _outP およびＶ_outMを介して所望の電圧でドライブしている。比較器が入力ポート
に「１」を検出すると、Ｖ_outPおよびＶ_outMは、状態「１」を表す差動レベルに
ドライブされる。「０」を検出すると、信号は、状態「０」を表す差動レベルに
ドライブされる。同様に、「ｚ」状態を検出すると、これらの信号は、差動信号
のコモンモード・レベルにドライブされ、比較器に入る。抵抗は差動レベルを保
持し、内部ノードＶ_inintpおよびＶ_inintmのリークを調節している。このリーク
は、コンデンサおよび比較器の実際の実施態様に起因する様々な寄生素子（逆バ
イアス・ダイオード、ゲート・リーク等）の結果によるものである。理想的な環
境においてはリークは存在せず、Ｖ_inintpおよびＶ_inintmは無期限にその値を保
持するが、この実施形態においてはある程度のリークが存在するため、コンデン
サの電圧レベルを所望の値に保持する（すなわち、所望の値を持続する）機構を
設けることが望ましく、このような機構がない場合、コンデンサを所望の電圧レ
ベルでドライブすることができない。状態移行時に、短時間ではあるが抵抗の両
端間に、少なくとも部分的に帰還機構の遅延による電圧降下が生じるため、内部
ノードＶ_inintpおよびＶ_inintmに少量の電流が流れる。この電流は極めて小さい
ため、回路の動作への影響はほとんどなく、コンデンサは、それでもなお所望の
電圧を無期限に維持する。抵抗は、コンデンサのリークに対抗するための十分な
コンダクタンスを持ち、かつ、状態移行時に、Ｖ_inintpおよびＶ_inintmがＶ_inp
およびＶ_inmに追従できるように、十分な抵抗を持つように選択される。

【００１３】 図に示すように、図６はさらに帰還制御ブロック６４０を含んでいる。この帰
還制御ブロックは、ＤＡＣ６３０のための基準電圧を設定している。多くのアプ
リケーションに対して、抵抗梯子を備えたバンド・ギャップ回路など、簡易直流
固定電圧基準を用いて、所望の電圧レベルを実現することができる。同様に、代
替実施形態では、例えば、以下に詳細説明するような帰還制御ブロックを用いる
ことができる。当然、本発明は、これら２つの実施形態のいずれに対しても、そ
の範囲を限定されることはない。１３９４Ａ仕様に準拠する装置、部品あるいは
システムのための前述の特許出願による回路を使用することの利点の１つは、入
力差動が広範囲の許容信号値を有すること、および、適応技法を用いて、入力信
号が示すレベルに整合するように、その内部基準を調整することによってこの広
い範囲を調節することができることであるが、コモンモード・レベルは異なって
も、レベルの差が入力差動に十分に等しい全ての実施形態は機能する。レベルが
正しく設定されない場合、Ｖ_inintpおよびＶ_inintmは、１または０の状態（また
は、多重状態システムであれば、その他の状態）が長く続く間、その値まで変動
することになり、改善されていない図２の直流ブロック化スキームと類似のエラ
ーを生じることになる。事実、基準レベルの差がゼロに近づく特定の場合におい
ては、システムの挙動は、実質的に図２のシステムの挙動に近くなり、大きな改
善は達成されない。

【００１４】 図６に示す実施形態の利点の１つは、バイアス抵抗および入力コンデンサから
周波数応答にもたらされるゼロをほぼ相殺する機能である。図１は、本発明にし
たがって使用される帰還機構の一実施形態を示す概略図である。この手法には帰
還経路が追加されており、少なくとも、コンデンサおよび抵抗によってもたらさ
れるゼロの影響をほぼ無効にしている。帰還増幅器を介した遅延であるＴ_oがゼ
ロに近づく特定の場合においては、図に示すように、この特定実施形態に対する
伝達関数が１に近づく。遅延量が１ｎｓ程度など適正である場合、この特定実施
形態に対する望ましい伝達関数がほぼ１であることを立証することもできる。

【００１５】 通常、図２に示すような手法の場合、よく知られているように、抵抗およびコ
ンデンサは十分に大きく、データ・ストリーム中の最低周波数成分より少なくと
も２桁下にゼロを配置しなければならない。これにより、周波数がゼロ周波数に
近づく際における、データ・ストリーム上の位相変動誘発ジッタの低減が促進さ
れる。ほとんどのアプリケーションでは、サイズが大きいため、コンデンサを外
部に設け、それによりゼロを十分に低い周波数に移動させているが、図６に示す
実施形態では、ゼロをほぼ相殺するという要求が達成されており、したがってそ
の周波数は重要ではない。ゼロが相殺されるため、より高い周波数ゼロが許容さ
れ、その結果、コンデンサおよび抵抗の値を小さくすることができる。１３９４
Ａレシーバなどの中には、２５ｐＦ程度のコンデンサを可能にする設計もあり、
集積化用としてシリコン上に容易に実現することができる。同様に、従来使用さ
れているものより低インピーダンスの抵抗を使用することができ、シリコン面積
およびシステムのコストを低減している。図６の実施形態に使用されているＤＡ
Ｃは、通常、大量のシリコンを使用することはなく、したがって、図６に示すよ
うな本発明の集積回路実施形態において、大きなコスト増になることはない。

【００１６】 したがって、図６に示す実施形態は、低電圧ディジタル・プロセスの採用を可
能にし、かつ、コモンモード範囲の広いアナログ信号を受信する機能を維持する
技法を提供している。このアナログ信号は、使用する電圧レベルが、部品の製造
に使用されるプロセスの電圧レベルを超える場合であっても、その部品を害する
ことなく受信することができる。さらに、結果的に生じる伝達関数が極めて１に
近いため、実質的に帯域幅を包含することなく直流電圧レベルをブロックする機
構が備えられている。電力を低減し、サイズを小型にするために、プロセスはよ
り低電源電圧を目指し、また達成するであろうため、このような技法は、ますま
す望ましいものになり続けることであろう。

【００１７】 本発明は、その点に関して範囲を限定されないが、１３９４Ａに準拠するレシ
ーバに関する問題の１つに、差動入力電圧信号と共に、例えば約０．５ｖないし
約２．７ｖの有効電圧レベルの結果となる、コモンモード電圧範囲の広いデータ
信号をケーブルから受信する機能を持たせることにある。これは、特に、１．８
ｖを意図した半導体製造プロセス、したがって通常、金属酸化物半導体（ＭＯＳ
）デバイスなどのトランジスタの両端間が約２ｖしか許容されない半導体製造プ
ロセスにとって問題となる。１３９４Ａに準拠する装置またはシステムに関連す
るもう１つの問題は、容量による直流（ＤＣ）ブロック化を使用していることで
ある。１３９４Ａ仕様に準拠するシステムに供給されるデータ信号は直流平衡で
はない。したがって、容量性直流ブロック化では満足な性能を得ることができな
い。既に指摘したように、図６は、このような問題を処理することができる、１
３９４Ａに準拠するレシーバの実施形態を示している。本発明は、その点に関し
て範囲を限定されないが、このような実施形態は、本発明による適応電圧バイア
ス化制御回路の実施形態を使用することもできる。この１３９４Ａに準拠するレ
シーバの特定実施形態については、既に詳細説明した通りである。

【００１８】 この特定実施形態は、１３９４Ａに準拠する電圧信号の高コモンモード電圧レ
ベルをブロックし、かつ、記号依存ジッタ成分を低減する技法を提供している。
データ信号は、入力ポートＶ_inpおよびＶ_inmに差動的に印加される。直列コンデ
ンサ６５０および６６０が、１．８ｖ半導体製造処理の要求に応じて直流を分離
し、非直流信号成分を差動信号入力ポートＶ_inintpおよびＶ_inintmに渡している
。既に極めて詳細に説明したように、この特定実施形態では、比較器６１０およ
び６２０が、印加された信号が「１」状態であるか、「０」状態であるか、ある
いは「ｚ」状態であるかを決定している。この特定実施形態においては、信号間
の差が、０ｖを中心とする規定範囲内にある場合に、「ｚ」状態が発生する。「
１」状態は、差が上記範囲を超えた場合に発生し、「０」状態は、差が上記範囲
未満の場合に発生する。帰還セレクタすなわちディジタル−アナログ・コンバー
タ（ＤＡＣ）６３０は、１３９４Ａに準拠するシステムへのリンクに印加される
、Ａ_rbhighおよびＡ_rblowで表される２種類の２進ディジタル信号すなわちビッ
トを作り出し、印加された入力信号Ｖ_inpおよびＶ_inmの状態を表している。同様
に、上記セレクタは、出力ポートＶ_outpおよびＶ_outmに、入力ポートＶ_inintpお
よびＶ_inintmに現れるレベルと本質的に同一の量子化レベルで、アナログ差動信
号を作り出している。ＤＡＣ出力信号は電圧基準から生成されるため、ＤＡＣは
、所望の電圧バイアス・レベルを無期限に、Ｖ_inintpおよびＶ_inintm上に維持す
る能力を備えている。

【００１９】 この特定実施形態においては、満足すべき性能を発揮するためには、作り出さ
れる差動出力信号と、印加される差動入力信号が実質的に等しいことが望ましい
。このことは、出力電圧信号が帰還用として供給される多くのシステムにとって
は望ましいことであるが、１３９４Ａに準拠するシステム、装置あるいは部品の
場合においては、この問題は、例えばケーブルの種類と長さ、送信機、およびケ
ーブルから引き渡される供給電力量によって、入力レベルが約１１７ｍｖないし
約２６０ｍｖ変動するため、さらに困難になる。この特定実施形態、および、帰
還電圧信号が、印加される入力電圧信号に供給されるその他のシステムにおいて
は、入力信号が、帰還として供給される信号から大きく変化すると、性能が低下
することになる。例えば、以下で極めて詳細に説明するが、この特定実施形態で
は、レシーバが不要なジッタをデータ経路に付加する結果になり得る。このコン
テキストにおいては、このことは電圧不整合と呼ばれており、帰還電圧信号の「
１」状態に対する電圧レベルが、入力信号として印加された「１」状態に対する
電圧レベルと同一ではない。

【００２０】 図１０は、入力電圧信号と出力、すなわち帰還電圧信号間の電圧不整合を示し
たものである。図に示すように、「１」または「０」の長い列の後のように、デ
ータ信号が不平衡になると、図６に示す実施形態の場合のような内部ノードが、
ジッタあるいはビット変化ミスの原因にさえなる可能性のある電圧レベルにまで
到達することがある。このことは、例えば「０」の長い列の後に「１」が印加さ
れる図１０に示されているが、電圧出力信号はｚ状態を示している。同様に、図
１１ｂは、帰還差動電圧レベルにおける小さな不整合からでさえジッタが増加す
る理由を説明したものである。差動帰還すなわち出力信号の電圧レベルが差動入
力信号の電圧レベルと異なる図１１ｂに示すように、オフセット・エラーが説明
されている。オフセット・エラーの結果、「０」ビット時間の長さと「１」ビッ
ト時間の長さが、図１１ａに示す別の状況と異なっている。図１１ａでは、出力
すなわち帰還差動電圧信号レベルが、入力差動電圧信号レベルと実質的に等しく
なっている。

【００２１】 図７は、本発明による適応電圧バイアス化制御回路の一実施形態を示す回路図
である。この特定実施形態は、集積回路チップ上で示されているが、本発明は、
その点に関して範囲を限定されることはない。実施形態７００は、比較器７１０
などの、入力電圧信号レベルと出力電圧信号レベルを比較するために結合された
比較器を少なくとも１つ含んでおり、さらに、上記比較器の出力信号の少なくと
も一部に基づいて出力電圧信号レベルを調整するための信号を発生する回路を含
んでいる。これについては以下でさらに詳細に説明する。

【００２２】 図７に示すように、カウンタ７４０が結合され、ディジタル−アナログ・コン
バータ（ＤＡＣ）に信号を供給している。このカウンタは、アップ／ダウン・カ
ウンタを包含している。ディジタル−アナログ・コンバータ（ＤＡＣ）は、カウ
ンタの増加時に、ＤＡＣが供給する差動電圧信号レベルが僅かに増加し、また、
カウンタの減少時に、ＤＡＣが生成する差動電圧信号レベルが、同様に僅かに減
少するように動作する。図７に示すように、この特定実施形態においては、本発
明は、その点に関して範囲を限定されないが、アップ／ダウン信号は、排他的論
理和（ＸＯＲ）ゲート７３０によって供給されている。ゲート７３０に供給され
る第１の入力信号は、差動比較器７１０によって供給される出力信号を含んでい
る。図に示すように、比較器７１０は、Ｖ_inintとＶ_outとを比較している。Ｖ_{in int} は（Ｖ_inintp−Ｖ_inintm）からなり、Ｖ_outは（Ｖ_outp−Ｖ_outm）からなって
いる。Ｖ_outがＶ_inintより負側に大きい、または正側に大きい場合、ＤＡＣが生
成する電圧出力すなわち帰還信号が極めて大きくなり、したがって下方に調整し
なければならない。一方、Ｖ_outがＶ_inintより負側に小さい、または正側に小さ
い場合、ＤＡＣの電圧帰還すなわち出力信号の大きさを上方へ調整するには好都
合である。比較器７２０は、入力データ信号の符号を決定するためのもので、Ｘ
ＯＲゲート７３０による「絶対値」演算を可能にしている。本発明は、その点に
関して範囲を限定されないが、この特定実施形態には「何もしない」状態は存在
しない。例えば、２つのオフセット差動比較器を用いて、「十分に近い」と見な
される範囲を規定することができる。図１２の真理値表に示すように、この実施
態様においては、大きさが大き過ぎることを両方の比較器出力信号が示すと、Ｄ
ＡＣの大きさが減少する。同様に、大きさが小さ過ぎることを両方の比較器が示
すと、ＤＡＣの大きさが増加する。大きさが、設定しきい値より小さく、入力信
号より大きいこと、かつ、設定しきい値より大きく、入力信号より小さいことを
比較器が示すと、「何もしない」状態が示される。図１２に示す最終状態、すな
わち第４の状態は無効であり、発生してはならない状態である。

【００２３】 図７に示す実施形態の場合、ストローブ信号が同様に使用されている。このス
トローブ信号は、良好な信号測定を保証するために役立っている。通常、ＤＡＣ
には、印加されたデータ信号の変化に応答するための一定の時間を許容しなけれ
ばならない。この時間の間、無視することが最良と思われるが、抵抗の両端間に
大きな電圧降下が生じる可能性がある。したがって、アップ／ダウンの決定を下
す前に、主回路が十分に安定するまで待機する適応回路をセットアップすること
ができる。

【００２４】 一実施形態においては、上記ストローブ信号は遅延データ・パルスを包含する
ことができるが、１３９４Ａに準拠するシステムでは、代替手法は、データ信号
レシーバに適合させるために、ストローブ差動信号対上の変化を利用しなければ
ならず、同様に、ストローブに適合させるためにデータ信号を利用しなければな
らない。１３９４Ａプロトコルは、伝送されるデータ信号が同一の値の列を包含
する場合に、エッジをもたらす第２の差動信号を備えている。ストローブ信号は
、入力信号が安定していること、すなわち変化していないことを示しているため
、ここではストローブ信号を用いてＤＡＣの大きさを更新することができる。図
９は、この特定実施形態のこの動作態様を示したものである。図９に示すように
、ストローブ信号の変化時に、ＤＡＣ出力信号の大きさが更新される。ＤＡＣ出
力信号Ｖ_outおよび内部ノード電圧信号Ｖ_inintが、一度十分に接近すると、それ
以上の調整は実施されず、システムはその調整フェーズを完了する。同様に、既
に指摘したように、「何もしない」状態を省略し、なおかつこの技法を満足に動
作させるが、本発明は、その点に関して範囲を限定されることはない。「何もし
ない」状態なしに、「理想」出力電圧信号値をまたぐ２つのレベルの間で、ＤＡ
Ｃの大きさを行ったり来たりさせることができる。制御に十分な粒度を持たせる
ことにより、エラーを十分に小さい値に抑え、無視することができる。

【００２５】 図８は、本発明による適応電圧バイアス化制御回路の代替実施形態を示したも
のである。この特定実施形態では、差動比較器の代わりに２つのシングルエンド
比較器が使用されている。この特定実施形態では、図７に示す実施形態における
ように、「何もしない」状態は実施されない。図８に示す実施形態は、以下に示
す論理の実施を立証することができる。 If ((Fbplus>Vplus)かつ(Fbminus<Vminus)かつ（論理１)) then 帰還差動を減
少する，Else if ((Fbplus<Vplus)かつ(Fbminus>Vminus)かつ(論理１)) then 帰
還差動を増加させる，Else if ((Vplus<Fbplus)かつ(Vminus>Fbminus)かつ(論理
０)) then 帰還差動を減少，Else if ((Vplus>Fbplus)かつ(Vminus<Fbminus)か
つ（論理０)) then 帰還差動を増加させる，Else その他の場合は不確定であり
、何もしない。 この特定実施形態においては、差動電圧出力すなわち帰還信号の大きさの調整は
、信号電圧レベルが入力信号電圧レベルをまたぐか、あるいは入力信号電圧レベ
ルが出力、すなわち帰還信号電圧レベルをまたいだ場合に実施される。この実施
形態では、このまたいだ状態は、図８に示す「有効比較」信号によって決定され
る。「有効比較」信号がアクティブでない場合、ストローブ信号は論理によって
無効にされ、システムは、出力信号電圧レベルが帰還を介して入力コモンモード
信号電圧レベルを動かすのを待ち、それにより、またいだ状態を作り出している
。したがって、通常、不確定状態は、少なくとも部分的にはこの適応演算による
過渡的なものである。図６の抵抗６７０および６８０は、差動電圧とは独立に内
部電圧ノードを、ＤＡＣによって確立されるコモンモード電圧レベルに効果的に
引っ張っている。入力信号および出力信号は、コモンモードをほぼ中心にしてい
るため、このコモンモード信号電圧レベルが、またいだ状態という結果になって
いる。図８に示す信号、論理「１」および論理「０」は、排他的論理和され（Ｘ
ＯＲされ）、印加される信号線の現在状態が論理「ｚ」状態でないこと、すなわ
ちこの特定実施形態における信号であることを保証している。この特定実施形態
における論理「ｚ」状態は、ストローブ信号を無効にすることになる。したがっ
て、論理「１」信号が比較器の出力信号と排他的論理和され、ＤＡＣに渡すため
の正確な決定判定値を決定している。

【００２６】 既に説明したように、この特定実施形態は、データ伝送における劣化を低減す
るために、容量結合されたシステムによる監視および電圧バイアスに帰還制御を
付与することを可能にする技法を提供している。この実施形態を使用することに
より、低電圧半導体プロセスを、漠然と規定された入力電圧信号レベル範囲に適
合させ、かつ、直流分離を維持することが可能になる。さらに、電圧バイアス・
レベルを確立すなわち設定するための正確な電圧基準を利用できない場合にも、
この特定実施形態を使用することができる。前述の実施形態において説明したよ
うに、適応回路を備えることにより、プロセス変動、電源電圧変動、あるいは温
度変動を補償することができる。電力を低減し、サイズを小型にするために、プ
ロセスはより低電源電圧を目指すため、既に説明したような、本発明による実施
形態を使用することにより、外部部品、センサ、システム、および／または、装
置とインタフェースすることができる。

【００２７】 本発明による、電圧出力信号を生成する方法の実施形態には、以下が含まれて
いる。例えば図６に関連して既に説明し、示したように、一実施形態においては
、例えば、比較器によって作り出されるようなディジタル出力信号がサンプルさ
れる。サンプルされた信号は、例えば、例えばＤＡＣ６３０などのＤＡＣによっ
てサンプルされたディジタル出力信号の少なくとも一部に依存して電圧バイアス
・レベルに変換することができる。次に、これらの変換された信号を用いて、直
流電圧値として電圧バイアス信号を有するディジタル出力信号が、例えば比較器
６１０および６２０などを用いて作り出される。当然、この実施形態は、この特
定の方法を具体化するために、既に示し、説明したような特定の回路を使用する
ことに限定されないが、実施形態は、１、０、および「ｚ」などの３つの出力状
態ならびに差動出力電圧信号を含むことができる。さらに、出力電圧信号用とし
て作り出される電圧レベルは、１３９４Ａプロトコル仕様を遵守することができ
るが、本発明は、この点に関して範囲を限定されることはない。

【００２８】 本明細書において、本発明の特定の特徴について例示し、説明したが、当分野
の技術者には多くの改変、置換、変更、等価が可能であろう。したがって、特許
請求の範囲の各クレームは、これら全ての改変および変更を、本発明の精神を逸
脱することなくカバーすることを意図したものであることを理解されなければな
らない。

【図面の簡単な説明】

【図１】 本発明による帰還回路の一実施形態の周波数領域モデルを示す概略図である。

【図２】 比較器の入力ポートに使用される典型的な直流ブロック化スキームの一実施形
態を示す回路図である。

【図３】 図２の実施形態によって生成することができる電圧信号を示す図である。

【図４】 本発明によるデータ依存型電圧バイアス・レベルを生成するために使用するこ
とができる回路の一実施形態を示す概略図である。

【図５】 図４の実施形態によって生成することができる電圧信号を示す図である。

【図６】 本発明によるデータ依存型電圧バイアス・レベルを生成するために使用するこ
とができる回路の他の実施形態を示す回路図である。

【図７】 本発明による適応電圧バイアス化制御回路の一実施形態を示す回路図である。

【図８】 本発明による適応電圧バイアス化制御回路の他の実施形態を示す図である。

【図９】 本発明による、ストローブ信号を用いる適応電圧バイアス化制御回路の一実施
形態によって生成される様々な信号を示す図である。

【図１０】 それぞれ１３９４Ａ仕様に準拠するレシーバに適用することができ、かつ、該
レシーバによって生成することができるような入力電圧信号と出力電圧信号間の
電圧不整合を示す図である。

【図１１】 入力信号と出力信号間の電圧不整合の結果生じる電圧オフセットを示す図（ａ
）と入力信号と出力信号間の電圧不整合の結果生じる電圧オフセットを示す他の
図（ｂ）である。

【図１２】 「何もしない」状態を含む、図８に示す実施形態の代替実施態様の動作を示す
真理値表である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ， ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，Ｓ Ｌ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims (21)

【特許請求の範囲】
1. 【請求項１】 多重レベルのデータ依存型電圧バイアス・レベルを含む離散
   出力信号を作る回路であって、前記回路が、容量結合によって回路の周波数応答
   にもたらされるゼロを少なくともほぼ相殺する機能を含む集積回路。
2. 【請求項２】 前記回路が、ディジタル−アナログ・コンバータ（ＤＡＣ）
   に結合された少なくとも２つの比較器を含み、前記ＤＡＣは、帰還電圧信号を供
   給して、前記ディジタル出力信号の電圧バイアス・レベルを調整するようになさ
   れている請求項１に記載の集積回路。
3. 【請求項３】 前記ＤＡＣが１．５ビットＤＡＣを包含する請求項２に記載
   の集積回路。
4. 【請求項４】 離散出力信号を生成する前記回路が、「１」論理出力信号、
   「０」論理出力信号、および「ｚ」論理出力信号を生成するようになされた請求
   項３に記載の集積回路。
5. 【請求項５】 前記論理出力信号の形式が差動電圧信号を含む請求項４に記
   載の集積回路。
6. 【請求項６】 前記回路が、１３９４Ａプロトコル仕様を遵守する電圧信号
   を作り出し、かつ、受信するようになされた請求項４に記載の集積回路。
7. 【請求項７】 前記回路が、１３９４Ａ仕様に準拠するシステムに組み込ま
   れる請求項６に記載の集積回路。
8. 【請求項８】 さらに、 入力電圧信号レベルと帰還電圧信号レベルとを比較するために結合された別の
   比較器と、前記別の比較器の出力信号の少なくとも一部に基づいて前記帰還電圧
   信号レベルを調整するための信号を発生する回路とを備える請求項２に記載の集
   積回路。
9. 【請求項９】 調整するための信号を発生する前記回路が、カウンタまたは
   シフタのいずれか１つを備える請求項８に記載の集積回路。
10. 【請求項１０】 前記カウンタがアップ／ダウン・カウンタを備える請求項
    ９に記載の集積回路。
11. 【請求項１１】 前記別の比較器が差動比較器を備える請求項８に記載の集
    積回路。
12. 【請求項１２】 前記別の比較器が２つのシングルエンド比較器を備える請
    求項８に記載の集積回路。
13. 【請求項１３】 調整するための信号を発生する前記回路が、調整信号を前
    記ディジタル−アナログ・コンバータ（ＤＡＣ）に供給するように結合される請
    求項８に記載の集積回路。
14. 【請求項１４】 前記回路が、前記ＤＡＣの帰還信号の大きさを調整するた
    めの調整信号を供給するために結合される請求項１３に記載の集積回路。
15. 【請求項１５】 ディジタル電圧出力信号を生成する方法であって、 ディジタル電圧出力信号をサンプルするステップと、 前記サンプル信号を、前記サンプルされたディジタル電圧出力信号の少なくと
    も一部に依存して、電圧バイアス信号に変換するステップと、 直流電圧値として電圧バイアス信号を有するディジタル出力信号を生成するス
    テップと を含むディジタル電圧出力信号を生成する方法。
16. 【請求項１６】 前記ディジタル電圧出力信号が３つの出力状態を有する請
    求項１５に記載の方法。
17. 【請求項１７】 前記出力状態が、論理状態０、１、および「ｚ」を含む請
    求項１６に記載の方法。
18. 【請求項１８】 前記ディジタル電圧出力信号が差動信号を含む請求項１７
    に記載の方法。
19. 【請求項１９】 前記電圧出力信号が、１３９４Ａプロトコル仕様を遵守す
    る電圧レベルを有する請求項１６に記載の方法。
20. 【請求項２０】 前記ディジタル電圧出力信号が、ＤＡＣを用いてサンプル
    され、かつ、変換される請求項１５に記載の方法。
21. 【請求項２１】 前記ＤＡＣが１．５ビットＤＡＣを包含する請求項２０に
    記載の方法。