JP2013531938A - 広いコモンモード入力範囲を有する差動比較回路 - Google Patents

Abstract

１つの実施の形態においては、回路配置が提供される。回路配置は、並列に結合され、少なくとも第１の差動増幅器および第２の差動増幅器を含む複数の差動増幅器（７０２）を含む。各々の差動増幅器は、差動増幅器に流れるテール電流を制限するように結合される調整可能な電流制御回路（７０４）を含む。

Description

発明の分野
実施の形態は、一般に、トランジスタ増幅に関し、より特定的には、差動比較器に関する。

背景
差動比較器は、入力を受けてこれらの間の差を測定する回路である。典型的な差動比較器は、２つの入力を取得し、いずれの信号が高いかを示す信号を返す。アナログ／デジタルコンバータ（analog to digital converters：ＡＤＣ）または送受信回路などの多くの回路は、差動比較器を用いる。

差動比較器は、通信システムにおいて異なる回路間で信号を通信するためによく用いられる。ノイズ耐性のために、多くの通信規格は、差動信号伝達を利用する。差動信号伝達において、データは、２つのノードにわたる差動電圧の形式で伝達される。

理想的な差動比較器は、２つの入力間の差動電圧のみを増幅する。双方の入力に共通する電圧は、理想的には排除される。しかしながら、通信規格が異なることに起因して、様々な送信器によって用いられるコモンモード電圧は、異なる送信器間で大きく変化する。例えば、いくつかの規格は、例えば７００ｍＶから１３００ｍＶまで広がる高いコモンモード電圧を採用する。一方、いくつかの規格は、例えば１４５ｍＶから３５０ｍＶまで広がる低いコモンモード電圧を採用する。他の規格に従って動作する送受信回路は、ＡＣ結合環境において動作するときに、５００ｍＶから７００ｍＶまでのコモンモード電圧を出力する。これらの様々な差動伝達回路に対応するために、フレキシブル受信器の設計は、接地（０ｍＶ）から終端電圧（およそ１２００ｍＶ）までのどのようなコモンモード電圧も受入可能である必要がある。

１つ以上の実施の形態は、上記問題の１つ以上に対処し得る。

１つの実施の形態においては、回路配置が提供される。回路配置は、並列に結合され、少なくとも第１の差動増幅器および第２の差動増幅器を含む複数の差動増幅器を含み得る。差動増幅器の各々は、差動増幅器に流れるテール電流を制限するように結合される調整可能な電流制御回路を含み得る。

この実施の形態においては、回路配置は、調整可能な電流制御回路へ結合されるゲイン制御回路をさらに備えてもよく、ゲイン制御回路は、トリム制御信号に応答して調整可能な電流制御回路に流れる電流を調整するように構成され得る。ゲイン制御回路は、テール電流が増加していることを示すトリム制御信号に応答して、１つ以上の調整可能な電流制御回路を調整してそれぞれの差動増幅器に流れるテール電流を増加させるようにさらに構成され得る。あるいは、ゲイン制御回路は、テール電流が低減していることを示すトリム制御信号に応答して、１つ以上の調整可能な電流制御回路を調整してそれぞれの差動増幅器に流れるテール電流を低減させるようにさらに構成され得る。

調整可能な電流制御回路は、全オン、全オフ、および一部オンからなるディスクリートな状態の組のうちの１つの状態において動作するように構成されてもよく、調整可能な電流制御回路は、複数のそれぞれの電流制御回路のうちの１つのみが一部オン状態で所定の時間に動作するように調整され得る。調整可能な電流制御回路は、一部オン状態において動作している間に複数のディスクリートな電流レベルへ調整可能であってもよい。複数の差動増幅器の差動増幅器の各々は、２つの相補型差動トランジスタ対を含み得る。

この実施の形態においては、回路配置は、複数の差動増幅器の差動トランジスタ対の各々の第１および第２の電流出力へ結合される電流積算回路をさらに備えてもよい。調整可能な電流制御回路は、調整可能な電流源であってもよい。調整可能な電流制御回路は、ＭＯＳＦＥＴトランジスタであってもよい。ＭＯＳＦＥＴトランジスタのゲート寸法は、実質的に同一であってもよい。差動増幅器の各々における相補型差動トランジスタ対のゲート寸法は、実質的に同一であってもよい。

他の実施の形態においては、広帯域のコモンモード入力範囲を有する差動比較回路が提供される。差動比較回路は、第１および第２の入力信号をそれぞれ受信するための第１および第２の差動入力端子を含み得る。入力信号間の差は、差動入力信号を提供してもよい。差動比較回路は、第１および第２の差動入力端子に結合された第１および第２の入力を有する複数の相補型差動対回路を含み得る。複数の相補型差動対回路は、少なくとも第１および第２の相補型差動トランジスタ対回路を含み得る。電流積算回路は、相補型差動対回路の第１、第２、第３、および第４の各々の電流出力へ結合され得る。ゲイン制御回路は、相補型差動対回路に結合され、複数の相補型差動トランジスタ対回路の各々のテール電流を独立に調整するように構成され得る。

この実施の形態においては、相補型差動対回路の各々は、重複するコモンモード入力範囲を有するＮＭＯＳ差動対およびＰＭＯＳ差動対を含んでもよく、ゲイン制御回路は、重複するコモンモード入力範囲内で動作する差動比較回路に応答して、テール電流を調整することによって、差動比較回路のゲインを低下させるように構成され得る。複数の相補型差動対回路は、テール電流の調整によって、全オン、全オフ、および一部オンからなるディスクリートな状態の組のうちの１つの状態において動作するように構成可能であってもよい。ゲイン制御回路は、複数のそれぞれの電流制御回路のうちの１つのみが一部オン状態で所定の時間に動作するというような態様でテール電流を調整するように構成され得る。

この実施の形態においては、ゲイン制御回路は、複数の相補型差動トランジスタ対回路の各々に含まれる電流制御回路を調整することによって、複数の相補型差動トランジスタ対回路の各々のテール電流を調整するように構成され得る。調整可能な電流制御回路は、調整可能な電流源であってもよい。調整可能な電流制御回路は、ＭＯＳＦＥＴトランジスタであってもよい。ＭＯＳＦＥＴトランジスタのゲート寸法は、実質的に同一であってもよい。

さらに他の実施の形態においては、入力バッファ回路が提供される。入力バッファ回路は、伝送媒体からの差動信号を受けるための入力を有する第１の静電放電回路を含む。終端抵抗は、第１の静電放電回路の差動出力へ結合され、入力バッファのインピーダンスが伝送媒体のインピーダンスに一致するように構成される。差動比較回路は、終端抵抗の差動出力に結合される。差動比較回路は、第１および第２の入力信号をそれぞれ受けるための第１および第２の差動入力端子を含む。入力信号間の差は、差動入力信号を提供する。差動比較回路は、並列に結合された２つ以上の相補型差動対回路を含む。電流積算回路は、２つ以上の相補型差動対回路の出力へ結合される。ゲイン制御回路は、２つ以上の相補型差動対回路の各々のテール電流を独立に調整するように結合および構成される。

他の実施の形態においては、方法は、並列に結合された複数の差動増幅器によってコモンモード入力を受信するステップと、コモンモード入力に基づいて線形に変化する複数の差動増幅器に流れる複数のテール電流を生成するステップと、トリム制御信号に応答して、複数のテール電流を制限するステップとを含み得る。この実施の形態においては、複数のテール電流を制限するステップは、複数の差動増幅器の特定の１つに流れる電流を制限するトランジスタのバイアスゲート電圧を調整するステップを含み得る。バイアスゲート電圧を調整するステップは、特定の数の１倍の電流ユニットを有効にするステップを含んでもよく、ゲイン制御ロジックからのトリム制御信号は、有効にされた特定の数の１倍の制御ユニットを規定してもよい。複数のテール電流を制限するステップは、複数のテール電流のうちの１つのみが一部オン状態で所定の時間に動作するように、テール電流の各々が全オン、全オフ、および一部オンを含むディスクリートな状態の組のうちの１つの状態になるように調整するステップを含み得る。

様々な他の実施の形態が、以下の詳細な説明およびクレームにおいて記載されると理解される。

様々な局面および利点は、以下の詳細な説明および図面の参照によって明らかになるだろう。

相補型差動対（diff-pair）セグメントの一例のブロック図である。 コモンモード電圧の範囲にわたる典型的な相補型差動対のゲイン応答のグラフである。 テール電流のトリミングによる相補型差動対の出力を説明する図である。 様々な組み合わせで結合されるセグメント化された差動対の出力ゲイン伝達曲線の例を説明する図である。 差動対セグメントが並列に実現される比較回路の一例の回路図である。 セグメント化された差動対のゲイン調整の一例を説明する図である。 セグメント化された差動対およびゲイン制御回路の一例の回路図である。 １つの特定のセグメントに限定された弱め状態での動作を伴うゲイン調整の一例を説明する図である。 いくつかの実施の形態に従って実現される入力バッファ回路の一例の回路図である。

図面の詳細な説明
相補型差動対増幅器（差動対と略す）は、差動比較動作の実行によく用いられる。典型的な相補型差動対のゲインは、コモンモード電圧の範囲にわたって用いられるとき、５０パーセントまで変化することができる。その結果、ゲインは、使用されるコモンモードに従って調整されなければならない。しかしながら、このゲイン調整は、差動比較器の出力の線形性に影響を与えるため望ましくない。１つ以上の実施の形態は、広いコモンモード入力範囲にわたる動作が可能な略線形な差動比較器のための方法および回路を提供する。

１つの実施の形態においては、相補型差動対は、広いコモンモード電圧入力範囲を得るために並列なセグメントにおいて実現される。図１は、相補型差動対セグメントの一例のブロック図を示す。相補型差動対セグメントは、ＮＭＯＳ差動対１２０と、ＰＭＯＳ差動対１０２とを含む。ＮＭＯＳ差動対１２０およびＰＭＯＳ差動対１０２は、差動入力を受けてテール電流１１０，１１２，１３０，１３２を生成する、ＮＭＯＳトランジスタ１２４，１２６およびＰＭＯＳトランジスタ１０４，１０６をそれぞれ含む。各々の対から出力されるテール電流間の差は、受けた差動入力の電圧差を表す。

差動対回路は、トランジスタ１１０，１１２，１３０，１３２の線形動作範囲内において、トランジスタ１０８，１２８によって、コモンモード入力電圧バイアスに対して入力信号をセンタリングするようにバイアスされる。ＮＭＯＳ差動対１２０は、高いコモンモードバイアスを必要とする。低いコモンモード電圧が用いられると、トランジスタ１２８のゲート電圧は、ほぼ接地電圧となる。その結果、トランジスタ１２８に流れることができるテール電流は、ゼロに近くなる。ＰＭＯＳ差動対は、反対の制約を有し、低いコモンモード電圧を必要とする。高いコモンモード電圧が用いられると、トランジスタ１０８のゲート電圧は、ほぼソース電圧となる。その結果、トランジスタ１０８に流れることができるテール電流は、ゼロに近くなる。

重複するコモンモード動作範囲を有するＮＭＯＳおよびＰＭＯＳ差動対は、広いコモンモード入力範囲を有する相補型差動対を形成するために同時に用いられる。各々の対のテール電流は、入力コモンモード電圧に従って線形に変化する。入力が低いコモンモード電圧であると、ＰＭＯＳ差動対のテール電流は差を生成する。入力が高いコモンモード電圧であると、ＮＭＯＳテール電流は差分動作を生成する。このように、差動テール電流は、コモンモード電圧の全範囲にわたって生成される。テール電流１１０，１１２は、テール電流１３０，１３２のそれぞれと加算されて、全範囲の差を生成する。

コモンモード動作範囲における部分的な重複に起因して、相補型差動対は、コモンモード電圧の重複範囲内において増加したゲインを有する。図２は、コモンモード電圧の範囲にわたる相補型差動対のゲイン応答の一例のグラフを説明する。差動回路が低いコモンモード電圧で動作しているときに、ＰＭＯＳ差動対はテール電流を生成する。コモンモード電圧がしきい値２０２へ増加すると、ＮＭＯＳ差動対はテール電流を生成し始める。双方の差動対がテール電流を生成するとき、ゲインは２倍になる。このより高いゲインは、コモンモード電圧が増加してしきい値２０４へ至るまで維持され、ＰＭＯＳテール電流はテール電流の生成を停止する。

しきい値２０２，２０４間において２対１のゲイン増加が、プロセス、電圧、および温度変化に起因するいくらかのゲイン変化に加わる。重複するゲイン応答によって生じる可能性がある差動出力の歪みまたはノイズを避けるために、各々の差動対のゲインは、安定した全体のゲインを維持するためのモニタリング回路によって自動的に調整され得る。

これは、デジタルフィードバックループによって実現され得る。デジタルシグナルは、シグナルアイ（signal eyes）として知られるものを生成する。シグナルアイは、符号間干渉によって分離された領域であり、ボー間隔（baud interval）におけるすべての信号波形のアンサンブルによって定義される。シグナルアイは、出力のゲインを決定するために用いることができる。ゲイン変化は、信号増幅変化を引き起こし、均等化後のシグナルアイの縦の大きさを変える。均等化後の出力シグナルアイの大きさは、所望の目標シグナルアイと比較される。比較結果は、デジタルフィルタを通過して、ゲイン調整の必要量を決定する。制御信号は、差動対のゲインを調整するために生成される。この種のループは、典型的には自動ゲイン制御（automatic-gain-control：ＡＧＣ）または可変ゲイン増幅（variable-gain-amplifier：ＶＧＡ）ループと呼ばれる。当業者は、この技術分野において知られる他のＡＧＣ法が１つ以上の実施の形態において用いられるために適合され得ることを認識するであろう。

１つの実施の形態においては、ゲインは制御信号によって示されるようにテール電流をトリミングすることによって調整される。テール電流は、図１に示されるトランジスタ１０８，１２８のゲート電圧を調整することによってトリミングされる。トランジスタ１０８，１２８は、Ｎ差動対およびＰ差動対に流れる電流を制限するように調整される。このように、広いコモンモード入力範囲にわたる均一なゲインを得ることができる。トランジスタ１０８，１２８に代えて、テール電流をトリミングするために可変電流源可変抵抗などのようなこの技術において知られる他の回路を用いることができることを、当業者は認識するであろう。

比較回路ゲインのトリミングは、出力の線形性に影響を与え得る。図３は、テール電流のトリミングの前後における相補型差動対の出力を説明する。出力３０２は、最大のテール電流を伴う相補型差動対の伝達曲線を示す。これは、ここで用いられる「全部」状態と称される。出力３０４は、テール電流のトリミングに従う差動対の伝達曲線を示す。これは、「弱め」状態と称される。弱め差動対は、より小さなゲインを有する。テール電流がさらに減少するにつれて、差動対は最終的に完全にオフされる。これは、「オフ」状態と称され、出力伝達曲線３０６によって表される。オフ状態においては、出力はゼロであり、伝達曲線はｘ軸と重なる。

ゲイン減少のためにテール電流を弱めることを用いることの否定的側面（欠点）は、プロセスが差動対の線形な入力範囲を減らすことである。図３に示されるように、弱められた出力伝達曲線３０４は、全出力伝達曲線３０２の線形な入力範囲に比べて狭い線形な範囲３０８を有する。弱められた差動対の非線形性は、弱めプロセスの最大の半分に達することが観察される。弱めの初期（全部状態）においては、差動対は実質的に線形である。ゲインがゼロ（オフ状態）に近づくにつれて、差動対は、たとえ小さくても線形なゲイン出力を生成する。したがって、差動対は、弱め状態の間にのみ線形性を喪失しやすい。

線形性の喪失を最小化するために、１つ以上の実施の形態は、いくつかの並列の相補型差動対セグメントを用いて差動比較を実行する。各々の差動対のゲインを選択的に独立に有効にするおよび／またはトリミングすることによって、様々な差動対セグメントのゲインが所定の時間に弱め状態であるセグメントの数が減少するように制御され、これによって、線形性が増加する。

図４は、様々な組み合わせで結合される差動対セグメントの出力ゲイン伝達曲線のグラフを示す。この例において、４つの理想的な相補型差動対は、様々な組み合わせで動作して、４つの異なる出力を生成する。全部または有効にされた状態における第１の差動対セグメントの動作は、１倍の（１×）ゲイン伝達曲線４０２を生成する。２つの差動対が同時に動作すると、加算された出力は、２倍の（２×）ゲイン出力伝達曲線４０４になる。３つまたは４つの差動対回路の動作は、それぞれ３倍の（３×）ゲインおよび４倍の（４×）ゲイン出力伝達曲線４０６，４０８を生成する。

この例においては、有効にされた各々の差動対は、全部状態で動作する。個々の差動対のゲインの減少が実行されないので、４つの出力伝達曲線４０２，４０４，４０６，４０８の各々は、線形な入力範囲４１０を有する。このように、全体のゲインは、非線形性を招くことなく調整され得る。

セグメントの小さい部分は、弱め状態で動作されることができ、図４に示されるように全部状態のセグメントによって提供されるゲイン値の間のゲイン値を得ることができる。結果として得られる非線形性は、非弱めセグメントの総ゲート領域に比べて弱めセグメントの総ゲート領域に比例する。弱め状態で動作するセグメントが多いほど、非線形性がより導入される。

図５は、差動対セグメントが並列に実現される比較回路の一例を示す。この例においては、回路は、図１に示されるとともに説明された相補型差動対５０２を用いて実現される。各々の差動対５０２の入力は、差動入力５０４，５０６へ並列に結合される。３つのセグメントの出力は、テール電流出力５１０，５１２，５３０，５３２へ並列に結合される。

説明を容易にするために、この例は、３つの相補型差動対セグメントに限定される。任意の数のセグメントを用いてゲイン調整の線形性の所望のレベルを得ることができることを、当業者は認識するであろう。より多くのセグメントが実現されると、総ゲインに対する弱め差動対セグメントの非線形性はより小さくなる。ゲイントリミングの分解能の要件に応じて、差動対を実現するために１０以上のセグメントが用いられてもよい。

１つの実施の形態においては、たった１つの差動対セグメントが弱め状態で所定の時間に動作するようにゲインが調整される。いくらかの非線形性が１つの差動対セグメントによって導入されるが、非線形性は、全部状態またはオフ状態において動作する多数のセグメントによって提供される強い線形性に比べて大きな影響を与えない。

図６は、セグメント化された差動対の一例のゲイン調整動作を示す。この例においては、差動対は、８つの差動対セグメントで実現される。各々の列６０４，６０６，６０８，６１０，６１２は、特定のゲイン設定全体のための差動対セグメント６０２のテール電流状態を表す。

第１列６０４においては、ゲインは最大に設定される。８つのセグメントのすべては、全部テール電流状態に設定される。ゲインが低下すると、セグメントは次の下位の列６０８に示される状態に置かれる。この列においては、ゲインは最大の１つ下のレベルに設定される。最後のセグメントＳ８のテール電流は、部分的に弱め状態のセグメントに置かれるようにトリミングされる。残りの７つのセグメントＳ１〜Ｓ７は、これらのテール電流がトリミングされることなく動作する。回路のゲインを他のレベルに減少させるために、最後のセグメントはさらにトリミングされる（図示せず）。このプロセスは、列６０８に示されるように、ゲインが低下して最後のセグメントのテール電流がゼロに落ちるまで繰り返される。セグメントＳ８がオフ状態に達した後に、ゲインは、列６１０に示されるように、セグメントＳ７をトリミングすることによって低減される。ゲインは、このようにすべてのセグメント６０２がオフ状態に置かれるまで低減される。

図７は、セグメント化された差動対およびゲイン制御回路の一例の回路図を示す。相補型差動対は広いコモンモード範囲を提供することが必要とされるが、説明を容易にするために、この例は、各々の相補型差動対セグメントのＮ差動対部分のみを示す。図１の１０２に示されるように、各々のセグメントのＰ差動対部分は、同様に制御される。

各々の差動対７０２のゲイン調整は、上述のようにテール電流の弱めによって実行される。この例においては、テール電流は、各々の差動対における調整可能な電流制御回路７０４のバイアス電圧を調整することによって弱められる。調整可能な電流制御回路７０４は、ゲイン制御回路７１０によって調整される。この実行例においては、ゲイン制御回路７１０は、ゲイン制御ロジック回路７０８と、いくつかのトリム制御回路７０６とを含む。各々のトリム制御回路７０６は、ゲイン制御ロジック７０８から出力される制御信号に従ってバイアス電圧を調整する。この例においては、ゲイン制御ロジック７０８は、オンされて差動対テールにミラーリングされる１倍の電流ユニットの数を調整する。これは、有効にされた１倍の電流ユニットの数に応じてバイアス電圧をディスクリートな電圧に設定する。トリム制御回路７０６に含まれる選択可能な電流ユニットの数は、弱め状態におけるゲイン調整の精度を決定する。例えば、各々のトリム制御回路７０６がＮ個の選択可能な電流ユニットを含む場合、Ｎ個の選択可能な電流ユニットは全部状態において有効にされる。一方、弱め状態においては、選択可能な電流ユニットは様々な組み合わせで有効にされ、Ｎ−１個の等間隔なディスクリートなバイアス電圧を生成し得る。各々のトリム制御回路７０６に含まれる多数の選択可能な電流ユニットは、ゲインの細かい調整をもたらす。ゲイン制御ロジック７０８からの信号に応答してこの技術において知られる他の回路がディスクリートまたは非ディスクリートなバイアス電圧を生成するために用いられることを、当業者は認識するであろう。

１つの実行例においては、トリム制御回路７０６へ出力される信号は、温度計コーディングのために構成されたアナログ／デジタルコンバータによって生成され得る。温度計コーディングのスキームにおいては、ビット列は、多くの隣接する１の数を含む。列における１の数は、コードの値を表す。例えば、４ビット温度計コーディングにおいてとり得る値は、「０００１」、「００１１」、「０１１１」、および「１１１１」を含む。図７に示される回路を実現するためには、２４ビット（８×３）温度計コーディングが３ビットの値で８つのトリム制御回路７０６を制御するために用いられる。

図６を参照して、最後のセグメントＳ８は、初めの３つの最上位ビット２３〜２１によって制御される。次のセグメントＳ７は、次の３つの最上位ビット２０〜１８によって制御されるなどである。ゲインが最大に設定されると、第１列６０４に示されるように、温度計コーディングのすべての２４ビットがハイである。ゲインが１つ下のレベル６０６へ低下すると、ビット２３が１に設定され、ビット２２〜０が０に設定される。ゲインが最大よりも２つ下のレベルに設定されると、ビット２３〜２２は１に設定され、ビット２１〜０は０に設定されるなどである。ハイに設定される温度計コーディングのビットが互いに隣接しているため、１つのセグメントのみが弱め状態で所定の時間に動作する。

もう１つの実行例においては、弱め状態における動作は、１つの特定の差動対セグメントに限定され得る。他のセグメントの動作は、全部状態またはオフ状態に制限される。図８は、１つの特定のセグメントに限定された弱め状態での動作で実現される図６に示されるゲイン調整を説明する。

図８に示されるように、各々の列６０４，６０６，６０８，６１０，６１２は、特定の全体のゲイン設定のための差動対セグメント６０２のテール電流状態を示す。第１列６０４においては、ゲインは最大に設定される。８つのセグメントのすべては全部テール電流状態に設定される。ゲインが低下すると、セグメントは次に低い列６０６に示される状態に置かれる。この列において、ゲインは最大よりも１つ下のレベルに設定される。最後のセグメントＳ８のテール電流は、トリミングされてセグメントを部分的に弱め状態に置かれる。残りの７つのセグメントＳ１〜Ｓ７は、これらのテール電流がトリミングされることなく動作する。回路のゲインをもう１つのレベルに減少させるために、最後のセグメントはさらにトリミングされる（図示せず）。このプロセスは、ゲインが低下して最後のセグメントのテール電流が最も低い弱め状態に低下するまで繰り返される。ゲインがさらに低下すると、セグメントＳ７は、全部状態からオフ状態へ切替えられ、セグメントＳ８は、列６０８に示されるように全部状態に設定される。再びＳ８が最も低い弱め状態になるまでゲインが下方に調整されるにつれて、セグメントＳ８が弱められる（図示せず）。ゲインがさらに低下すると、セグメントＳ６は、全部状態からオフ状態へ切替えられ、セグメントＳ８は、列６１２に示されるように全部状態に設定される。このようにすべてのセグメント６０２がオフ状態に置かれるまでゲインを低下させることができる。

弱め状態における動作を１つの特定のセグメントに制限することは、図７に示されるようにトリム制御回路７０４を各々のセグメントに実現するために必要なハードウェアを減らすという利点があるが、ゲイン制御ロジック７０８の複雑さを増す。当業者は、ゲイン調整の非線形性を低下させる異なる順序の数に従ってセグメントのテール電流をトリミングすることによってゲインが調整され得ることを認識するであろう。

図９は、いくつかの実施の形態に従って実現される入力バッファ回路の一例のブロック図を示す。この例においては、差動信号は、一次静電放電（electrostatic discharge：ＥＳＤ）回路９０４によって受信されて処理される。ＥＳＤ回路９０４は、伝送媒体に突然の望ましくない電流が生じた場合に入力バッファが損傷することを防ぐ。終端抵抗９０６は、一次ＥＳＤ回路９０４の後に含まれる。終端抵抗９０６は、入力バッファのインピーダンスを伝送媒体のインピーダンスに一致させて信号反射を最小化する。二次アクティブＥＳＤ回路９０８は、終端抵抗の後に結合されて静電パルスから回路をさらに保護する。

差動比較回路９１２を用いて実現されるイコライザーフロントエンドは、二次アクティブＥＳＤ９０８からの信号を受けて処理する。差動比較回路９１２は、受信した入力コモンモード電圧とは独立の差動入力の差分を生成する。上述のように、差動比較器９１２は、並列に結合された複数の相補型差動対セグメント９１０を含む。相補型差動対の使用は、接地および電源間の任意のコモンモード電圧をイコライザーが処理することを可能とする。各々のセグメント９１０のテール電流は、トリミングされて線形な応答および全体のモード範囲にわたって均一なゲインを提供する。結果として得られたテール電流は、差分結果を提供するために積算回路９１４によって積算される。

１つ以上の実施の形態は、差動対増幅回路を利用する様々なアプリケーションに適用可能であると考えられる。他の局面および実施の形態は、ここに開示された発明の明細書および実践の考慮から当業者に明らかである。明細書および説明された実施の形態は、単なる例として考慮されることが意図され、発明の本当の範囲および精神は、後続の特許請求の範囲によって示される。

Claims (15)

1. 並列に結合され、少なくとも第１の差動増幅器および第２の差動増幅器を含む複数の差動増幅器を備え、
   差動増幅器の各々は、前記差動増幅器に流れるテール電流を制限するように結合される調整可能な電流制御回路を含む、回路配置。
2. 前記調整可能な電流制御回路へ結合されるゲイン制御回路をさらに備え、
   前記ゲイン制御回路は、トリム制御信号に応答して前記調整可能な電流制御回路に流れる電流を調整するように構成される、請求項１に記載の回路配置。
3. 前記ゲイン制御回路は、前記テール電流が増加していることを示す前記トリム制御信号に応答して、１つ以上の前記調整可能な電流制御回路を調整してそれぞれの前記差動増幅器に流れる前記テール電流を増加させるようにさらに構成され、
   前記ゲイン制御回路は、前記テール電流が低減していることを示す前記トリム制御信号に応答して、１つ以上の前記調整可能な電流制御回路を調整してそれぞれの前記差動増幅器に流れる前記テール電流を低減させるようにさらに構成される、請求項２に記載の回路配置。
4. 前記調整可能な電流制御回路は、全オン、全オフ、および一部オンからなるディスクリートな状態の組のうちの１つの状態において動作するように構成され、
   前記調整可能な電流制御回路は、前記複数のそれぞれの電流制御回路のうちの１つのみが前記一部オン状態で所定の時間に動作するように調整される、請求項２または３に記載の回路配置。
5. 前記調整可能な電流制御回路は、前記一部オン状態において動作している間に複数のディスクリートな電流レベルへ調整可能である、請求項４に記載の回路配置。
6. 前記複数の差動増幅器の差動増幅器の各々は、２つの相補型差動トランジスタ対を含む、請求項１〜５のいずれか１項に記載の回路配置。
7. 前記複数の差動増幅器の前記差動トランジスタ対の各々の第１および第２の電流出力へ結合される電流積算回路をさらに備える、請求項１〜６のいずれか１項に記載の回路配置。
8. 前記調整可能な電流制御回路は、調整可能な電流源である、請求項１〜７のいずれか１項に記載の回路配置。
9. 前記調整可能な電流制御回路は、ＭＯＳＦＥＴトランジスタである、請求項１〜７のいずれか１項に記載の回路配置。
10. 前記ＭＯＳＦＥＴトランジスタのゲート寸法は、実質的に同一である、請求項９に記載の回路配置。
11. 差動増幅器の各々における相補型差動トランジスタ対のゲート寸法は、実質的に同一である、請求項６に記載の回路配置。
12. 並列に結合された複数の差動増幅器によってコモンモード入力を受信するステップと、
    前記コモンモード入力に基づいて線形に変化する前記複数の差動増幅器に流れる複数のテール電流を生成するステップと、
    トリム制御信号に応答して、前記複数のテール電流を制限するステップとを含む方法。
13. 前記複数のテール電流を制限するステップは、前記複数の差動増幅器の特定の１つに流れる電流を制限するトランジスタのバイアスゲート電圧を調整するステップを含む、請求項１２に記載の方法。
14. 前記バイアスゲート電圧を調整するステップは、特定の数の１倍の電流ユニットを有効にするステップを含み、
    ゲイン制御ロジックからの前記トリム制御信号は、有効にされた前記特定の数の１倍の制御ユニットを規定する、請求項１３に記載の方法。
15. 前記複数のテール電流を制限するステップは、前記複数のテール電流のうちの１つのみが一部オン状態で所定の時間に動作するように、テール電流の各々が全オン、全オフ、および一部オンを含むディスクリートな状態の組のうちの１つの状態になるように調整するステップを含む、請求項１２〜１４のいずれか１項に記載の方法。