CN204906388U - 中继器电路 - Google Patents

中继器电路 Download PDF

Info

Publication number
CN204906388U
CN204906388U CN201520402012.7U CN201520402012U CN204906388U CN 204906388 U CN204906388 U CN 204906388U CN 201520402012 U CN201520402012 U CN 201520402012U CN 204906388 U CN204906388 U CN 204906388U
Authority
CN
China
Prior art keywords
circuit
data
repeater
version
agreement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201520402012.7U
Other languages
English (en)
Inventor
楊浚明
章奕民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pericom Semiconductor Corp
Original Assignee
Pericom Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pericom Semiconductor Corp filed Critical Pericom Semiconductor Corp
Application granted granted Critical
Publication of CN204906388U publication Critical patent/CN204906388U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0032—Serial ATA [SATA]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Information Transfer Systems (AREA)

Abstract

本实用新型涉及中继器电路，其包括根据特征在于第一数据速率的第一版本的串行数据协议来运行的第一电路；根据特征在于比第一数据速率更高的第二数据速率的第二版本的串行数据协议来运行的第二电路；依据在发送设备和接收设备之间的单边带通信来确定源自发送设备的输入数据应当根据第一版本的串行数据协议或者第二版本的串行数据协议来发送至接收设备的检测电路；以及响应于检测电路来选择第一电路或者第二电路以用于将输入数据从发送设备传输至接收设备的选择电路。描述了根据不同版本的串行数据协议传输数据的混合中继器。用于传输输入串行数据的合适的电路通过监控在所述发送器和所述接收器之间的单边带通信(例如链接训练握手)来加以确定。

Description

中继器电路
技术领域
本实用新型涉及用于支持回溯兼容性的混合中继器。
背景技术
传输协议用于在连接的设备之间传输串行数据，其不断地每几年便开发新的和改进的版本从而处于变更的过程之中。此类的协议的示例包括DisplayPort标准、高清晰度多媒体接口(HDMI)标准、串行ATA标准、高速外围组件互连(PCI-E)标准以及通用串行总线(USB)标准。通常来说，此类的和其他的协议的持续的演进是值得期待的，而重要的是要提供对传统设备在其使用寿命的剩余时间内的支持。
实用新型内容
通常来说，此类的和其他的协议的持续的演进是值得期待的，而重要的是要提供对传统设备在其使用寿命的剩余时间内的支持。
中继器电路包括被配置根据第一版本的串行数据协议来运行的第一电路。所述第一版本的串行数据协议的特征在于第一数据速率。所述中继器还包括被配置根据第二版本的串行数据协议来运行的第二电路。所述第二版本的串行数据协议的特征在于比所述第一数据速率高的第二数据速率。检测电路被配置用于依据在发送设备和接收设备之间的单边带通信来确定源自所述发送设备的输入数据是否应当根据所述第一版本的所述串行数据协议或者所述第二版本的所述第二串行数据协议来传输至所述接收设备。选择电路被配置为响应于所述检测电路来选择所述第一电路或者所述第二电路以用于将所述输入数据从所述发送设备传输至所述接收设备。
根据多种实现形式，所述串行数据协议相应于DisplayPort标准、高清晰度多媒体接口(HDMI)标准、串行ATA标准、高速外围组件互联(PCI-E)标准或者通用串行总线(USB)标准中的一种。
根据多种实现形式，所述串行数据协议相应于所述通用串行总线(USB)标准，并且其中，所述第一版本的串行数据协议为USB版本3.0并且所述第二版本的串行数据协议为USB版本3.1。
根据多种实现形式，所述第一电路的特征在于在数据传输期间比所述第二电路更低的功率消耗。
根据多种实现形式，所述第二电路包括数据和时钟恢复电路，其被配置为将所述输入数据的数据脉冲与数据选通相匹配。
根据多种实现形式，还包括被配置用于控制响应于所述数据脉冲的命令内容的一个或者多个方面的中继器操作的状态机。
根据多种实现形式，所述一个或者多个方面的中继器操作包括进入或者退出一种或者多种功率节约状态。
根据多种实现形式，还包括被配置用于响应于与所述输入数据相对应的物理信号的时域特性地控制一个或者多个方面的中继器操作的状态机。
根据多种实现形式，所述检测电路与所述第一电路相集成。
根据多种实现形式，所述输入数据为差分数据或者单端数据。
本实用新型还提供了一种中继器电路，包括：
再驱动电路，其被配置为根据第一版本的通用串行总线(USB)协议来加以运行；
再定时电路，其被配置为根据第二版本的USB协议来加以运行；
检测电路，其被配置用于依据在发送设备和接收设备之间的链接训练序列来确定源自所述发送设备是否应当根据所述第一版本的USB协议或者第二版本的USB协议被发送至所述接收设备；以及
选择电路，其被配置为响应于所述检测电路来选择所述再驱动电路或者所述再定时电路以用于将所述输入数据从所述发送设备发送至所述接收设备。
根据多种实现形式，所述再驱动电路的特征在于在数据传输期间比所述再定时电路更低的功率消耗。
根据一个特定的实现形式，第二电路包括数据和时钟回复电路，其被配置用于将所述输入数据的数据脉冲与数据选通来相匹配。根据更特定的实现形式，该中继器包括被配置为控制响应于所述数据脉冲的命令内容的中继器操作的一个或者多个方面的状态机。
根据多种实现形式，所述再定时电路包括数据和时钟恢复电路，其被配置为将所述输入数据的数据脉冲与数据选通相匹配。
根据多种实现形式，还包括被配置用于控制响应于所述数据脉冲的命令内容的一个或者多个方面的中继器操作的状态机。
根据多种实现形式，所述一个或者多个方面的中继器操作包括进入和退出一个或者多个功率节约状态。
根据多种实现形式，还包括被配置用于响应于与所述输入数据相对应的物理信号的时域特性地控制一个或者多个方面的中继器操作的状态机。
根据多种实现形式，所述检测电路与所述再驱动电路相集成。
根据多种实现形式，所述输入数据为差分数据或者单端数据。
根据多种实现形式，所述第一版本的USB协议为版本3.0并且所述第二版本的USB协议为版本3.1。
此外，本实用新型涉及一种用于借助于中继器电路来传输数据的方法，所述中继器电路包括被配置为根据第一版本的串行数据协议来运行的第一电路、所述第一版本的串行数据协议的特征在于第一数据速率，所述中继器电路还包括被配置为根据第二版本的串行数据协议来运行的第二电路，所述第二版本的串行数据协议的特征在于比所述第一数据熟虑更高的第二数据速率，所述方法包括：
依据在发送设备和接收设备之间的单边带通信来确定源自所述发送设备的输入数据是否应当根据所述第一版本的串行数据协议或者所述第二版本的串行数据协议发送至所述接收设备；以及
响应于所述确定来选择所述第一电路或者所述第二电路以用于将所述输入数据从所述发送设备传输至所述接收设备。
一些属性的更进一步的理解以及多种实现形式的优点将依据本说明书和附图的余下的部分来实施。
本公开描述了用于根据串行数据协议来传输数据的中继器。由本公开所使能的中继器包括根据不同版本的相同协议来传输串行数据的电路。待用于传输输入数据的合适的电路被通过监控在所述发送和接收设备之间的单边带通信(例如链接训练序列)来加以确定。这将促进与传统设备的回溯兼容性，因为更新的设备能够迁移至更新版本的协议。
附图说明
图1示出了一种串行数据传输系统的经简化了的方框图。
图2示出了一种根据特定的实现形式所设计的中继器的经简化了的方框图。
图3示出了一种根据更特定的实现形式所设计的中继器的经简化了的方框图。
具体实施方式
如今将依据地详细描述特定的实现形式。在所附的附图之中示出这些实现形式的示例。提供这些示例以用于示出之目的并且并不旨在限制本公开的范围。与之相反地，所描述的实现形式的替代方案、修改方案和等同方案均包括在由所附的权利要求所限定的本公开的范围之中。此外，能够提供特定的细节用于促进对于所描述的实现形式的更彻底的理解。能够在缺少一些或者所有这些细节的情况下加以实践本公开之中的一些实现形式。再者，为了清楚起见将不会详细地描述一些已经公开的特征。
本公开描述了用于根据串行数据协议来传输数据的中继器。由本公开所使能的中继器包括根据不同版本的相同协议来传输串行数据的电路。待用于传输输入数据的合适的电路被通过监控在所述发送和接收设备之间的单边带通信(例如链接训练序列)来加以确定。这将促进与传统设备的回溯兼容性，因为更新的设备能够迁移至更新版本的协议。将示出一些示例。
图1为示出了串行总线通信系统100的一种实现形式的一个示例的方框图。串行总线通信系统100包括发送器或者上行流设备102、接收器或者下行流设备104以及串行总线106。串行总线106包括一种或者多种串联耦接的中间信号调节设备(单独的和协作的“中继器108”)。值得欣赏的是在串行总线106之中根据串行总线的轨迹或者线缆长度来使用单独的中继器108。为了澄清之目的而非限制之目的，假设使用轨迹。因此，中继器108能够被用作用于串行总线106的串行链接驱动器接口，或者多个中继器108能够被用于提供用于串行总线106的串行链接驱动器接口。附加地，值得期待的是串行总线106包括诸如导电材料或其它用于传播的电信号的装置的传输介质所形成的轨迹。以下也是值得期待的，即在其中使用了多个中继器108的实现形式之中，在此描述了一个或者多个中继器能够为混合中继器。
发送器102能够在诸如包括但不限于输入/输出(“I/O”)集线器、根联合体、服务器和笔记本扩展坞等的多种集成电路或设备中的任意一种的更大的方块之中加以实现。再者，值得期待的是接收器104能够嵌入诸如包括但不限于硬盘驱动器、显卡和子卡等的多种外围设备之中的任意一种的更大的方块之中加以实现。
发送器102能够包括差分输出驱动器(未示出)以用于提供差分信号至中继器108。该中继器108处理源自发送器102的输出传输以便提供这样经处理的输出传输至另一个中继器或者直接至接收器104。该接收器104包括差分输入驱动器(未示出)。
存在多种差分数字信令协议其能够与串行总线通信系统100一起使用，诸如差分短截线串联端接逻辑(“SSTL”)、差分高速收发器逻辑(“HSTL”)、低电压差分信令(“LVDS”)、差分低电压正发射极耦合逻辑(“LVPECL”)和低摆幅差分信号(“RSDS”)等其他差分数字信令协议。此外，考虑了一些实现形式即使用诸如低电压晶体管-晶体管逻辑(“LVTTL”)诸如用于PCI和低电压互补金属氧化物半导体(“LVCMOS”)等其他单端串行接口协议的单端串行接口协议。传统的PCI使用LVTTL输入缓存和推拉输出缓存。通过串行总线106的通信能够使用差分或者单端信令协议。然而，为了澄清而非限制之目的，应当假设使用差分信令。
图2示出了被设计用于与不同版本的相同的串行协议(例如DisplayPort、HDMI、串行ATA、PCI-E或者USB)相兼容的中继器200的方框图。中继器200并行地包括再驱动电路202和再定时电路204。再驱动电路202被设置用于以根据比再定时电路204更早期版本的串行数据协议来传输数据。再定时电路204被配置用于以根据更新版本的串行数据协议的更高的数据速率来传输数据并且因此能够包括复杂的数据和时钟恢复功能，这些功能的特征在于比再驱动电路202更高的功率消耗。
检测/选择逻辑210检测将会使用哪个版本的串行协议以用于在设备206和208之间传输数据并且相应地选择再驱动电路202或者再定时电路204。该选择能够引入所选择的信号路径的使能操作和/或未选择的信号路径的去使能操作。根据特殊的实现形式，该混合解决方案识别源自该发送器和接收器在链接训练期间的握手的数据速率并且选择相应的信号路径。然而，应当注意其他信息也能够被用于作出上述选择。例如，也能够检测输入数据本身的数据速率。更为一般性地，任何能够被用于识别数据速率和/或借助于其上行流和下行流设备能够通信的协议版本的信息均能够被用于该目的。还应当注意图2仅仅示出了从设备206至设备208的下行流传输路径。然而，应当理解上行流传输路径也能够包括基本上相同的电路以用于串行数据从设备208至设备206的传输。还应当注意到输入数据能够为差分或者单端数据。
图3示出了设计用于版本3.0和3.1的通用串行总线(USB)标准的兼容性的中继器300的经简化的方框图。版本3.0在此描述为通用串行总线3.0标准2011年6月6日修订版1.0(UniversalSerialUSB3.0Specification，Revision1.0，June6，2011(USB3.0或者gen1))；而版本3.1在此描述为通用串行总线3.1标准2013年7月26日修订版1.0(UniversalSerialUSB3.1Specification，Revision1.0，July26，2013(USB3.1或者gen2))；在此，两者均予以援引加入用于所有目的完整性。应当再次注意在此依据图3中的示例所描述的原理通常来说适用于高速串行接口包括例如根据DisplayPort标准、HDMI标准、串行ATA标准和PCI-E标准所实施的中继器。因此本公开的范围应当并不限于所依据的在此所描述的示例。
由于市场已经由USB3.0迁移到了USB3.1之上，遵从USB3.1标准的设备将会需要包括再定时电路作为时钟和数据恢复功能的一部分的中继器。因此，USB3.0使用模拟解决方案在其中符号间的干扰(ISI)抖动借助于在其后信号水平得以增强以用于传输下行流的模拟过滤来加以校正。因此在数据脉冲之间如果存在需要在输入数据的时隙方面需要做的事情的话存在足够的余地。
相比较而言，USB3.1使用时域技术来将数据与时钟进行再同步并且消除ISI抖动(以及其他形式的与之相关的抖动)。该同步将时钟(亦称作数据选通：datastrobe)与每个数据“眼”即在串行数据之中由每个符号的差分数据所限定的包膜进行相匹配。该相匹配是需要的，因为加倍相对于USB3.0的速度的事实意味着用于USB3.1的符号间的余地有效地对半减少了。此外，USB的特征在于对于给定的线缆长度的更高的数据速率时的更多的ISI抖动。
中继器300并行地包括再驱动电路302和再定时电路304，以便达到与USB3.0以及USB3.1的兼容性。当在上行流设备306(例如USB主)和下行流设备308(例如USB从)之间的链接被确定为USB3.0链接时，再驱动电路302被选择用于传输串行数据。当该链接被确定为USB3.1链接时，该再定时电路304被选择了用于传输串行数据。根据特定的实现形式，该混合解决方案根据在发送器和接收器在链接训练期间的握手来识别数据速率并且选择相应的信号路径。如前依据在图2之中所描述的实现形式所描述的那样，任何能够被用于识别数据速率和/或借助于其上行流和下行流设备得以通信的协议版本的信息均能够被用于此目的。应当注意图3仅仅示出了从设备306至设备308的下行流传输路径。然而，应当理解上行流传输路径309也能够包括基本上相同的电路以用于串行数据从设备308至设备306的传输。还应当注意：在图3的示例的讨论之中输入数据能够被假定为差分数据，但是也考虑了单端的实现形式。
值得期待的是在图3之中所示出的中继器支持与传统的USB3.0设备的回溯兼容。再者，一些实现形式的特征在于一个或者多个优选实施例。例如，一个解决方案便是提供回溯兼容性其涉及使用相同的再定时电路来建立USB3.0和USB3.1链接。然而，这样的解决方案的特征也由一些缺点。例如，被设计以USB3.1来运行的电路通常比传统的被设计来运行USB3.0的中继器消耗更多的功率，这是由于需要实施更加复杂的数据和时钟恢复功能所引起的。因此，使用相同的电路来传输USB3.0数据将会引起以高的功率消耗来实施信号处理，这对于低的数据速率来说并不是必须的。
此外，用于USB3.1链接的链接训练需要时间来锁定数据的时钟并且达到特定的10-12位的错误率。该链接训练典型地需要毫秒级或者更多的时间来完成。相比较而言，用于USB3.0链接的该链接训练序列为非常低延时的操作，即在数量级上比USB3.1更快的训练序列。因为这点不同，使用相同的用于引起串行数据的电路的解决方案能够具有建立至传统的设备的链接的问题。也就是说，如果中继器等待传输数据下行流直至其完成USB3.1的训练序列，那么至传统的接收器下行流的连接可能失败，这是由于该接收器在中继器完成训练序列之前过期了。
处理此问题的一种方式便是在其训练序列完成之前使得该中继器能够开始向传统的接收器传输数据。然而，这些数据至少在初始时具有比特定的错误率更高数量级地更多的错误率，例如10-4相较于10-12位的错误率。与之相较而言，由图3的中继器300所示例性地示出的混合解决方案能够在降低功率消耗和避免至传统的接收器的失败的连接的同时解决传统的兼容性问题。
这样的解决方案也能够更为便宜而且易于实现。也就是说，用于不同代的串行数据的并行的信号路径允许使用相对简单的电路来传输传统的数据，例如已经由市场接受并且证明了的解决方案。并行的信号路径还允许每个信号路径针对特定的数据速率的优化而不是尝试解决不同的工程问题来制造相同的电路来满足所有不同代的相同标准的需求；这种方案通常引起针对每个数据速率的最优的性能。
依据图3，中继器300包括低频率周期信号(LFPS)检测器310，其检测协议版本和/或数据速率，设备306和设备308能够以该数据速率进行通信。在USB领域，LFPS是一种在发送器和接收器之间进行数据速率协商的单边带握手。在用于USB3.0的LFPS和用于USB3.1的LFPS之间存在不同点，即LFPS检测器310检测并且随后用来选择再驱动电路302或者再定时电路304来传输串行数据(例如通过至放大器314和CDR322的控制线)。根据特定类的实现形式，LFPS检测器被配置用于依据由这样的设备在LFPS握手期间所作出的超速度加能力宣誓(SuperSpeedPluscapabilitydeclaration：SCD)来确定检测设备306和设备308之一或者二者是否均为USB3.1设备。在USB3.1标准之中所描述的SCD位图在此参考引入。当检测到该图案时，至少一个设备是USB3.1设备。如果设备306和308均按照USB3.1来加以实现，那么选择再定时电路304；如果其中之一或者二者均被根据USB3.0来实现，那么选择再驱动电路302(而任何USB3.1设备自动地切换为3.0的数据速率)。根据一些实现形式，LFPS接触器310还被配置为去激活未被选择的电路(例如通过至限制器314和CDR322的控制线)。
根据一些实现形式(例如如在图3中所示的那样)，LFPS检测器能够如图所示那样与再驱动电路集成。这能够是有利的在于其能够允许重用之前的再驱动电路设计，这将包括这样的检测器。如前所述，之前的设计的重用基于以下事实是有利的，即从实施的出发点来看其是简单的而且是便宜的，这已经由市场来证明了，并且低功率消耗，而解决了传统的兼容性问题。替代地，LFPS检测器能够在一个信号路径之中加以实施，该信号路径与再驱动电路以及再定时电路分离。
均衡器312由再驱动电路302和再定时电路304来使用并且提供对于输入数据的模拟过滤以便校正至少一些ISI抖动。根据这样一个实现形式，均衡器312具有可编程过滤器设置，其与USB3.0和USB3.1数据不同。根据一些实现形式，该些过滤器设置能够初始化地针对USB3.0数据来加以设置。这是可接受的，再定时电路304包括额外的时隙块(接下来将讨论)，这将进一步改善信号的质量，即再定时电路304能够补偿抖动即便该均衡器312未被初始化配置用于更好的数据速率。替代地，还考虑了在其中提供用于再驱动电路302和再定时电路304的单独的模拟过滤的实现形式。
因为由均衡器312实施的过滤将使得输入数据变弱，所以在再驱动电路302之中提供了放大器314以便放大数据信号以便达到高的信噪比(SNR)。输出缓存316然后驱动在中继器300的输出之上的数据(例如差分信号TXP和TXN)。
时钟和数据恢复(CDR)电路322运行以将时钟/数据选通与每个数据眼相匹配以便达到高的SNR。输出缓存324调节数据信号水平并且在中继器300的输出之上驱动数据。
根据特定类的实现形式，中继器300实施状态机326，其使用物理数据信号(例如源自信号检测器328和接收器检测器电路330)的时域特性来确定例如进入功率节约模式例如基于是否存在至接收器的连接时在被传输的数据之间的空闲时间何时出现。在所示出的实现形式之中，状态机326能够根据在此参考引入的USB3.1标准来加以实现。然而，还考虑了在其中具有更加复杂的解决方案的实现形式。
这样的实现形式具有以下事实的优点，即在再定时电路之中的数据能够得以覆盖并且与时钟相匹配。即该数据的内容例如在发送器和接收器之间发送的特定的命令能够得以检测并且被用于多种目的之中的一种。例如，这样的信息能够对于进入功率节约状态是有用的。替代于做出关于何时进入低功率状态的“猜测”(例如基于空闲时间)，中继器能够基于在发送器和接收器之间的实际的命令发送进入低功率状态，以指示低功率状态已经由一个或者两个设备所进入。更为一般性地，当发送USB3.1数据时，中继器(基于状态机的配置)能够被配置用于以响应于数据的内容而非仅仅是物理数据信号的时隙的方式加以运行。这在图3中在CDR322和状态机326之间的虚线来加以表示。在另一个示例之中，数据的内容能够被用于相应地确定在两个设备之间的链接训练的状态和适配中继器的运行的目的。其他示例的多样性对于本领域的技术人员来说也是值得期待的。
在此所描述的多种实现形式能够通过使用多种标准或者专用的CMOS工艺来加以实现。此外，应当注意还考虑了使用更广泛的半导体材料和包括例如GaAs、SiGe等在内的制造工艺的实现形式。在此所描述的中继器能够(未加限制地)以软件(在非易失性计算机可读介质之中的对象代码或者机器代码)、以不同的编译阶段作为一种或者多种网表(例如SPICE网表)、以模拟语言、以硬件描述语言(例如Verilog、VHDL)、通过一整套半导体工艺掩膜以及作为部分地或者完全地加以实现的半导体装备(例如ASIC)来加以表示。一些实现形式能够为单独集成的电路，而其他能够嵌入为芯片上的更大的系统的一部分。
本领域的技术人员应当理解在不偏离本公开的范围的情况下能够作出以上所描述的实现形式的形式和细节的改动。此外，尽管依据一些实现形式描述了多种优点，但是本公开的范围不应该被限制在这些优选的实施例之中。与之相反地，本公开的范围应当依据所附的权利要求来加以限定。

Claims (20)

1.一种中继器电路，其特征在于，包括：
第一电路，其被配置为根据第一版本的串行数据协议来运行，所述第一版本的串行数据协议的特征在于第一数据速率；
第二电路，其被配置为根据第二版本的串行数据协议来运行，所述第二版本的串行数据协议的特征在于比第一数据速率更高的第二数据速率；
检测电路，其被配置为依据在发送设备和接收设备之间的单边带通信来确定源自所述发送设备的输入数据应当根据所述第一版本的串行数据协议或者所述第二版本的串行数据协议来发送至所述接收设备；以及
选择电路，其被配置为响应于所述检测电路来选择所述第一电路或者所述第二电路以用于将所述输入数据从所述发送设备传输至所述接收设备。
2.根据权利要求1所述的中继器电路，其特征在于，所述串行数据协议相应于DisplayPort标准、高清晰度多媒体接口标准、串行ATA标准、高速外围组件互连标准或通用串行总线标准中的一种。
3.根据权利要求2所述的中继器电路，其特征在于，所述串行数据协议相应于所述通用串行总线标准，并且其中，所述第一版本的串行数据协议为通用串行总线版本3.0并且所述第二版本的串行数据协议为通用串行总线版本3.1。
4.根据权利要求1所述的中继器电路，其特征在于，所述第一电路的特征在于在数据传输期间比所述第二电路更低的功率消耗。
5.根据权利要求1所述的中继器电路，其特征在于，所述第二电路包括数据和时钟恢复电路，其被配置为将所述输入数据的数据脉冲与数据选通相匹配。
6.根据权利要求5所述的中继器电路，其特征在于，还包括被配置用于控制响应于所述数据脉冲的命令内容的一个或者多个方面的所述中继器的操作的状态机。
7.根据权利要求6所述的中继器电路，其特征在于，所述一个或者多个方面的所述中继器的操作包括进入或者退出一种或者多种功率节约状态。
8.根据权利要求1所述的中继器电路，其特征在于，还包括被配置用于响应于与所述输入数据相对应的物理信号的时域特性地控制一个或者多个方面的中继器的操作的状态机。
9.根据权利要求1所述的中继器电路，其特征在于，所述检测电路与所述第一电路集成。
10.根据权利要求1所述的中继器电路，其特征在于，所述输入数据为差分数据或者单端数据。
11.一种中继器电路，其特征在于，包括：
再驱动电路，其被配置为根据第一版本的通用串行总线协议来运行；
再定时电路，其被配置为根据第二版本的通用串行总线协议来运行；
检测电路，其被配置用于依据在发送设备和接收设备之间的链接训练序列来确定源自所述发送设备的输入数据是否应当根据所述第一版本的通用串行总线协议或者第二版本的通用串行总线协议被发送至所述接收设备；以及
选择电路，其被配置为响应于所述检测电路来选择所述再驱动电路或者所述再定时电路以用于将所述输入数据从所述发送设备传输至所述接收设备。
12.根据权利要求11所述的中继器电路，其特征在于，所述再驱动电路的特征在于在数据传输期间比所述再定时电路更低的功率消耗。
13.根据权利要求11所述的中继器电路，其特征在于，所述再定时电路包括数据和时钟恢复电路，其被配置为将所述输入数据的数据脉冲与数据选通相匹配。
14.根据权利要求13所述的中继器电路，其特征在于，还包括被配置用于控制响应于所述数据脉冲的命令内容的一个或者多个方面的中继器操作的状态机。
15.根据权利要求14所述的中继器电路，其特征在于，所述一个或者多个方面的中继器的操作包括进入和退出一个或者多个功率节约状态。
16.根据权利要求11所述的中继器电路，其特征在于，还包括被配置用于响应于与所述输入数据相对应的物理信号的时域特性地控制一个或者多个方面的中继器的操作的状态机。
17.根据权利要求1所述的中继器电路，其特征在于，所述检测电路与所述再驱动电路集成。
18.根据权利要求1所述的中继器电路，其特征在于，所述输入数据为差分数据或者单端数据。
19.根据权利要求1所述的中继器电路，其特征在于，所述第一版本的通用串行总线协议为版本3.0并且所述第二版本的通用串行总线协议为版本3.1。
20.一种用于借助于中继器电路来传输数据的方法，所述中继器电路包括被配置为根据第一版本的串行数据协议来运行的第一电路、所述第一版本的串行数据协议的特征在于第一数据速率，所述中继器电路还包括被配置为根据第二版本的串行数据协议来运行的第二电路，所述第二版本的串行数据协议的特征在于比所述第一数据熟虑更高的第二数据速率，其特征在于，所述方法包括：
依据在发送设备和接收设备之间的单边带通信来确定源自所述发送设备的输入数据是否应当根据所述第一版本的串行数据协议或者所述第二版本的串行数据协议发送至所述接收设备；以及
响应于所述确定来选择所述第一电路或者所述第二电路以用于将所述输入数据从所述发送设备传输至所述接收设备。
CN201520402012.7U 2014-06-12 2015-06-11 中继器电路 Active CN204906388U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/302,722 2014-06-12
US14/302,722 US9552322B2 (en) 2014-06-12 2014-06-12 Hybrid repeater for supporting backward compatibility

Publications (1)

Publication Number Publication Date
CN204906388U true CN204906388U (zh) 2015-12-23

Family

ID=54836283

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201520402012.7U Active CN204906388U (zh) 2014-06-12 2015-06-11 中继器电路

Country Status (2)

Country Link
US (1) US9552322B2 (zh)
CN (1) CN204906388U (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105528321A (zh) * 2016-01-23 2016-04-27 深圳市轩瑞光电技术有限公司 一种光电混合的usb3.1的光互联装置及转化方法
US9552322B2 (en) 2014-06-12 2017-01-24 Pericom Semiconductor Corporation Hybrid repeater for supporting backward compatibility
TWI740114B (zh) * 2018-03-14 2021-09-21 美商達爾科技股份有限公司 具有自低電力待機至低頻信號傳輸之快速變換之轉發器
TWI749439B (zh) * 2019-12-31 2021-12-11 宏正自動科技股份有限公司 訊號補償方法及其訊號中繼裝置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9959222B2 (en) * 2014-09-26 2018-05-01 Intel Corporation In-band configuration mode
JP6514333B2 (ja) * 2015-01-08 2019-05-15 メガチップス テクノロジー アメリカ コーポレーション 送信装置、ｄｐソース機器、受信装置及びｄｐシンク機器
US9858237B2 (en) * 2015-05-11 2018-01-02 Dell Products L.P. Information handling system differential signalling variable bandwidth interface selectively configuring single ended and differential signals
US9858234B2 (en) * 2015-07-17 2018-01-02 Parade Technologies, Ltd. System transparent retimer
MY184148A (en) * 2015-12-25 2021-03-23 Intel Corp Power management system
US10474614B2 (en) * 2016-03-31 2019-11-12 Intel Corporation Function extenders for enhancing a displayport feature set
US10152444B1 (en) 2016-06-10 2018-12-11 Apple Inc. Synchronous link training
US10761553B2 (en) * 2016-06-17 2020-09-01 Qualcomm Incorporated Universal serial bus (USB) cable type detection and control techniques
US9965439B2 (en) * 2016-06-27 2018-05-08 Intel Corporation Low latency multi-protocol retimers
US10491701B2 (en) * 2016-07-14 2019-11-26 Cisco Technology, Inc. Interconnect method for implementing scale-up servers
US10860449B2 (en) 2017-03-31 2020-12-08 Intel Corporation Adjustable retimer buffer
US10218391B1 (en) * 2017-08-02 2019-02-26 Qualcomm Incorporated Systems and methods providing a low-power mode for serial links
US11249808B2 (en) 2017-08-22 2022-02-15 Intel Corporation Connecting accelerator resources using a switch
US10754810B2 (en) * 2017-12-29 2020-08-25 Viavi Solutions Inc. Interposer for peripheral component interconnect express generation 4
TWI697783B (zh) * 2018-09-12 2020-07-01 瑞昱半導體股份有限公司 高速介面連接裝置及其方法
US10901933B2 (en) * 2019-06-17 2021-01-26 Hewlett Packard Enterprise Development Lp Programmable link training sequences
US11481015B2 (en) * 2019-06-25 2022-10-25 Nxp B.V. Power consumption management in protocol-based redrivers
WO2021147005A1 (zh) * 2020-01-22 2021-07-29 华为技术有限公司 一种用于执行重定时的装置以及路径切换的方法
US11588517B2 (en) * 2021-01-25 2023-02-21 Diodes Incorporated Signal correction for serial interfaces
US11689201B2 (en) * 2021-07-26 2023-06-27 Qualcomm Incorporated Universal serial bus (USB) host data switch with integrated equalizer
CN114024893A (zh) * 2021-11-18 2022-02-08 群联电子股份有限公司 时钟重整电路模块、信号传输系统及信号传输方法
US20230170934A1 (en) * 2021-11-30 2023-06-01 Nxp Usa, Inc. Bidirectional bypass mode

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5742602A (en) * 1995-07-12 1998-04-21 Compaq Computer Corporation Adaptive repeater system
US6518794B2 (en) * 2000-04-24 2003-02-11 International Business Machines Corporation AC drive cross point adjust method and apparatus
US8671234B2 (en) * 2010-05-27 2014-03-11 Stmicroelectronics, Inc. Level shifting cable adaptor and chip system for use with dual-mode multi-media device
US9131448B2 (en) * 2011-06-02 2015-09-08 Microchip Technology Incorporated Standalone radio frequency wireless device having data acquisition capabilities
US8982746B2 (en) * 2012-06-30 2015-03-17 Intel Corporation Clock-less half-duplex repeater
US9552322B2 (en) 2014-06-12 2017-01-24 Pericom Semiconductor Corporation Hybrid repeater for supporting backward compatibility

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9552322B2 (en) 2014-06-12 2017-01-24 Pericom Semiconductor Corporation Hybrid repeater for supporting backward compatibility
CN105528321A (zh) * 2016-01-23 2016-04-27 深圳市轩瑞光电技术有限公司 一种光电混合的usb3.1的光互联装置及转化方法
TWI740114B (zh) * 2018-03-14 2021-09-21 美商達爾科技股份有限公司 具有自低電力待機至低頻信號傳輸之快速變換之轉發器
TWI749439B (zh) * 2019-12-31 2021-12-11 宏正自動科技股份有限公司 訊號補償方法及其訊號中繼裝置

Also Published As

Publication number Publication date
US20150363350A1 (en) 2015-12-17
US9552322B2 (en) 2017-01-24

Similar Documents

Publication Publication Date Title
CN204906388U (zh) 中继器电路
US10484164B2 (en) Clock and data recovery for pulse based multi-wire link
JP6433973B2 (ja) データシンボル遷移ベースのクロッキングを用いたマルチワイヤシングルエンドプッシュプルリンク
CN102591826B (zh) Usb隔离设备中检测与断言总线速度条件的方法与系统
US9673961B2 (en) Multi-lane N-factorial (N!) and other multi-wire communication systems
US11588517B2 (en) Signal correction for serial interfaces
CN104980679A (zh) 基于纯差分信号的mipi dsi/csi-2接收器系统
KR20220154681A (ko) 고주파 송신 라인들을 위한 종단
US8242811B2 (en) High-bandwidth on-chip communication
CN100447771C (zh) 通用串行总线发射机
CN108804361B (zh) 一种基于vpx总线架构的pcie交换装置
WO2008143937A2 (en) Asymmetric transmit/receive data rate circuit interface
US10049067B2 (en) Controller-PHY connection using intra-chip SerDes
CN113890553B (zh) 用于高速数据和低速指令信号传输的接收器
CN101572047B (zh) 用于显示器的数据同步方法及其相关装置
JP2012156676A (ja) 周波数判定回路および半導体装置
CN103744827A (zh) 一种提高芯片逻辑时序的串行数据帧匹配方法
JP6933258B2 (ja) 通信回路、通信システム及び通信方法
US20100166128A1 (en) Receiver for clock reconstitution
CN109691046B (zh) 发送装置和系统
US8630198B1 (en) Apparatus and methods of dynamic transmit equalization
CN101452432B (zh) 消除usb接口数据传输中乱真信号的电路和方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant