CN108804361B - 一种基于vpx总线架构的pcie交换装置 - Google Patents

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Abstract

本发明提供了一种基于VPX总线架构的PCIE交换装置，涉及PCIE总线交换技术领域，包括：PCIE switch芯片、PCIE redriver芯片、CLK buffer芯片和JVPX连接器。PCIE redriver芯片包括前级驱动芯片和后级驱动芯片，前级驱动芯片与JVPX连接器的前级接口端连接，后级驱动芯片与JVPX连接器的后级接口端连接。PCIE switch芯片的任一PCIe2.0X1端口连接至前级驱动芯片，PCIE switch芯片的其余PCIe2.0X1端口分别连接至四个后级驱动芯片。该技术方案缓解了传输速度慢、多端口传输困难技术问题，实现了PCIE接口的多端口传输，同时提高了其数据传输速度，装置结构简单、连接方便，实现了传输信号的经过JVPX连接器时仍具有较强的电气驱动能力，进一步提高了数据传输的稳定性。

Description

一种基于VPX总线架构的PCIE交换装置
技术领域
本发明涉及PCIE总线交换技术领域，尤其是涉及一种基于VPX总线架构的PCIE交换装置。
背景技术
VPX总线是新一代高速串行总线标准，有着更高的传输速率及更高的背板带宽，适合高速信号板对板之间的连接。PCI-Express（简称PCIE）是INTEL在2001年为了替代PCI、PCI-X和AGP总线标准提出的一种高速串行总线。目前，PCIE总线已经广泛应用于各行各业，包括商用PC机、航空航天、工业自动化等等。在实现本发明过程中，发明人发现现有技术中至少存在如下问题：现有的应用PCIE总线传输的主控制器或负载设备所提供的PCIE接口数量非常有限，而增加设备的PCIE接口的数量又会提高设备生产商的生产成本同时增加技术难度，且现有的PCIE交换装置的数据传输速度慢、稳定性差，难以满足客户的使用要求或项目需求。因此，现有的PCIE交换装置存在传输速度慢、多端口传输困难的技术问题。
发明内容
有鉴于此，本发明的目的在于提供一种基于VPX总线架构的PCIE交换装置，以缓解现有技术中存在的传输速度慢、多端口传输困难的技术问题。
本发明实施例提供了一种基于VPX总线架构的PCIE交换装置，包括：PCIE switch芯片、PCIE redriver芯片、CLK buffer芯片和JVPX连接器；
PCIE switch芯片通过PCIE redriver芯片连接与JVPX连接器相连接， CLKbuffer芯片分别与PCIE switch芯片和JVPX连接器的后级接口端连接；
PCIE redriver芯片包括前级驱动芯片和后级驱动芯片，前级驱动芯片与JVPX连接器的前级接口端连接，后级驱动芯片与JVPX连接器的后级接口端连接；
其中， PCIE switch芯片的任一PCIe2.0X1端口连接至前级驱动芯片， PCIEswitch芯片的其余PCIe2.0X1端口分别连接至四个后级驱动芯片。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中， CLKbuffer芯片的PCIe2.0CLK端口和GCLK端口分别与PCIE switch芯片连接， CLK buffer芯片的REFCLK端口与JVPX连接器的后级接口端连接。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中， CLKbuffer芯片还连接有第一时钟缓冲器和第二时钟缓冲器，第一时钟缓冲器和第二时钟缓冲器的端口还与JVPX连接器连接。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中，第一时钟缓冲器和第二时钟缓冲器均为IDT ICS9DB803芯片。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中，前级驱动芯片为PI3EQX5801驱动芯片。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中，后级驱动芯片为PI2EQX5904驱动芯片。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中， CLKbuffer芯片为IDT ICS9DB803芯片。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中， PCIEswitch芯片为89HT16NT16芯片。
本发明实施例带来了以下有益效果：本发明实施例所提供的基于VPX总线架构的PCIE交换装置，包括：PCIE switch芯片、PCIE redriver芯片、CLK buffer芯片和JVPX连接器。PCIE switch芯片通过PCIE redriver芯片连接与JVPX连接器相连接，CLK buffer芯片分别与PCIE switch芯片和JVPX连接器的后级接口端连接。PCIE redriver芯片包括前级驱动芯片和后级驱动芯片，前级驱动芯片与JVPX连接器的前级接口端连接，后级驱动芯片与JVPX连接器的后级接口端连接。其中，PCIE switch芯片的任一PCIe2.0X1端口连接至前级驱动芯片， PCIE switch芯片的其余PCIe2.0X1端口分别连接至四个后级驱动芯片。该技术方案通过采用高速稳定的VPX总线架构与PCIE switch芯片相结合的技术，实现了PCIE接口的多端口传输，同时提高了其数据传输速度，增强了其传输稳定性，结构简单、连接方便，且该技术方案中的各路扩展线路均采用了PCIE redriver芯片，实现了传输信号的经过JVPX连接器时仍具有较强的电气驱动能力，进一步提高了数据传输的稳定性，缓解了现有PCIE交换装置存在的传输速度慢、多端口传输困难的技术问题。另外，该技术方案还通过采用CLK buffer芯片保证了PCIE switch及JVPX连接器时钟的准确性。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的基于VPX总线架构的PCIE交换装置的结构连接图；
图2为本发明实施例提供的基于VPX总线架构的PCIE交换装置的原理图。
图标：
100-PCIE switch芯片；200-PCIE redriver芯片；210-前级驱动芯片；220-后级驱动芯片；300-CLK buffer芯片；400-JVPX连接器；410-前级接口端；420-后级接口端。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前，现有的应用PCIE总线传输的主控制器或负载设备所提供的PCIE接口数量非常有限，而增加设备的PCIE接口的数量又会提高设备生产商的生产成本同时增加技术难度，且现有的PCIE交换装置的数据传输速度慢、稳定性差，难以满足客户的使用要求或项目需求，基于此，本发明实施例提供的一种基于VPX总线架构的PCIE交换装置，可以实现PCIE接口的多端口传输，同时提高其数据传输速度，增强其传输稳定性。
参见图1，本发明实施例提供的基于VPX总线架构的PCIE交换装置的结构连接图。本发明实施例提供的一种基于VPX总线架构的PCIE交换装置，包括：PCIE switch芯片100、PCIE redriver芯片200、CLK buffer芯片300和JVPX连接器400。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中， PCIEswitch芯片为89HT16NT16芯片。89HT16NT16芯片为IDT公司的16-LANE的PCIE switch芯片，其速度支持5.0GT/s GEN2和2.5GT/s GEN1，PCIE交换装置的交换功能主要由PCIE switch芯片实现，PCIE switch芯片前级连接1路X1的PCIE 2.0通道，PCIE switch芯片后级连接15路X1的PCIE 2.0通道，用于扩展外围设备。该技术方案的PCIE switch芯片可以通过跳线或EEPROM将PCIE switch通道灵活配置为X8、X4、X2、X1模式，亦支持PCIE Non-Transparent桥模式，即多个PCIE主设备可通过该技术方案，以实现数据信息的共享、交换和传输等功能。
PCIE switch芯片100通过PCIE redriver芯片200连接与JVPX连接器400相连接，该技术方案的信号驱动功能主要通过采用PCIE redriver芯片100实现，使得传输信号的经过JVPX连接器400时仍具有较强的电气驱动能力，进一步提高了数据传输的稳定性。CLKbuffer芯片300分别与PCIE switch芯片100和JVPX连接器400的后级接口端连接。PCIEredriver芯片100包括前级驱动芯片210和后级驱动芯片220，进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中，前级驱动芯片210为PI3EQX5801驱动芯片，后级驱动芯片220为PI2EQX5904驱动芯片。PI3EQX5801芯片和PI2EQX5904驱动芯片可通过IIC总线或外部电阻上下拉来配置驱动的均衡器设置以及预加重设置，从而进行驱动参数的选择。其中，前级驱动芯片210与JVPX连接器400的前级接口端410连接，后级驱动芯片220与JVPX连接器400的后级接口端420连接。JVPX连接器400的前级接口端连接1个PCIE X1通道，JVPX连接器400的后级接口端连接15个PCIE X1的通道。
参见图2，本发明实施例提供的基于VPX总线架构的PCIE交换装置的原理图。PCIEswitch芯片的任一PCIe2.0X1端口连接至前级驱动芯片，PCIE switch芯片的其余十五个PCIe2.0X1端口分成四组，每组端口个数分别是4、4、4、3，分别连接至四个后级驱动芯片。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中，CLK buffer芯片为IDT ICS9DB803芯片。PCIE前级时钟通过CLK buffer扩展，为PCIE switch芯片及JVPX连接器的后级连接设备提供时钟源，IDT ICS9DB803芯片的在PCIE2.0条件下最大jitter值为3ps，通过采用CLK buffer芯片保证了PCIE switch及JVPX连接器时钟的准确性。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中， CLKbuffer芯片的PCIe2.0CLK端口和GCLK端口分别与PCIE switch芯片连接，CLK buffer芯片的REFCLK端口与JVPX连接器的后级接口端连接。
进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中，CLK buffer芯片还连接有第一时钟缓冲器和第二时钟缓冲器，第一时钟缓冲器和第二时钟缓冲器的端口还与JVPX连接器连接。进一步的，本发明实施例提供的基于VPX总线架构的PCIE交换装置中，第一时钟缓冲器和第二时钟缓冲器均为IDT ICS9DB803芯片。
本发明实施例所提供的基于VPX总线架构的PCIE交换装置，包括：PCIE switch芯片、PCIE redriver芯片、CLK buffer芯片和JVPX连接器。PCIE switch芯片通过PCIEredriver芯片连接与JVPX连接器相连接，CLK buffer芯片分别与PCIE switch芯片和JVPX连接器的后级接口端连接。PCIE redriver芯片包括前级驱动芯片和后级驱动芯片，前级驱动芯片与JVPX连接器的前级接口端连接，后级驱动芯片与JVPX连接器的后级接口端连接。其中，PCIE switch芯片的任一PCIe2.0X1端口连接至前级驱动芯片， PCIE switch芯片的其余PCIe2.0X1端口分别连接至四个后级驱动芯片。该技术方案通过采用高速稳定的VPX总线架构与PCIE switch芯片相结合的技术，实现了PCIE接口的多端口传输，同时提高了其数据传输速度，增强了其传输稳定性，结构简单、连接方便，且该技术方案中的各路扩展线路均采用了PCIE redriver芯片，实现了传输信号的经过JVPX连接器时仍具有较强的电气驱动能力，进一步提高了数据传输的稳定性，缓解了现有PCIE交换装置存在的传输速度慢、多端口传输困难的技术问题。另外，该技术方案还通过采用CLK buffer芯片保证了PCIEswitch及JVPX连接器时钟的准确性。
在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种基于VPX总线架构的PCIE交换装置，其特征在于，包括：PCIE switch芯片、PCIEredriver芯片、CLK buffer芯片和JVPX连接器；
所述PCIE switch芯片通过所述PCIEredriver芯片与所述JVPX连接器相连接，所述CLKbuffer芯片分别与所述PCIE switch芯片和JVPX连接器的后级接口端连接；
所述PCIEredriver芯片包括前级驱动芯片和后级驱动芯片，所述前级驱动芯片与所述JVPX连接器的前级接口端连接，所述后级驱动芯片与所述JVPX连接器的后级接口端连接；
其中，所述PCIE switch芯片的任一PCIe2.0X1端口连接至所述前级驱动芯片，所述PCIE switch芯片的其余PCIe2.0X1端口分别连接至四个所述后级驱动芯片。
2.根据权利要求1所述的装置，其特征在于，所述CLK buffer芯片的PCIe2.0CLK端口和GCLK端口分别与所述PCIE switch芯片连接，所述CLK buffer芯片的REFCLK端口与JVPX连接器的后级接口端连接。
3.根据权利要求2所述的装置，其特征在于，所述CLK buffer芯片还连接有第一时钟缓冲器和第二时钟缓冲器，所述第一时钟缓冲器和第二时钟缓冲器的端口还与JVPX连接器连接。
4.根据权利要求3所述的装置，其特征在于，所述第一时钟缓冲器和第二时钟缓冲器均为IDTICS9DB803芯片。
5.根据权利要求1所述的装置，其特征在于，所述前级驱动芯片为PI3EQX5801驱动芯片。
6.根据权利要求1所述的装置，其特征在于，所述后级驱动芯片为PI2EQX5904驱动芯片。
7.根据权利要求1所述的装置，其特征在于，所述CLK buffer芯片为IDTICS9DB803芯片。
8.根据权利要求1所述的装置，其特征在于，所述PCIE switch芯片为89HT16NT16芯片。
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