CN112783814B - 用于多模式pcie扩频的时钟电路、电子装置及其方法 - Google Patents
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Abstract
本公开涉及一种用于多模式PCIE扩频的时钟电路、电子装置及其方法，其中计算装置可以包括在组合处理装置中，该组合处理装置还可以包括通用互联接口和其他处理装置。所述计算装置与其他处理装置进行交互，共同完成用户指定的计算操作。组合处理装置还可以包括存储装置，该存储装置分别与计算装置和其他处理装置连接，用于计算装置和其他处理装置的数据。本公开的方案能够适用于各种电子设备。
Description
技术领域
本公开涉及高速信号传输技术领域，更具体地，涉及时钟电路领域。
背景技术
PCI-Express串行标准越来越广泛地在计算机行业应用，作为芯片与芯片之间，系统与插卡之间，系统与系统之间的高速连接，由于高速串行信号容易对系统内部或者外部产生EMI辐射和干扰，PCIE标准定义了SSC(扩频时钟)来减少EMI。
Broadcom公司制造的PEX880xx系列PCIE交换芯片定位于服务器、企业储存、控制平面和超级游戏等诸多领域。该芯片允许设计师搭建基于PCIE的交换架构、背板冗余及大型I/O和存储设备，而无需处理与多个小型交换芯片级联使用所产生的有关高延迟、高功耗及带宽限制等问题。
实际应用中，时钟芯片会连接多种外部设备，而这些设备对扩频时钟有着不同的要求，这样就造成了PCIE参考时钟的复杂性和多变性。传统设计思路是先按照当前的客户需求设计时钟方案，做出相应的产品。但当客户需求或应用场景发生变化时，原有时钟方案从技术上将很难或者不可能满足相应的要求，只能重新设计。每一次应用场景的变化和需求的变更都要导致PCB重新设计和投板，延误了产品上市的时机。
发明内容
本公开的一个目的是解决现有技术中应用场景发生变化时，需要重新设计原有时钟方案的缺陷。
根据本公开的第一方面，提供一种用于多模式PCIE扩频的时钟电路，包括：一级时钟缓冲芯片组L1、二级时钟缓冲芯片组L2和PCIE交换芯片组P；其中，所述一级时钟缓冲芯片组L1和/或二级时钟缓冲芯片组L2配置为可选择地接收时钟信号S，并将接收的所述时钟信号馈送给所述PCIE交换芯片组。
根据本公开的第二方面，提供一种一种用于多模式PCIE扩频的时钟电路的方法，其中，所述时钟电路包括：一号时钟缓冲芯片L11、二号时钟缓冲芯片L12、三号时钟缓冲芯片L21、四号时钟缓冲芯片L22、一号PCIE交换芯片P1、二号PCIE交换芯片P2、一号本地时钟源和二号本地时钟源，该方法包括：
在第一模式下：使能一号时钟缓冲芯片L11与三号时钟缓冲芯片L21之间的连接；使能二号时钟缓冲芯片L12与四号时钟缓冲芯片L22之间的连接；使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；使能二号时钟缓冲芯片L12与二号外部时钟源之间的连接；或者
在第二模式下：使能一号时钟缓冲芯片L11与二号时钟缓冲芯片L12以及三号时钟缓冲芯片L21之间的连接；使能二号时钟缓冲芯片L12与四号时钟缓冲芯片L22之间的连接；使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；或者
在第三模式下：使能一号时钟缓冲芯片L11与一号PCIE交换芯片P1之间的连接；使能二号时钟缓冲芯片L12与二号PCIE交换芯片P2之间的连接；使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；使能二号时钟缓冲芯片L12与二号外部时钟源之间的连接；或者
在第四模式下：使能一号时钟缓冲芯片L11与二号时钟缓冲芯片L12以及一号PCIE交换芯片P1之间的连接；使能二号时钟缓冲芯片L12与二号PCIE交换芯片P2之间的连接；使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；或者
在第五模式下：使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；使能一号PCIE交换芯片P1与二号本地时钟源之间的连接；以及使能二号PCIE交换芯片P2与二号本地时钟源之间的连接。
本公开的一个有益效果是：由于本公开中通过多个时钟缓冲芯片搭建了一套适应性极强的时钟拓扑，因此能够灵活应对多种模式。
附图说明
通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，并且相同或对应的标号表示相同或对应的部分其中：
图1示出了根据本公开一个实施方式的时钟电路的示意性框图；
图2示出了根据本公开的另一个实施方式的时钟电路的示意性框图；
图3示出了根据本公开的一个实施方式的时钟电路的示意性框图；
图4示出了根据本公开的另一个实施方式的时钟电路的示意性框图；
图5示出了根据本公开另一个实施方式的时钟电路的示意性框图；
图6示出了根据本公开的又一个实施方式的时钟电路的示意性框图；
图7示出了根据本公开的再一个实施方式的时钟电路的示意性框图；
图8示出了根据本公开另一个实施方式的时钟电路的示意性框图；
图9示出了根据本公开的一个实施方式的时钟电路的结构示意图；
图10示出了个根据本公开的一个实施方式的时钟电路的结构示意图；以及
图11为组合处理装置的示意图。
具体实施方式
下面将结合本披露实施例中的附图，对本披露实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本披露一部分实施例，而不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。
应当理解，本披露的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本披露的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本披露说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本披露。如在本披露说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本披露说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
首先介绍PCIE交换芯片。PCIE交换芯片有1个系统参考时钟信号和4个可选时钟(S0、S1、S2、S3)，其中系统参考时钟信号输入是必须得有的，另外4个可以用，也可以不用，所以是可选的。PCIE交换芯片有很多个PCIE的端口，每一个端口都要有一个时钟信号作为参考，可以是系统时钟信号，也可以是4个可选时钟信号中的一个。
图1示出了根据本公开一个实施方式的时钟电路的示意性框图。
如图1所示，根据本公开的一个方面，提供一种用于多模式PCIE扩频的时钟电路，包括：一级时钟缓冲芯片组L1、二级时钟缓冲芯片组L2和PCIE交换芯片组P；其中，一级时钟缓冲芯片组L1和/或二级时钟缓冲芯片组L2配置为可选择地接收时钟信号S，并将接收的所述时钟信号S馈送给所述PCIE交换芯片组。
需要理解的是，上文所述的术语“可选择地”是指可以根据情况保持两个部件之间的连接或者断开两个部件之间的连接，而不是必然处于一种状态。在图1中，以虚线的方式表现了这种连接关系。
此外，上述的术语“接收”可以是直接接收一个信号，也可以是通过中间部件间接地接收一个信号。
在如图1所示的时钟电路中，虚线表示的是一种可选择的关系，即，可以是一级时钟缓冲芯片组L1与时钟信号S连接，也可以是二级时钟缓冲芯片组L2与时钟信号S连接，或者二者均与时钟信号S连接。此外，需要理解的是，尽管在图1中时钟信号均以符号S来示出，但进入到一级时钟缓冲芯片组L1和进入二级时钟缓冲芯片组L2的时钟信号S可以是相同的时钟信号，也可以是不同的时钟信号。
就时钟信号S而言，其可以是该时钟电路的外部信号，也可以是该时钟电路内部的信号。在本公开中，信号不同时，其连接关系也可以不同。这将在后文中进行详细描述。
一级时钟缓冲芯片组L1和/或二级时钟缓冲芯片组L2中均可以包括一个或多个时钟缓冲芯片。本公开的各种实施方式将在下文中结合附图进行更详细的描述。
图1还示出了二级时钟缓冲芯片组可以与外部设备连接或者不连接任何外部设备。该外部设备例如可以是SSD、InfiniBand Card等各种具有PCIE通信接口的设备。在后文中，将省略对外部设备的描述。但需要理解的是，PCIE交换芯片可以与任何现有或者未来开发的外部设备相连接。
图2示出了根据本公开的另一个实施方式的时钟电路的示意性框图。
如图2所示，在本公开的时钟电路中，时钟信号S可以为外部时钟信号Sh，例如该时钟电路所使用的主机的时钟信号。
一级时钟缓冲芯片组L1配置为可操作地接收外部时钟信号Sh，并输出第一扇出信号；二级时钟缓冲芯片组L2配置为可操作地连接到一级时钟缓冲芯片组L1的输出端，以接收一级时钟缓冲芯片组L1的第一扇出信号，并输出第二扇出信号；以及PCIE交换芯片组P配置为可操作地连接到二级时钟缓冲芯片组L2的输出端，以接收二级时钟缓冲芯片组L2的第二扇出信号。
需要理解的是，上面的术语“配置为”表明一种可配置和可设置的功能，即可以将某特定部件(例如一级和二级时钟缓冲芯片组L1和L2)进行内部功能的配置或者设置，以使得其能够在需要时发挥相应的功能。术语“可操作地”表示的是某特定部件处于在某工作状态下的能力。例如，一级时钟缓冲芯片组L1和二级时钟缓冲芯片组L2可以处于物理连接状态下，但此连接只在一级时钟缓冲芯片组L1和二级时钟缓冲芯片组L2工作和操作的时候才发挥作用。或者，一级时钟缓冲芯片组L1和二级时钟缓冲芯片组L2可以处于非连接状态，只有在工作和操作的时候才连接在一起并发挥作用。
上述的时钟信号S可以是一个或多个，一级时钟缓冲芯片组L1和二级时钟缓冲芯片组L2中均可以包括一个或多个时钟缓冲芯片，PCIE交换芯片组P也可以包括一个或多个PCIE交换芯片。可以理解的是，当以上数量均为一个时，则连接关系较为清楚明了，这里将不再赘述，下文中将着重介绍时钟信号S，一级时钟缓冲芯片，二级时钟缓冲芯片和PCIE交换芯片中的至少一者为多个时的情形。
此外，还需要理解的是，上文所述的“一级”、“二级”等仅在于方便描述，而不对时钟缓冲芯片的结构和功能构成任何限定。例如，一级和二级时钟缓冲芯片可以是结构完全相同的芯片，也可以是不同的芯片。
图3示出了根据本公开的一个实施方式的时钟电路的示意性框图。
如图3所示，根据本公开的一个示例性实施方式，在本公开的时钟电路中，一级时钟缓冲芯片L1可以包括多个一级时钟缓冲芯片L1N，其中N大于等于2，例如L11，L12，…，L1i，…，L1N；每个一级时钟缓冲芯片L11-L1N输出多个(N个)第一扇出信号。
在本公开的时钟电路中，二级时钟缓冲芯片L2也可以包括多个二级时钟缓冲芯片，例如L21，L22，…，L2i，…，L2N；每个二级时钟缓冲芯片L21，L22，…，L2i，…，L2N可操作地连接到相应的一级时钟缓冲芯片，以接收相应的第一扇出信号，并输出多个(N个)第二扇出信号。
在本公开的时钟电路中，PCIE交换芯片组P可以包括多个PCIE交换芯片，例如P1，P2，…Pi，…，PN；每个PCIE交换芯片可操作地连接到相应的二级时钟缓冲芯片的输出端，以接收相应的第二扇出信号。
在图3所示的实施方式中，时钟信号可以是多个外部时钟信号，例如Sh1，Sh2，…，Shi，…，ShN，一级时钟缓冲芯片接收相应的外部时钟信号，并输出为第一扇出信号。
上面所述的外部时钟信号，可以来自于该时钟电路外部的主机，通过连接外部主机相应的端口，该时钟电路接收该主机的时钟信号，并供PCIE芯片使用。
图3示出的时钟电路，时钟信号的数量与一级时钟缓冲芯片的数量是相同的，在此情况下，每个一级时钟缓冲芯片都能相应地接收一个时钟信号。但本公开并不局限于此，时钟信号的数量也可以少于一级时钟缓冲芯片的数量，例如，每两个一级时钟缓冲芯片共享一个时钟信号，而该时钟信号还可以通过其他时钟缓冲芯片来扇出相应数量的时钟信号，以供多个(例如两个)一级时钟缓冲芯片使用。
图4示出了根据本公开的另一个实施方式的时钟电路的示意性框图。
如图4所示，所述时钟信号S为单个外部时钟信号Sh1并且所述PCIE交换芯片组包括N个PCIE交换芯片P1-PN，其中所述N大于等于2。在该实施方式中，将采用单个时钟信号为多个PCIE交换芯片提供时钟信号。
在此实施方式中，一级时钟缓冲芯片组L1可以包括N个一级时钟缓冲芯片L11，L12，L13，…，L1i，…，L1N；二级时钟缓冲芯片组L2可以包括N个二级时钟缓冲芯片L21，L22，L23，…，L2i，…，L2N；一级时钟缓冲芯片组L1中的一个一级时钟缓冲芯片(例如一级时钟缓冲芯片L11)作为接收时钟缓冲芯片，以接收上述的一个外部时钟信号Sh1。
在此情况下，每个一级时钟缓冲芯片L1i具有第一输出端子L1ioutput1和第二输出端子L1iouput2。图4中示例性地示出了多个第一输出端子L11output1、L12output1、L13output1、L1ioutput1、L1Noutput1以及多个第二输出端子L11output2、L12output2、L13output2、L1ioutput2等。可以理解，最后一个一级时钟缓冲芯片L1N可以不存在第二输出端子。
上述的第一输出端子L1ioutput1连接到二级缓冲芯片组L2中的相应二级时钟缓冲芯片L2i的输入端子。如图4所示，一级时钟缓冲芯片L11的第一输出端子L11output1连接到二级时钟缓冲芯片L21的输入端子；一级时钟缓冲芯片L12的第一输出端子L12output1连接到二级时钟缓冲芯片L22的输入端子；一级时钟缓冲芯片L13的第一输出端子L13output1连接到二级时钟缓冲芯片L23的输入端子；一级时钟缓冲芯片L1i的第一输出端子L1ioutput1连接到二级时钟缓冲芯片L2i的输入端子；一级时钟缓冲芯片L1N的第一输出端子L1Noutput1连接到二级时钟缓冲芯片L2N的输入端子。
上述的第二输出端子L1ioutput2连接到一级时钟缓冲芯片组L1中的下一个一级时钟缓冲芯片L1j的输入端子，其中i为1到N中的一个，j＝i+1。如图4所示，一级时钟缓冲芯片L11的第二输出端子L11output2连接到一级时钟缓冲芯片L12的输入端子；一级时钟缓冲芯片L12的第二输出端子L12output2连接到一级时钟缓冲芯片L13的输入端子；一级时钟缓冲芯片L1i的第二输出端子L1ioutput2连接到一级时钟缓冲芯片L1(i+1)的输入端子等等。
在该实施方式中，相应二级时钟缓冲芯片L2i的一个输出端子连接到所述PCIE交换芯片组P中的相应PCIE交换芯片Pi。如图4所示，二级时钟缓冲芯片L21的输出端子连接到PCIE交换芯片P1；二级时钟缓冲芯片L22的输出端子连接到PCIE交换芯片P2；二级时钟缓冲芯片L23的输出端子连接到PCIE交换芯片P3；二级时钟缓冲芯片L2i的输出端子连接到PCIE交换芯片Pi；二级时钟缓冲芯片L2N的输出端子连接到PCIE交换芯片PN。
在上述图4所呈现的实施方式中，尽管一级时钟缓冲芯片和二级时钟缓冲芯片均为多个，但在本公开的另一个实施方式中，也可以采用单个一级时钟缓冲芯片(例如L11)和多个二级时钟缓冲芯片(例如L21,L22,L23,…,L2i,…,L2N)。例如，该单个一级时钟缓冲芯片L11可以接收外部时钟信号Sh1，然后扇出多个输出信号，接下来，所扇出的多个输出信号再分别输入到相应的二级时钟缓冲芯片L21L21,L22,L23,…,L2i,…,L2N中。
上面结合图2-图4描述的示例性实施方式是一种同源时钟方案。在该方案中，通过外部逻辑(例如：上下拉电阻选焊)来选择外部主机时钟作为一级时钟缓冲芯片组L1的输入，通过外部逻辑(上下拉电阻选焊)来选择一级时钟缓冲芯片时钟缓冲芯片组L1的输出作为二级时钟缓冲芯片组L2的输入，PCIE交换芯片组P以二级时钟缓冲芯片组L2的输出作为系统参考时钟。此情形下，PCIE交换芯片和其它的多个外部设备都以主机时钟作为参考时钟，处于同一个时钟域，支持SSC(Spread Spectrum Clocking)扩频时钟。
图5示出了根据本公开另一个实施方式的时钟电路的示意性框图。
如图5所示，所述时钟信号S包括外部时钟信号Sh和第一本地时钟信号Sr1，一级时钟缓冲芯片组L1配置为可操作地接收所述外部时钟信号Sh，并输出第一扇出信号；所述二级时钟缓冲芯片组L2配置为可操作地接收所述第一本地时钟信号Sr1，并输出第二扇出信号；所述PCIE交换芯片组P配置为可操作地接收所述第一扇出信号和第二扇出信号。
上述的外部时钟信号Sh可以是一个或多个，一级时钟缓冲芯片组L1和二级时钟缓冲芯片组L2中均可以包括一个或多个时钟缓冲芯片，PCIE交换芯片组P也可以包括一个或多个PCIE交换芯片。可以理解的是，当以上数量均为一个时，则连接关系较为清楚明了，这里将不再赘述，下文中将着重介绍外部时钟信号Sh，一级时钟缓冲芯片，二级时钟缓冲芯片和PCIE交换芯片中的至少一者为多个时的情形。
图6示出了根据本公开的又一个实施方式的时钟电路的示意性框图。
如图6所示，上述的时钟信号S可以包括多个外部时钟信号Sh1，Sh2，…，Shi，…，ShN，其中N为外部时钟信号的数量。一级时钟缓冲芯片组L1可以包括多个一级时钟缓冲芯片例如L11，L12，…，L1i，…，L1N，该多个一级时钟缓冲芯片L11，L12，…，L1i，…，L1N配置为可操作地接收相应的外部时钟信号Sh1，Sh2，…Shi，…，ShN，并输出N个第一扇出信号。
在本公开的时钟电路中，所述二级时钟缓冲芯片组L2也可以包括多个二级时钟缓冲芯片，例如L21，L22，…，L2i，…，L2N，该多个二级时钟缓冲芯片例如L21，L22，…，L2i，…，L2N配置为可操作地接收第一本地时钟信号Sr1，并输出N个第二扇出信号。
在本公开的时钟电路中，PCIE交换芯片组P可以包括多个PCIE交换芯片例如P1，P2，…Pi，…，PN，多个PCIE交换芯片P1，P2，…Pi，…，PN配置为可操作地接收相应的所述N个第一扇出信号和N个第二扇出信号。
在图6中，二级时钟缓冲芯片L21-L2N中的每一个可以独立地接收一个本地时钟信号Sr1，即可以为每个二级时钟缓冲芯片配备单独的本地时钟源；也可以通过额外的时钟缓冲芯片来将一个本地时钟信号Sr1扇出为多个同等的时钟信号，再馈送到每个二级时钟缓冲芯片。
本地时钟信号的信号源可以是集成在本公开所提供的时钟电路中，也可以作为外部设备与本公开的时钟电路相连接。
图7示出了根据本公开的再一个实施方式的时钟电路的示意性框图。
如图7所示，上述的时钟信号S包括单个外部时钟信号Sh1，并且PCIE交换芯片组包括N个PCIE交换芯片P1-PN，其中所述N大于等于2。在该实施方式中，采用单个外部时钟源和第一本地时钟源为多个PCIE交换芯片提供时钟信号。
在此实施方式中，一级时钟缓冲芯片组L1包括N个一级时钟缓冲芯片L11，L12，L13，…，L1i，…，L1N；二级时钟缓冲芯片组L2可以包括N个二级时钟缓冲芯片L21，L22，L23，…，L2i，…，L2N；一级时钟缓冲芯片组L1中的一个一级时钟缓冲芯片(例如一级时钟缓冲芯片L11)作为接收时钟缓冲芯片，以接收上述的一个外部时钟Sh1。
在此情况下，每个一级时钟缓冲芯片L1i具有第一输出端子L1ioutput1和第二输出端子L1iouput2。图4中示例性地示出了多个第一输出端子L11output1、L12output1、L13output1、L1ioutput1、L1Noutput1以及多个第二输出端子L11output2、L12output2等。可以理解，最后一个一级时钟缓冲芯片L1N可以不存在第二输出端子。
上述的第一输出端子L1ioutput1连接到PCIE交换芯片组P中相应一个Pi的输入端子。如图7所示，一级时钟缓冲芯片L11的第一输出端子L11output1连接到PCIE交换芯片P1的输入端子；一级时钟缓冲芯片L12的第一输出端子L12output1连接到PCIE交换芯片P2的输入端子；一级时钟缓冲芯片L13的第一输出端子L13output1连接到PCIE交换芯片P1的输入端子；一级时钟缓冲芯片L1i的第一输出端子L1ioutput1连接到PCIE交换芯片Pi的输入端子；一级时钟缓冲芯片L1N的第一输出端子L1Noutput1连接到PCIE交换芯片PN的输入端子。
上述的第二输出端子L11output2连接到所述一级时钟缓冲芯片组L1中的下一个一级时钟缓冲芯片(L1j)的输入端子，其中i为1到N中的一个，j＝i+1。如图7所示，一级时钟缓冲芯片L11的第二输出端子L11output2连接到一级时钟缓冲芯片L12的输入端子；一级时钟缓冲芯片L12的第二输出端子L12output2连接到一级时钟缓冲芯片L13的输入端子；一级时钟缓冲芯片L1i的第二输出端子L1ioutput2连接到一级时钟缓冲芯片L1(i+1)的输入端子，等等。
在该实施方式中，相应二级时钟缓冲芯片L2i配置为可操作地接收所述第一本地时钟信号Sr1，并输出相应的第二扇出信号到相应的PCIE交换芯片；而N个PCIE交换芯片P1-PN中的每一个Pi配置为可操作地接收来自所述相应第一输出端子L1ioutput1的第一扇出信号和来自所述相应二级时钟缓冲芯片L2i的第二扇出信号。具体而言，如图7所示，PCIE交换芯片P1接收上述L11output1输出端子的第一扇出信号和来自于二级时钟缓冲芯片L21的第二扇出信号；PCIE交换芯片P2接收上述L12output1输出端子的第一扇出信号和来自于二级时钟缓冲芯片L22的第二扇出信号；PCIE交换芯片P3接收上述L13output1输出端子的第一扇出信号和来自于二级时钟缓冲芯片L23的第二扇出信号；PCIE交换芯片Pi接收上述L1ioutput1输出端子的第一扇出信号和来自于二级时钟缓冲芯片L2i的第二扇出信号；PCIE交换芯片PN接收上述L1Noutput1输出端子的第一扇出信号和来自于二级时钟缓冲芯片L2N的第二扇出信号。
可以理解的是，尽管图7中仅仅示出了一个第一本地时钟信号Sr1，但该第一本地时钟信号Sr1例如可以是N个，其与二级时钟缓冲芯片的数量相同，从而每个二级时钟缓冲芯片接收独立的第一本地时钟信号Sr1；在另一个示例性实施方式中，该第一本地时钟信号Sr1的数量可以是二级时钟缓冲芯片数量的一半，即每两个二级时钟缓冲芯片共用一个第一本地时钟信号。当然，第一本地时钟信号也可以是其他数量。在另一个实施方式中，该第一本地时钟信号Sr1还可以通过其他时钟缓冲芯片来扇出相应数量的时钟(例如两个)，以供相应数量的二级时钟缓冲芯片使用。
在图5-图7中，时钟信号S可以是多种时钟信号，而不仅仅是单种外部时钟信号。在本实施方式中，可以实现扩频时钟隔离方案。通过外部逻辑(上下拉电阻选焊)来选择外部时钟信号Sh作为一级时钟缓冲芯片组的输入，还可以通过外部逻辑(例如，上下拉电阻选焊)来选择本地时钟源的输出作为二级时钟缓冲芯片组的输入，一级时钟缓冲芯片组的输出与PCIE交换芯片的S0可选时钟输入端相连。PCIE交换芯片和对应主机相连的端口是同源时钟，以S0可选时钟为参考，支持扩频时钟传输；其余端口开启扩频时钟隔离，以本地时钟信号作为参考。
图8示出了根据本公开另一个实施方式的时钟电路的示意性框图。
如图8所示，时钟信号S可以包括第一本地时钟信号Sr1和第二本地时钟信号Sr2。与上述实施方式不同的是，本实施例可以不再连接外部时钟，而仅采用本地时钟信号。
如图8所示，一级时钟缓冲芯片组L1配置为可操作地接收第一本地时钟信号Sr1，并输出第一扇出信号；二级时钟缓冲芯片组L2配置为可操作地接收所述第一扇出信号，并输出第二扇出信号；PCIE交换芯片组P配置为接收所述第二扇出信号和第二本地时钟信号Sr2。
图9示出了根据本公开的一个实施方式的时钟电路的结构示意图。
如图9所示，本公开的时钟电路包括一级时钟缓冲芯片L11，二级时钟缓冲芯片L21和L22，PCIE交换芯片P1和P2，其中一级时钟缓冲芯片L11接收第一本地时钟信号Sr1，并将该第一本地时钟信号扇出为两个一级时钟，分别输入到二级缓冲时钟芯片L21和L22。二级缓冲时钟芯片L21扇出的一个第二扇出信号输入到PCIE交换芯片P1中，二级时钟缓冲芯片L22扇出的第二扇出信号输入到PCIE交换芯片P2中。此外，PCIE交换芯片P1和PCIE交换芯片P2接收第二本地时钟信号Sr2的时钟信号。
尽管图9中示出的时钟电路包括了一个一级时钟缓冲芯片，两个二级时钟缓冲芯片，两个PCIE交换芯片的情况，但本领域技术人员可以理解的是，还可以包括一个一级时钟缓冲芯片，两个以上的二级时钟缓冲芯片和两个以上的PCIE交换芯片。在此实施方式中，一级时钟缓冲芯片接收第一本地时钟信号Sr1，然后扇出为多个输出信号，接下来，该多个输出信号分别输入到相应的二级时钟缓冲芯片中，并进入输入到相应的PCIE交换芯片中。
本领域技术人员还可以理解的是，上述时钟缓冲芯片的数量和PCIE交换芯片的数量并不局限于此，例如可以包括多个一级时钟缓冲芯片L11-L1N，相应数量的第一本地时钟信号Sr1，相应数量的二级时钟缓冲芯片，相应数量的PCIE交换芯片以及相应数量的第二本地时钟信号Sr2，每个第一本地时钟信号Sr1可以输入到相应的一级时钟缓冲芯片中，每个一级时钟缓冲芯片独立地与相应的二级时钟缓冲芯片相连接，而每个二级时钟缓冲芯片输出的信号可以输出到相应的PCIE交换芯片中。进一步地，每个PCIE交换芯片可以独立地接收相应的第二本地时钟信号。
根据本公开的一个实施方式，本地时钟信号Sr1和Sr2可以存在于本公开的时钟电路之外，也可以集成在本公开的时钟电路之中。
以上图8和图9是基于分离参考独立扩频(Separate Reference IndependentSpread，SRIS)技术的独立扩频时钟方案。考虑到主机通过线缆送过来的随路同源时钟质量可能不是特别好，此应用场景下，系统主板可以忽略1号主机时钟，而使用第一本地时钟源和第二本地时钟源作为PCIE参考时钟。通过外部逻辑(例如，上下拉电阻选焊)来选择第一本地时钟源的输出作为二级时钟缓冲芯片L21和L22等的输入，第二本地时钟源的输出与PCIE交换芯片P1的S1可选时钟输入端相连。一号PCIE交换芯片P1和二号PCIE交换芯片均可以以S1可选时钟为参考，开启SRIS技术和对应的主机进行独立扩频时钟传输；其余端口以本地时钟源作为参考。
本公开还提供一种用于多模式PCIE扩频的时钟电路的方法，其中，所述时钟电路包括：第一时钟缓冲芯片L11、第二时钟缓冲芯片L12、第三时钟缓冲芯片L21、第四时钟缓冲芯片L22、第一PCIE交换芯片P1、第二PCIE交换芯片P2、第一本地时钟源和第二本地时钟源。
上述的多个组件可以保持未连接状态，而可以在需要的时候将各个组件连接起来；或者上述的多个组件可以物理连接起来，但这些连接仅在需要的时候才被使能，而其他未被使能的连接并不发生信号的传送。
这里所述的术语“使能”，表明的是建立有效连接，或者连接的激活，从而使得该连接能够发挥作用，而未使能则意味着即使两个组件之间保持着物理连接，但该连接并不发生作用。
如图10所示，一号时钟缓冲芯片L11可以连接一号外部时钟源，可以连接到二号时钟缓冲芯片L12，连接到三号时钟缓冲芯片L21，以及连接到一号PCIE交换芯片P1。
二号时钟缓冲芯片L12可以连接二号外部时钟源，可以连接到四号时钟缓冲芯片L22，以及连接到二号PCIE交换芯片P2。
三号时钟缓冲芯片L21可以连接到一号PCIE交换芯片P1，以及可以连接到一号本地时钟源。
四号时钟缓冲芯片L22可以连接到二号PCIE交换芯片P2，以及连接到一号本地时钟源。
二号本地时钟源可以连接到一号PCIE交换芯片P1和二号PCIE交换芯片P2。
本公开的方法可以形成多种模式。需要理解的是，尽管本公开中使用了时钟源和时钟信号这样的概念，但二者可以有相对应的关系，例如二号本地时钟源可以产生二号本地时钟信号Sr2，二号外部时钟源可以产生二号外部时钟信号等等。
在第一模式下：使能一号时钟缓冲芯片L11与三号时钟缓冲芯片L21之间的连接；使能二号时钟缓冲芯片L12与四号时钟缓冲芯片L22之间的连接；使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；以及使能二号时钟缓冲芯片L12与二号外部时钟源之间的连接。
该第一模式可以是同源时钟方案，在此情形下，一号外部时钟源和二号外部时钟源作为时钟源，而一号本地时钟源和二号本地时钟源不用。一号PCIE交换芯片和其它的多个外部设备都以主机时钟作为参考时钟，处于同一个时钟域，支持SSC扩频时钟。
在第二模式下：使能一号时钟缓冲芯片L11与二号时钟缓冲芯片L12以及三号时钟缓冲芯片L21之间的连接；使能二号时钟缓冲芯片L12与四号时钟缓冲芯片L22之间的连接；使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接。
该第二模式也可以是同源时钟方案，在此情形下，一号外部时钟源作为时钟源，而一号本地时钟源和二号本地时钟源不用。一号PCIE交换芯片和其它的多个外部设备都以主机时钟作为参考时钟，处于同一个时钟域，支持SSC扩频时钟。
在第三模式下：使能一号时钟缓冲芯片L11与一号PCIE交换芯片P1之间的连接；使能二号时钟缓冲芯片L12与二号PCIE交换芯片P2之间的连接；使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；使能二号时钟缓冲芯片L12与二号外部时钟源之间的连接。
该第三模式可以是扩频时钟隔离方案。在此模式下，一号外部时钟源作为一号时钟缓冲芯片L11的输入，二号外部时钟源作为二号时钟缓冲芯片L12的输入，一号本地时钟源作为三号和四号时钟缓冲芯片的输入，一号时钟缓冲芯片L11的输出与一号PCIE交换芯片P1的S0可选时钟输入端相连，二号时钟缓冲芯片L12的输出与二号PCIE交换芯片P1的S0可选时钟输入端相连。一号PCIE交换芯片和对应主机相连的端口是同源时钟，以S0可选时钟为参考，支持扩频时钟传输；其余端口开启扩频时钟隔离，以本地时钟源作为参考。
在第四模式下：使能一号时钟缓冲芯片L11与二号时钟缓冲芯片L12以及一号PCIE交换芯片P1之间的连接；使能二号时钟缓冲芯片L12与二号PCIE交换芯片P2之间的连接；使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接。
该第四模式也可以是扩频时钟隔离方案。在此模式下，一号外部时钟源作为一号时钟缓冲芯片L11的输入，并通过一号时钟缓冲芯片输入到二号时钟缓冲芯片L12中，一号本地时钟源作为三号和四号时钟缓冲芯片的输入，一号时钟缓冲芯片L11的输出与一号PCIE交换芯片P1的S0可选时钟输入端相连，二号时钟缓冲芯片L12的输出与二号PCIE交换芯片P1的S0可选时钟输入端相连。一号PCIE交换芯片和对应主机相连的端口是同源时钟，以S0可选时钟为参考，支持扩频时钟传输；其余端口开启扩频时钟隔离，以本地时钟源作为参考。
在第五模式下：使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；使能一号PCIE交换芯片P1与二号本地时钟源之间的连接；以及使能二号PCIE交换芯片P2与二号本地时钟源之间的连接。
此第五模式也可以是一号本地时钟源通过额外的时钟缓冲芯片(例如一号时钟缓冲芯片L11或L12或另加的时钟缓冲芯片)分出两路扇出信号，分别输出到三号时钟缓冲芯片L21和四号时钟缓冲芯片L22。
该第五模式可以是基于SRIS技术的独立扩频时钟方案。考虑到主机通过线缆送过来的随路同源时钟质量可能不是特别好，此应用场景下，系统主板将忽略一号和二号外部时钟源，完全使用一号本地时钟源和二号本地时钟源作为PCIE参考时钟。对于基于SRIS技术的独立扩频时钟方案，PCIE交换芯片上原本与主机(外部时钟信号)相连的那些端口将以S1可选时钟作为参考，所以PCIE交换芯片的S1参考时钟输入都要接到二号本地时钟源上，即二号本地时钟源的输出要分成多路分别输入给每一个PCIE交换芯片的S1可选时钟上。同时，一号本地时钟源也可以通过时钟缓冲芯片分成多路分别输入给每一个PCIE交换芯片的系统时钟上。
由此，一号PCIE交换芯片P1和二号PCIE交换芯片均可以以S1可选时钟为参考，开启SRIS技术和对应的主机进行独立扩频时钟传输；其余端口以本地时钟源作为参考。
本公开的有益效果是：由于本公开中通过多个时钟缓冲芯片搭建了一套适应性极强的时钟拓扑，充分发挥了PCIE交换芯片(例如PEX880xx系列的PCIE交换芯片)所具有的多个独立时钟域的特点，可以灵活的应对以下场景：
(1)只有一个机头的情况，即第一外部时钟源和第二外部时钟源只有一个通过电连接(例如可以通过线缆，高速连接器等直接或间接的传输方式)传输给系统主板；
(2)和PCIE交换芯片相连的所有设备工作在同一个时钟域的情况，即所有设备均支持扩频时钟传输；
(3)和PCIE交换芯片相连的部分设备需要和其它设备进行时钟隔离的情况，即部分设备可以和主机通过可选参考时钟进行扩频时钟传输，其余设备采用本地时钟源作为PCIE参考时钟；
(4)完全采用本地时钟源进行独立扩频时钟传输的情况，即系统主板不使用第一外部时钟源和第二外部时钟源，而仅使用时钟电路的内部时钟。此场景下需要开启PCIE交换芯片的SRIS功能。
用户可以即时、简单且灵活的通过外部逻辑来改变时钟拓扑的结构，用一块主板就可以满足不同应用场景的需求，克服了传统设计中一种时钟方案对应一块系统主板的缺点，很好的避免了因需求变动而带来的二次开发，节省了时间成本，同时方便了客户。在
依据以下条款可更好地理解前述内容：
条款A1.一种用于多模式PCIE扩频的时钟电路，包括：一级时钟缓冲芯片组L1、二级时钟缓冲芯片组L2和PCIE交换芯片组P；其中，
所述一级时钟缓冲芯片组L1和/或二级时钟缓冲芯片组L2配置为可选择地接收时钟信号S，并将接收的所述时钟信号馈送给所述PCIE交换芯片组。
条款A2.根据条款A1所述的时钟电路，其中，
所述时钟信号S为外部时钟信号Sh；
所述一级时钟缓冲芯片组L1配置为可操作地接收所述外部时钟信号Sh，并输出第一扇出信号；
所述二级时钟缓冲芯片组L2配置为可操作地连接到所述一级时钟缓冲芯片组L1的输出端，以接收所述一级时钟缓冲芯片组L1的第一扇出信号，并输出第二扇出信号；以及
所述PCIE交换芯片组P配置为可操作地连接到所述二级时钟缓冲芯片组L2的输出端，以接收所述二级时钟缓冲芯片组L2的第二扇出信号。
条款A3.根据条款A1或A2所述的时钟电路，
所述时钟信号S包括一个或多个外部时钟信息ShN，其中N为外部时钟信号的数量，N大于等于2；
所述一级时钟缓冲芯片组L1包括多个一级时钟缓冲芯片L1N，所述多个一级时钟缓冲芯片L1N配置为可操作地接收相应的外部时钟信号ShN，并输出N个第一扇出信号；
所述二级时钟缓冲芯片组L2包括多个二级时钟缓冲芯片L2N，所述多个二级时钟缓冲芯片L2N配置为可操作地连接到相应的所述多个一级时钟缓冲芯片L1N的输出端，以接收N个所述第一扇出信号，并输出N个第二扇出信号；以及
所述PCIE交换芯片组P包括多个PCIE交换芯片PN所述多个PCIE交换芯片PN配置为可操作地连接到相应的所述多个二级时钟缓冲芯片L2N的输出端，以接收所述N个第二扇出信号。
条款A4.根据条款A1-A3中任意一项所述的时钟电路，其中，所述时钟信号S为一个外部时钟信号Sh1并且所述PCIE交换芯片组包括N个PCIE交换芯片P1-PN，其中所述N大于等于2：
所述一级时钟缓冲芯片组L1包括N个一级时钟缓冲芯片L11-L1N；
所述二级时钟缓冲芯片组L2包括N个二级时钟缓冲芯片L21-L2N；
并且其中，
所述一级时钟缓冲芯片组L1中的一个一级时钟缓冲芯片L11，L12，…L1N作为接收时钟缓冲芯片，配置为接收所述一个外部时钟信号Sh1；
每个所述一级时钟缓冲芯片L1i具有第一输出端子L1ioutput1和第二输出端子L1iouput2，所述第一输出端子L1ioutput1连接到二级缓冲芯片组L2中的相应二级时钟缓冲芯片L2i的输入端子，所述第二输出端子L1ioutput2连接到所述一级时钟缓冲芯片组L1中的下一个一级时钟缓冲芯片L1j的输入端子，其中i为1到N中的一个，j＝i+1；
所述相应二级时钟缓冲芯片L2i的一个输出端子连接到所述PCIE交换芯片组P中的相应PCIE交换芯片Pi。
条款A5.根据条款A1-A4中任意一项所述的时钟电路，其中，所述时钟信号S包括外部时钟信号Sh和第一本地时钟信号Sr1，
所述一级时钟缓冲芯片组L1配置为可操作地接收所述外部时钟信号Sh，并输出第一扇出信号；
所述二级时钟缓冲芯片组L2配置为可操作地接收所述第一本地时钟信号Sr1，并输出第二扇出信号；
所述PCIE交换芯片组P配置为可操作地接收所述第一扇出信号和第二扇出信号。
条款A6.根据条款A1-A5中任意一项所述的时钟电路，其中，所述时钟信号S包括多个外部时钟信号ShN，其中N为外部时钟信号的数量；
所述一级时钟缓冲芯片组L1包括多个一级时钟缓冲芯片L1N，所述多个一级时钟缓冲芯片L1N配置为可操作地接收相应的外部时钟信号ShN，并输出N个第一扇出信号；
所述二级时钟缓冲芯片组L2包括一个或多个二级时钟缓冲芯片L2N，所述一个或多个二级时钟缓冲芯片L2N配置为可操作地接收所述第一本地时钟信号Sr1，并输出N个第二扇出信号；以及
所述PCIE交换芯片组P包括多个PCIE交换芯片PN所述多个PCIE交换芯片PN配置为可操作地接收相应的所述N个第一扇出信号和N个第二扇出信号。
条款A7.根据条款A1-A6中任意一项所述的时钟电路，其中，所述时钟信号S为一个外部时钟信号Sh1并且所述PCIE交换芯片组包括N个PCIE交换芯片P1-PN，其中所述N大于等于2：
所述一级时钟缓冲芯片组L1包括N个一级时钟缓冲芯片L11-L1N；
所述二级时钟缓冲芯片组L2包括N个二级时钟缓冲芯片L21-L2N；
并且其中，
所述一级时钟缓冲芯片组L1中的一个一级时钟缓冲芯片L11，L12，…L1N作为接收时钟缓冲芯片，配置为接收所述一个外部时钟信号Sh1；
每个所述一级时钟缓冲芯片L1i具有输出第一扇出信号的第一输出端子L1ioutput1和第二输出端子L1iouput2，所述第一输出端子L1ioutput1连接N个PCIE交换芯片中相应的一个Pi，所述第二输出端子L1ioutput2连接到所述一级时钟缓冲芯片组L1中的下一个一级时钟缓冲芯片L1j的输入端子，其中i为1到N中的一个，j＝i+1；
所述相应二级时钟缓冲芯片L2i配置为可操作地接收所述第一本地钟信号Sr1，并输出相应的第二扇出信号；
所述N个PCIE交换芯片P1-PN中的每一个Pi配置为可操作地接收来自所述相应第一输出端子L1ioutput1的第一扇出信号和来自所述相应二级时钟缓冲信号L2i的第二扇出信号。
条款A8.根据条款A1-A7中任意一项所述的时钟电路，其中，所述时钟信号S包括第一本地时钟信号Sr1和二号本地时钟信号Sr2，
所述一级时钟缓冲芯片组L1配置为可操作地接收所述第一本地时钟信号Sr1，并输出第一扇出信号；
所述二级时钟缓冲芯片组L2配置为可操作地接收所述第一扇出信号，并输出第二扇出信号；
所述PCIE交换芯片组P配置为接收所述第二扇出信号和二号本地时钟信号Sr2。
条款A9.根据条款A1-A8中任意一项所述的时钟电路，进一步包括本地时钟源，配置为产生本地时钟信号Sr1，Sr2。
条款A10.根据条款A1-A9中任意一项所述的时钟电路，其中，所述二级时钟缓冲芯片组L2配置为与外部设备相连接。
条款A11.一种电子装置，包括如条款A1-A10中任意一项所述的时钟电路。
条款A12.一种用于多模式PCIE扩频的时钟电路的方法，其中，所述时钟电路包括：一号时钟缓冲芯片L11、二号时钟缓冲芯片L12、三号时钟缓冲芯片L21、四号时钟缓冲芯片L22、一号PCIE交换芯片P1、二号PCIE交换芯片P2、一号本地时钟源和二号本地时钟源，该方法包括：
在第一模式下：
使能一号时钟缓冲芯片L11与三号时钟缓冲芯片L21之间的连接；
使能二号时钟缓冲芯片L12与四号时钟缓冲芯片L22之间的连接；
使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；
使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；
使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；
使能二号时钟缓冲芯片L12与二号外部时钟源之间的连接；或者在第二模式下：
使能一号时钟缓冲芯片L11与二号时钟缓冲芯片L12以及三号时钟缓冲芯片L21之间的连接；
使能二号时钟缓冲芯片L12与四号时钟缓冲芯片L22之间的连接；
使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；
使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；
使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；或者在第三模式下：
使能一号时钟缓冲芯片L11与一号PCIE交换芯片P1之间的连接；
使能二号时钟缓冲芯片L12与二号PCIE交换芯片P2之间的连接；
使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；
使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；
使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；
使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；
使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；
使能二号时钟缓冲芯片L12与二号外部时钟源之间的连接；或者在第四模式下：
使能一号时钟缓冲芯片L11与二号时钟缓冲芯片L12以及一号PCIE交换芯片P1之间的连接；
使能二号时钟缓冲芯片L12与二号PCIE交换芯片P2之间的连接；
使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；
使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；
使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；
使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；
使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；
在第五模式下：
使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；
使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；
使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；
使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；
使能一号PCIE交换芯片P1与二号本地时钟源之间的连接；以及
使能二号PCIE交换芯片P2与二号本地时钟源之间的连接。
本披露还公开了一个组合处理装置1100，其包括上述的电子装置1102，通用互联接口1104，和其他处理装置1106。根据本披露的电子装置与其他处理装置进行交互，共同完成用户指定的操作。图11为组合处理装置的示意图。
其他处理装置，包括中央处理器CPU、图形处理器GPU、神经网络处理器等通用/专用处理器中的一种或以上的处理器类型。其他处理装置所包括的处理器数量不做限制。其他处理装置作为机器学习运算装置与外部数据和控制的接口，包括数据搬运，完成对本机器学习运算装置的开启、停止等基本控制；其他处理装置也可以和机器学习运算装置协作共同完成运算任务。
通用互联接口，用于在电子装置(包括例如机器学习运算装置)与其他处理装置间传输数据和控制指令。该电子装置从其他处理装置中获取所需的输入数据，写入该电子装置片上的存储装置；可以从其他处理装置中获取控制指令，写入电子装置片上的控制缓存；也可以读取电子装置的存储模块中的数据并传输给其他处理装置。
可选的，该结构还可以包括存储装置1108，存储装置分别与所述电子装置和所述其他处理装置连接。存储装置用于保存在所述电子装置和所述其他处理装置的数据，尤其适用于所需要运算的数据在本电子装置或其他处理装置的内部存储中无法全部保存的数据。
该组合处理装置可以作为手机、机器人、无人机、视频监控设备等设备的SOC片上系统，有效降低控制部分的核心面积，提高处理速度，降低整体功耗。此情况时，该组合处理装置的通用互联接口与设备的某些部件相连接。某些部件譬如摄像头，显示器，鼠标，键盘，网卡，wifi接口。
在一些实施例里，本披露还公开了一种电子设备，其包括了上述的电子装置。
电子设备或装置包括数据处理装置、机器人、电脑、打印机、扫描仪、平板电脑、智能终端、手机、行车记录仪、导航仪、传感器、摄像头、服务器、云端服务器、相机、摄像机、投影仪、手表、耳机、移动存储、可穿戴设备、交通工具、家用电器、和/或医疗设备。
所述交通工具包括飞机、轮船和/或车辆；所述家用电器包括电视、空调、微波炉、冰箱、电饭煲、加湿器、洗衣机、电灯、燃气灶、油烟机；所述医疗设备包括核磁共振仪、B超仪和/或心电图仪。
本披露的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。上述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
Claims (12)
1.一种用于多模式PCIE扩频的时钟电路，包括：一级时钟缓冲芯片组L1、二级时钟缓冲芯片组L2和PCIE交换芯片组P；其中，
所述一级时钟缓冲芯片组L1和/或二级时钟缓冲芯片组L2配置为可选择地接收时钟信号S，并将接收的所述时钟信号馈送给所述PCIE交换芯片组；
其中，所述一级时钟缓冲芯片组L1和所述二级时钟缓冲芯片组L2均包括一个或多个时钟缓冲芯片，所述PCIE交换芯片组P包括一个或多个PCIE交换芯片，其中通过多个时钟缓冲芯片搭建时钟拓扑，以发挥PCIE交换芯片所具有的多个独立时钟域的特点。
2.根据权利要求1所述的时钟电路，其中，
所述时钟信号S为外部时钟信号Sh；
所述一级时钟缓冲芯片组L1配置为可操作地接收所述外部时钟信号Sh，并输出第一扇出信号；
所述二级时钟缓冲芯片组L2配置为可操作地连接到所述一级时钟缓冲芯片组L1的输出端，以接收所述一级时钟缓冲芯片组L1的第一扇出信号，并输出第二扇出信号；以及
所述PCIE交换芯片组P配置为可操作地连接到所述二级时钟缓冲芯片组L2的输出端，以接收所述二级时钟缓冲芯片组L2的第二扇出信号。
3.根据权利要求2所述的时钟电路，
所述时钟信号S包括多个外部时钟信号ShN，其中N为外部时钟信号的数量，N大于等于2；
所述一级时钟缓冲芯片组L1包括多个一级时钟缓冲芯片L1N，所述多个一级时钟缓冲芯片L1N配置为可操作地接收相应的外部时钟信号ShN，并输出N个第一扇出信号；
所述二级时钟缓冲芯片组L2包括多个二级时钟缓冲芯片L2N，所述多个二级时钟缓冲芯片L2N配置为可操作地连接到相应的所述多个一级时钟缓冲芯片L1N的输出端，以接收N个所述第一扇出信号，并输出N个第二扇出信号；以及
所述PCIE交换芯片组P包括多个PCIE交换芯片PN，所述多个PCIE交换芯片PN配置为可操作地连接到相应的所述多个二级时钟缓冲芯片L2N的输出端，以接收所述N个第二扇出信号。
4.根据权利要求2所述的时钟电路，其中，所述时钟信号S为一个外部时钟信号Sh1并且所述PCIE交换芯片组包括N个PCIE交换芯片P1-PN，其中所述N大于等于2：
所述一级时钟缓冲芯片组L1包括N个一级时钟缓冲芯片L11-L1N；
所述二级时钟缓冲芯片组L2包括N个二级时钟缓冲芯片L21-L2N；
并且其中，
所述一级时钟缓冲芯片组L1中的一个一级时钟缓冲芯片L11，L12，…L1N作为接收时钟缓冲芯片，配置为接收所述一个外部时钟信号Sh1；
每个所述一级时钟缓冲芯片L1i具有第一输出端子L1ioutput1和第二输出端子L1iouput2，所述第一输出端子L1ioutput1连接到二级缓冲芯片组L2中的相应二级时钟缓冲芯片L2i的输入端子，所述第二输出端子L1ioutput2连接到所述一级时钟缓冲芯片组L1中的下一个一级时钟缓冲芯片L1j的输入端子，其中i为1到N中的一个，j＝i+1；
所述相应二级时钟缓冲芯片L2i的一个输出端子连接到所述PCIE交换芯片组P中的相应PCIE交换芯片Pi。
5.根据权利要求1所述的时钟电路，其中，所述时钟信号S包括外部时钟信号Sh和第一本地时钟信号Sr1，
所述一级时钟缓冲芯片组L1配置为可操作地接收所述外部时钟信号Sh，并输出第一扇出信号；
所述二级时钟缓冲芯片组L2配置为可操作地接收所述第一本地时钟信号Sr1，并输出第二扇出信号；
所述PCIE交换芯片组P配置为可操作地接收所述第一扇出信号和第二扇出信号。
6.根据权利要求5所述的时钟电路，其中，所述时钟信号S包括多个外部时钟信号ShN，其中N为外部时钟信号的数量；
所述一级时钟缓冲芯片组L1包括多个一级时钟缓冲芯片L1N，所述多个一级时钟缓冲芯片L1N配置为可操作地接收相应的外部时钟信号ShN，并输出N个第一扇出信号；
所述二级时钟缓冲芯片组L2包括一个或多个二级时钟缓冲芯片L2N，所述一个或多个二级时钟缓冲芯片L2N配置为可操作地接收所述第一本地时钟信号Sr1，并输出N个第二扇出信号；以及
所述PCIE交换芯片组P包括多个PCIE交换芯片PN，所述多个PCIE交换芯片PN配置为可操作地接收相应的所述N个第一扇出信号和N个第二扇出信号。
7.根据权利要求5所述的时钟电路，其中，所述时钟信号S为一个外部时钟信号Sh1并且所述PCIE交换芯片组包括N个PCIE交换芯片P1-PN，其中所述N大于等于2：
所述一级时钟缓冲芯片组L1包括N个一级时钟缓冲芯片L11-L1N；
所述二级时钟缓冲芯片组L2包括N个二级时钟缓冲芯片L21-L2N；
并且其中，
所述一级时钟缓冲芯片组L1中的一个一级时钟缓冲芯片L11，L12，…L1N作为接收时钟缓冲芯片，配置为接收所述一个外部时钟信号Sh1；
每个所述一级时钟缓冲芯片L1i具有输出第一扇出信号的第一输出端子L1ioutput1和第二输出端子L1iouput2，所述第一输出端子L1ioutput1连接N个PCIE交换芯片中相应的一个Pi，所述第二输出端子L1ioutput2连接到所述一级时钟缓冲芯片组L1中的下一个一级时钟缓冲芯片L1j的输入端子，其中i为1到N中的一个，j＝i+1；
所述相应二级时钟缓冲芯片L2i配置为可操作地接收所述第一本地时钟信号Sr1，并输出相应的第二扇出信号；
所述N个PCIE交换芯片P1-PN中的每一个Pi配置为可操作地接收来自所述相应第一输出端子L1ioutput1的第一扇出信号和来自所述相应二级时钟缓冲信号L2i的第二扇出信号。
8.根据权利要求1所述的时钟电路，其中，所述时钟信号S包括第一本地时钟信号Sr1和二号本地时钟信号Sr2，
所述一级时钟缓冲芯片组L1配置为可操作地接收所述第一本地时钟信号Sr1，并输出第一扇出信号；
所述二级时钟缓冲芯片组L2配置为可操作地接收所述第一扇出信号，并输出第二扇出信号；
所述PCIE交换芯片组P配置为接收所述第二扇出信号和二号本地时钟信号Sr2。
9.根据权利要求1-8中任意一项所述的时钟电路，进一步包括本地时钟源，配置为产生本地时钟信号Sr1，Sr2。
10.根据权利要求1-8中任意一项所述的时钟电路，其中，所述二级时钟缓冲芯片组L2配置为与外部设备相连接。
11.一种集成电路，包括如权利要求1-10中任意一项所述的时钟电路。
12.一种用于多模式PCIE扩频的时钟电路的方法，其中，所述时钟电路包括：一号时钟缓冲芯片L11、二号时钟缓冲芯片L12、三号时钟缓冲芯片L21、四号时钟缓冲芯片L22、一号PCIE交换芯片P1、二号PCIE交换芯片P2、一号本地时钟源和二号本地时钟源，该方法包括：
在第一模式下：
使能一号时钟缓冲芯片L11与三号时钟缓冲芯片L21之间的连接；
使能二号时钟缓冲芯片L12与四号时钟缓冲芯片L22之间的连接；
使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；
使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；
使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；
使能二号时钟缓冲芯片L12与二号外部时钟源之间的连接；或者
在第二模式下：
使能一号时钟缓冲芯片L11与二号时钟缓冲芯片L12以及三号时钟缓冲芯片L21之间的连接；
使能二号时钟缓冲芯片L12与四号时钟缓冲芯片L22之间的连接；
使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；
使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；
使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；或者
在第三模式下：
使能一号时钟缓冲芯片L11与一号PCIE交换芯片P1之间的连接；
使能二号时钟缓冲芯片L12与二号PCIE交换芯片P2之间的连接；
使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；
使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；
使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；
使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；
使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接；
使能二号时钟缓冲芯片L12与二号外部时钟源之间的连接；或者
在第四模式下：
使能一号时钟缓冲芯片L11与二号时钟缓冲芯片L12以及一号PCIE交换芯片P1之间的连接；
使能二号时钟缓冲芯片L12与二号PCIE交换芯片P2之间的连接；
使能三号时钟缓冲芯片L21与一号本地时钟源之间的连接；
使能四号时钟缓冲芯片L22与一号本地时钟源之间的连接；
使能三号时钟缓冲芯片L21与一号PCIE交换芯片P1之间的连接；
使能四号时钟缓冲芯片L22与二号PCIE交换芯片P2之间的连接；
使能一号时钟缓冲芯片L11与一号外部时钟源之间的连接。
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