CN206649375U - 一种服务器时钟系统 - Google Patents
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Abstract
本实用新型涉及一种服务器时钟系统，其特征在于，包括背板和两个计算板节点,两个计算板节点分别为Non‑Legacy Node、Legacy Node；Non‑Legacy Node计算板节点上设有第一时钟源、第一数据选择器、第一时钟缓冲器；Legacy Node计算板节点上设有第二时钟源、第二数据选择器、第二时钟缓冲器；每个计算板节点都有时钟源，提供给计算板上的处理器及PCIe等设备，相较于传统的将时钟源放在外部板卡上的做法，此设计减少了对外部板卡的依赖性，设计更加灵活，功能更加集中。
Description
技术领域
本实用新型属于服务器设计技术领域，具体涉及一种服务器时钟系统。
背景技术
处理器和PCIe设备参考时钟都是100MHZ，由于时钟展频的需要，在多路服务器中所有参考时钟必须保证同源设计，即时钟源只有一个以保证设备参考时钟同相位。传统时钟设计是将时钟源放在两个计算板之外，比如背板或其它板卡上，在服务器具体设计时，由于服务器形态和架构设计的需要，可能并没有合适的板卡承担时钟源的放置，为了降低加工成本和设计复杂度，要将背板设计成无源背板，这种情况下时钟源不能放置在背板上。此为现有技术的不足之处。
实用新型内容
本实用新型的目的在于，针对上述现有技术存在的缺陷，提供设计一种服务器时钟系统，以解决上述技术问题。
一种服务器时钟系统，其特征在于，包括板卡组，所述板卡组包括背板和两个计算板节点，两个计算板节点分别为Non-Legacy Node、Legacy Node；
Non-Legacy Node上设有第一时钟源、第一数据选择器、第一时钟缓冲器；LegacyNode上设有第二时钟源、第二数据选择器、第二时钟缓冲器；
第一时钟源、第二时钟源、第一数据选择器、第二数据选择器均分别设有1通道、0通道；
第一时钟源的1通道经背板线路与第二数据选择器的1通道连接，第二时钟源的1通道经背板线路与第一数据选择器的1通道连接，第一时钟源的0通道与第一数据选择器的0通道连接，第二时钟源的0通道与第二数据选择器的0通道连接；
第一数据选择器的输出端与第一时钟缓冲器的输入端连接，第二数据选择器的输出端与第二时钟缓冲器的输入端连接；
第一数据选择器、第二数据选择器分别设有信号选择输入端SEL，第一、第二数据选择器的信号选择输入端SEL均与Legacy_N信号连接。
每个计算板节点硬件结构一致。
优选地，每个计算板节点设有4颗处理器，两个计算板节点组成8路服务器，每个计算板也可组成独立的4路服务器。
时钟源输出两路同相位的时钟。
时钟源输出两路同相位的100MHZ时钟。
时钟缓冲器扇出多路时钟给下游设备，下游设备包括处理器、PCIe设备。
所述背板为无源背板。
本实用新型的有益效果在于，每个计算板节点都有时钟源，提供给计算板上的处理器及PCIe等设备，背板设计成无源板。相较于传统的将时钟源放在外部板卡上的做法，这种时钟设计无需设计专门板卡放置时钟电源，减少了对外部板卡的依赖性，设计更加灵活，功能更加集中，因此也利于板卡调试和测试。
此外，本实用新型设计原理可靠，结构简单，具有非常广泛的应用前景。
由此可见，本实用新型与现有技术相比，具有实质性特点和进步，其实施的有益效果也是显而易见的。
附图说明
图1为一种服务器时钟系统结构框图。
图2为8路服务器时钟系统结构连接图。
图3为4路服务器时钟系统结构连接图。
其中，U11、 U21-时钟源，U12、U22-数据选择器（MUX芯片），U13、U23-时钟缓冲器（时钟buffer芯片），B-背板，计算板节点- Non-Legacy Node，计算板节点-Legacy Node。
具体实施方式
下面结合附图并通过具体实施例对本实用新型进行详细阐述，以下实施例是对本实用新型的解释，而本实用新型并不局限于以下实施方式。
如图1所示，一种服务器时钟系统，包括板卡组，所述板卡组包括背板B和两个计算板节点，两个计算板节点分别为Non-Legacy Node、Legacy Node；
Non-Legacy Node上设有第一时钟源U11、第一数据选择器U12、第一时钟缓冲器U13；Legacy Node上设有第二时钟源U21、第二数据选择器U22、第二时钟缓冲器U23；
第一时钟源U11、第二时钟源U21、第一数据选择器U12、第二数据选择器U22均分别设有1通道、0通道；
第一时钟源U11的1通道经背板B线路与第二数据选择器U22的1通道连接，第二时钟源U21的1通道经背板线路与第一数据选择器U12的1通道连接，第一时钟源U11的0通道与第一数据选择器U12的0通道连接，第二时钟源U21的0通道与第二数据选择器U22的0通道连接；
第一数据选择器U12的输出端与第一时钟缓冲器U13的输入端连接，第二数据选择器U22的输出端与第二时钟缓冲器U23的输入端连接；
第一数据选择器U12、第二数据选择器U22分别设有信号选择输入端SEL，第一数据选择器U12、第二数据选择器U22的信号选择输入端SEL均与Legacy_N信号连接。
整套设计由Legacy Node、Non-Legacy Node、背板B 3块板卡组成，每个计算板节点上有4颗处理器，两个计算板节点可以组成8路服务器，每个计算板也可以组成独立的4路服务器。根据物理位置及逻辑地位不同，计算板节点划分为Legacy和Non-Legacy，并由Legacy_N信号来区分。在各种模式和配置下，Legacy_N信号电平状态如表1所示。
表1
每个计算板节点硬件结构完全一致。
U11、 U21：是时钟源，输出两路同相位的100MHZ时钟。
U12、U22：是数据选择器（MUX芯片），用于时钟输入选择。
U13、U23：是时钟缓冲器（时钟buffer芯片），可以扇出多路时钟给下游设备，如处理器、PCIe设备。
8路模式时：Legacy Node上Legacy_N信号为0，U22的通道0选通。时钟buffer接收本板时钟源U21。Non-Legacy Node上Legacy_N信号为1，因此U12的通道1选通，因此时钟buffer接收Legacy Node上的时钟源U21。如上所述，两个计算板节点的时钟都是来自Legacy Node上的时钟源U21，如图2所示。
4路模式时：两个计算板节点的Legacy_N信号都为0，U12、 U22的通道0选通。两个计算板节点都是接收来自本板的时钟源。在双4路模式时，两个计算板互不影响，各自组成自己的时钟域，如图3所示。
本实用新型的说明书和权利要求书中的术语“第一”、“第二”、“第三”等（如果存在）是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
以上公开的仅为本实用新型的优选实施方式，但本实用新型并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本实用新型原理前提下所作的若干改进和润饰，都应落在本实用新型的保护范围内。
Claims (8)
1.一种服务器时钟系统，其特征在于，包括板卡组，所述板卡组包括背板和两个计算板节点，两个计算板节点分别为Non-Legacy Node、Legacy Node；
Non-Legacy Node上设有第一时钟源、第一数据选择器、第一时钟缓冲器；Legacy Node上设有第二时钟源、第二数据选择器、第二时钟缓冲器；
第一时钟源、第二时钟源、第一数据选择器、第二数据选择器均分别设有1通道、0通道；
第一时钟源的1通道经背板线路与第二数据选择器的1通道连接，第二时钟源的1通道经背板线路与第一数据选择器的1通道连接，第一时钟源的0通道与第一数据选择器的0通道连接，第二时钟源的0通道与第二数据选择器的0通道连接；
第一数据选择器的输出端与第一时钟缓冲器的输入端连接，第二数据选择器的输出端与第二时钟缓冲器的输入端连接；
第一数据选择器、第二数据选择器分别设有信号选择输入端SEL，第一、第二数据选择器的信号选择输入端SEL均与Legacy_N信号连接。
2.根据权利要求1所述的一种服务器时钟系统，其特征在于，每个计算板节点硬件结构一致。
3.根据权利要求1所述的一种服务器时钟系统，其特征在于，每个计算板节点设有4颗处理器，两个计算板节点组成8路服务器。
4.根据权利要求1所述的一种服务器时钟系统，其特征在于，每个计算板节点组成独立的4路服务器。
5.根据权利要求1所述的一种服务器时钟系统，其特征在于，时钟缓冲器扇出多路时钟给下游设备，下游设备包括处理器、PCIe设备。
6.根据权利要求1所述的一种服务器时钟系统，其特征在于，所述背板为无源背板。
7.根据权利要求1所述的一种服务器时钟系统，其特征在于，时钟源输出两路同相位的时钟。
8.根据权利要求1所述的一种服务器时钟系统，其特征在于，时钟源输出两路同相位的100MHZ时钟。
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Country Status (1)
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|---|---|---|---|---|
| CN107992437A (zh) * | 2017-12-12 | 2018-05-04 | 郑州云海信息技术有限公司 | 一种支持双控模式的硬盘背板连接方法、系统及连接线缆 |
| CN109508065A (zh) * | 2018-11-13 | 2019-03-22 | 郑州云海信息技术有限公司 | 一种时钟信号选择系统以及服务器 |
| CN112783814A (zh) * | 2019-11-06 | 2021-05-11 | 中科寒武纪科技股份有限公司 | 用于多模式pcie扩频的时钟电路、电子装置及其方法 |
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