WO2011128951A1 - 差動出力回路 - Google Patents

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児島裕貴
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パナソニック株式会社
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    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
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    • H04L25/028—Arrangements specific to the transmitter end
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    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0286—Provision of wave shaping within the driver

Definitions

  • the present invention relates to a differential output circuit integrated in a semiconductor, and more particularly to a differential output circuit having a function of adjusting a slew rate, which is a transition time of a waveform output, in order to realize high-speed transmission of the waveform. .
  • differential output circuits such as LVDS (Low Voltage Differential Signals) interfaces have been adopted as high-speed signal transmission means.
  • LVDS Low Voltage Differential Signals
  • FIG. 7 shows a configuration example of a general differential output circuit.
  • the differential output circuit 80 outputs a pair of output signals OUT81 and OUT82 corresponding to the input signal IN to the receiving unit 90, and includes an inverter 800, current sources IS81 and IS82, and switching elements SW81 to SW84. .
  • a load resistor R90 and a parasitic capacitance C90 are added to the signal lines L81 and L82.
  • the signal level of the non-inverted signal INP changes from the low level to the high level
  • the signal level of the inverted signal INN changes from the high level to the low level.
  • the switching elements SW81 and SW84 transition from the on state to the off state
  • the switching elements SW82 and SW83 transition from the off state to the on state.
  • the direct current supplied from the current source IS81 flows into the ground node via the switching element SW82, the signal line L82, the load resistor R90, the signal line L81, the switching element SW83, and the current source IS82.
  • the signal level of the non-inverted signal INP transitions from a high level to a low level
  • the signal level of the inverted signal INN transitions from a low level to a high level.
  • the switching elements SW81 and SW84 transition from the off state to the on state
  • the switching elements SW82 and SW83 transition from the on state to the off state.
  • the direct current supplied from the current source IS81 flows into the ground node via the switching element SW81, the signal line L81, the load resistor R90, the signal line L82, the switching element SW84, and the current source IS82.
  • Ringing and transmission reflection can be considered as factors that deteriorate the waveform quality. Ringing and transmission reflection are affected by parasitic components (inductance component (L), capacitance component (C), resistance component (R)) in IO cells, lead frames, and bonding wires on the differential output circuit side and the receiving unit side, It occurs due to the influence of parasitic components between the semiconductor chip and the substrate wiring on the board on which the semiconductor chip is mounted. Also, ringing and transmission reflection are closely related to transmission speed and slew rate, and it is necessary to select an optimal slew rate in order to realize high-speed transmission with good waveform quality.
  • Patent Document 1 a variable capacitor is provided between two signal lines for transmitting a pair of output signals constituting a differential signal, and the capacitance value of the variable capacitor is adjusted by register control. A technique for adjusting the slew rate is described.
  • the waveform line a91 indicates the waveform of the output signal when the capacitance value of the variable capacitor (variable capacitor provided between the two signal lines for transmitting the output signal) is relatively small, and the waveform line a92. Shows the waveform of the output signal when the capacitance value of the variable capacitor is relatively large.
  • the slew rate of the output signal does not change during the period from to the cross point CP9. This is because the slew rate of the output signal is determined by the CR time constant defined by the ON resistance value of the switching element, the resistance value of the external load resistance, the capacitance value of the variable capacitor, and the capacitance value of the parasitic capacitance of the signal line. It is. Thus, it is difficult for the technique of Patent Document 1 to linearly adjust the slew rate of the output signal.
  • an object of the present invention is to provide a differential output circuit capable of improving the waveform quality of an output signal by adjusting the slew rate substantially linearly.
  • the differential output circuit is a circuit that outputs first and second output signals, and outputs the first and second current sources and the first output signal.
  • a first switching element connected between the first output node for the first current source and the first current source; a second output node for outputting the second output signal; and the first current
  • a second switching element connected between the source, a third switching element connected between the first output node and the second current source, the second output node, and the A fourth switching element connected to the second current source, and the first and fourth switching elements are in an on state and the second and third switching elements are in an off state. Output state and the first and fourth switches.
  • the second output state in which the second and third switching elements are in the on state and the second output state is switched from the first output state to the second output state.
  • the first and fourth switching elements are switched from the on state to the off state after the variable delay time has elapsed since the switching of the second and third switching elements from the off state to the on state
  • the second and third switching elements are switched after the variable delay time has elapsed after the first and fourth switching elements are switched from the off state to the on state.
  • a control unit that switches the switching element from the on state to the off state.
  • the slew rate of the output signal can be adjusted while shifting the cross point of the output signal by adjusting the variable delay time, so that the slew rate of the output signal can be adjusted almost linearly. Thereby, the waveform quality of an output signal can be improved.
  • the control unit is provided with first and second input signals whose signal levels change complementarily, and the control unit receives a second voltage from the first voltage level of the first input signal.
  • a first amplifier for generating a first control signal by delaying a transition to a voltage level by a time constant corresponding to the variable delay time; and a second voltage from a first voltage level of the second input signal.
  • a second amplifier for generating a second control signal by delaying the transition to the level by a time constant corresponding to the variable delay time; and a first voltage level from the second voltage level of the first input signal.
  • a third amplifier for generating a third control signal by delaying the transition to a time constant corresponding to the variable delay time, and from the second voltage level of the second input signal to the first voltage level.
  • the fourth transition is delayed by a time constant corresponding to the variable delay time.
  • a first amplifier that generates a control signal the time constant of each of the first to fourth amplifiers is variable, and the first switching element has a signal level of the first control signal. When it is the first voltage level, it is turned on, when the signal level of the first control signal is the second voltage level, it is turned off, and the second switching element is 2 is turned on when the signal level of the control signal is the first voltage level, and is turned off when the signal level of the second control signal is the second voltage level. 3 switching element is turned off when the signal level of the third control signal is the first voltage level, and when the signal level of the third control signal is the second voltage level.
  • the turning element is turned off when the signal level of the fourth control signal is the first voltage level, and turned on when the signal level of the fourth control signal is the second voltage level. It may be in a state.
  • the variable delay time can be adjusted by adjusting the time constants of the first to fourth amplifiers.
  • Each of the first to fourth amplifiers includes a resistor and a capacitor that define a time constant of the amplifier.
  • a resistance value of the resistor and a capacitance of the capacitor At least one of the values may be variable.
  • each of the first to fourth amplifiers includes a resistor, a capacitor, and a current source that define a time constant of the amplifier.
  • a resistance value of the resistor, At least one of the capacitance value of the capacitor and the current value of the current source may be variable.
  • the first to fourth amplifiers are adjusted by adjusting at least one of the resistance value of the resistor, the capacitance value of the capacitor, and the current value of the current source included in each of the first to fourth amplifiers.
  • the time constant of each of the four amplifiers can be adjusted.
  • the slew rate of the output signal can be adjusted almost linearly, and the waveform quality of the output signal can be improved.
  • FIG. 3 is a diagram for explaining the operation of the differential output circuit shown in FIG. 1.
  • the figure for demonstrating the waveform of the output signal of the differential output circuit shown in FIG. The figure for demonstrating the modification 1 of the control part shown in FIG.
  • the figure for demonstrating the modification 2 of the control part shown in FIG. The figure which shows the structural example of the conventional differential output circuit.
  • FIG. 8 is a diagram for explaining an operation of the differential output circuit illustrated in FIG. 7.
  • FIG. 1 shows a configuration example of a differential output circuit.
  • the differential output circuit 10 outputs a pair of output signals OUT1 and OUT2 corresponding to the input signal IN to the receiving unit 20, and includes an inverter 100, an output unit 101, and a control unit 102.
  • a load resistor R20 and a parasitic capacitance C20 are added to the signal lines L1 and L2.
  • the inverter 100 inverts the input signal IN to generate an inverted signal INN.
  • the output unit 101 includes current sources IS1 and IS2 and switching elements SW1 to SW4.
  • Switching element SW1 is connected between output node N1 (node for outputting output signal OUT1) and current source IS1
  • switching element SW2 is connected to output node N2 (node for outputting output signal OUT2). It is connected between the current source IS1.
  • Switching element SW3 is connected between output node N1 and current source IS2, and switching element SW4 is connected between output node N2 and current source IS2.
  • the control unit 102 includes a state in which the switching elements SW1 and SW4 are in the on state and the switching elements SW2 and SW3 are in the off state (first output state), a state in which the switching elements SW1 and SW4 are in the off state, and the switching element SW2 , SW3 is switched to the on state (second output state).
  • first output state a state in which the switching elements SW1 and SW4 are in the off state
  • second output state the switching element SW2 , SW3 is switched to the on state
  • the control unit 102 switches the switching elements SW2 and SW3 from the off state to the on state after the variable delay time ⁇ t has elapsed.
  • SW1 and SW4 are switched from the on state to the off state.
  • control unit 102 switches the switching elements SW1 and SW4 from the off state to the on state after the variable delay time ⁇ t has elapsed.
  • SW2 and SW3 are switched from the on state to the off state.
  • the variable delay time ⁇ t can be changed by register control (control signal CTRL from the register 30).
  • the control unit 102 includes amplifiers 111 to 114 that generate control signals S1 to S4 for controlling on / off of the switching elements SW1 to SW4, respectively.
  • the amplifiers 111 and 112 respectively delay the transition from the low level to the high level of the inverted signal INN and the non-inverted signal INP (that is, the input signal IN) by a predetermined time constant (time constant corresponding to the variable delay time ⁇ t).
  • the control signals S1 and S2 are generated, and the amplifiers 113 and 114 change the inversion signal INN and the non-inversion signal INP from high level to low level, respectively, with a predetermined time constant (time constant corresponding to the variable delay time ⁇ t).
  • the time constants of the amplifiers 111 to 114 can be changed by register control (control signal CTRL from the register 30).
  • each of the amplifiers 111 and 112 may include an nMOS transistor Tr11, a resistor R11, and a variable capacitor C11.
  • the source of the nMOS transistor Tr11 is connected to the ground node, and the inverted signal INN (or non-inverted signal INP) is applied to the gate of the nMOS transistor Tr11.
  • the resistor R11 is connected between the drain of the nMOS transistor Tr11 and a power supply node (a node to which the power supply voltage Vcc is applied), and the variable capacitor C11 is connected between the drain of the nMOS transistor Tr11 and the ground node. Further, the capacitance value of the variable capacitor C11 can be changed by a control signal CTRL from the register 30.
  • Each of the amplifiers 113 and 114 may include an nMOS transistor Tr12, a resistor R12, and a variable capacitor C12.
  • the drain of the nMOS transistor Tr12 is connected to the power supply node, and the inverted signal INN (or the non-inverted signal INP) is applied to the gate of the nMOS transistor Tr12.
  • the resistor R12 is connected between the source of the nMOS transistor Tr12 and the ground node, and the variable capacitor C12 is connected between the source of the nMOS transistor Tr12 and the ground node. Further, the capacitance value of the variable capacitor C12 can be changed by the control signal CTRL from the register 30.
  • the time constant of the amplifier 111 (time constant when the control signal S1 transits from high level to low level) is increased, and as a result The time from when the switching elements SW2 and SW3 transition from the off state to the on state until the switching element SW1 transitions from the on state to the off state (that is, the variable delay time ⁇ t) can be increased.
  • the variable delay time ⁇ t can be adjusted by the control signal CTRL.
  • the signal level of the non-inverted signal INP changes from the low level to the high level
  • the signal level of the inverted signal INN changes from the high level to the low level.
  • the signal level of the control signal S1 changes from a high level to a low level
  • the signal level of the control signal S4 changes from a low level to a high level.
  • the switching elements SW1 and SW4 transition from the off state to the on state.
  • the signal level of the control signal S2 changes from a low level to a high level with a time constant defined by the capacitance value of the variable capacitor C11 and the resistance value of the resistor R11 of the amplifier 112, and the signal level of the control signal S3 is A transition is made from a high level to a low level with a time constant defined by the capacitance value of the variable capacitor C12 113 and the resistance value of the resistor R12. Therefore, the signal level of the control signal S2 does not reach the high level and the signal level of the control signal S3 reaches the low level until the variable delay time ⁇ t elapses from the time t1 (that is, until the time t2 is reached). do not do. Therefore, the switching elements SW2 and SW3 are maintained in the on state.
  • the direct current supplied from the current source IS1 passes through the switching elements SW1 to SW4 and the load resistor R20. Flow into the ground node. Therefore, a current corresponding to the difference between the direct current flowing from the current source IS1 and the current flowing through the switching elements SW1 to SW4 flows through the load resistor R20, and the output signals OUT1 and OUT2 fluctuate transiently.
  • the signal level of the control signal S2 reaches a high level
  • the signal level of the control signal S3 reaches a low level.
  • the switching elements SW2 and SW3 transition from the on state to the off state.
  • the switching elements SW1 and SW4 are in the on state and the switching elements SW2 and SW3 are in the off state, so that the direct current supplied from the current source IS1 is It flows into the ground node via the switching element SW1, the signal line L1, the load resistor R20, the signal line L2, the switching element SW4, and the current source IS2. Therefore, a current flows through the load resistor R20 in the direction A in the figure, and the output signals OUT1 and OUT2 have constant values.
  • the signal level of the non-inverted signal INP changes from high level to low level
  • the signal level of the inverted signal INN changes from low level to high level.
  • the signal level of the control signal S2 changes from a high level to a low level
  • the signal level of the control signal S3 changes from a low level to a high level.
  • the switching elements SW2 and SW3 transition from the off state to the on state.
  • the signal level of the control signal S1 changes from a low level to a high level with a time constant defined by the capacitance value of the variable capacitor C11 and the resistance value of the resistor R11 of the amplifier 111, and the signal level of the control signal S4 is The transition is made from the high level to the low level with a time constant defined by the capacitance value of the variable capacitor C12 and the resistance value of the resistor R12. Therefore, the signal level of the control signal S1 does not reach the high level until the variable delay time ⁇ t elapses from the time t3 (that is, until the time t4), and the signal level of the control signal S4 reaches the low level. do not do. Therefore, the switching elements SW1 and SW4 are maintained in the on state.
  • the signal level of the control signal S1 reaches a high level
  • the signal level of the control signal S4 reaches a low level.
  • the switching elements SW1 and SW4 transition from the on state to the off state.
  • the switching elements SW1 and SW4 are in the off state, and the switching elements SW2 and SW3 are in the on state, so that the direct current supplied from the current source IS1 is switched It flows into the ground node via element SW2, signal line L2, load resistor R20, signal line L1, switching element SW3, and current source IS2. Therefore, a current flows through the load resistor R20 in the direction B in the figure, and the output signals OUT1 and OUT2 have constant values.
  • the above-described operations from time t1 to t4 are repeated. That is, the first output state (the switching elements SW1 and SW4 are in the on state and the switching elements SW2 and SW3 are in the off state) to the second output state (the switching elements SW1 and SW4 are in the off state and the switching is performed).
  • the elements SW2 and SW3 are switched to the ON state) or when switching from the second output state to the first output state, all the switching elements SW1 to SW4 are turned on.
  • the waveform line a1 shows the waveforms of the output signals OUT1 and OUT2 when the variable delay time ⁇ t is relatively short (when the time constants of the amplifiers 111 to 114 are relatively small), and the waveform line a2 is the variable delay time ⁇ t. Shows the waveforms of the output signals OUT1 and OUT2 when is relatively long (when the time constants of the amplifiers 111 to 114 are relatively large).
  • the variable delay time ⁇ t is increased, as shown in FIG. 4, the slew rate of the output signals OUT1 and OUT2 is reduced (the waveforms of the output signals OUT1 and OUT2 are reduced), and the cross point CP of the output signals OUT1 and OUT2 is delayed. To do.
  • the slew rate of the output signals OUT1 and OUT2 can be adjusted while shifting the cross point CP of the output signals OUT1 and OUT2.
  • the slew rate can be adjusted almost linearly, and the waveform quality of the output signal of the differential output circuit can be improved.
  • the design period of the differential output circuit can be shortened.
  • each of the amplifiers 111 and 112 may include a capacitor C13 and a variable resistor R13 instead of the capacitor C11 and the resistor R11 shown in FIG.
  • each of the amplifiers 113 and 114 may include a capacitor C14 and a variable resistor R14 instead of the variable capacitor C12 and the resistor R12 shown in FIG.
  • the resistance values of the variable resistors R13 and R14 can be changed by a control signal CTRL from the register 30. Even in such a configuration, the time constants of the amplifiers 111 to 114 can be adjusted by the control signal CTRL, and as a result, the variable delay time ⁇ t can be adjusted.
  • the control signal CTRL the control signal
  • the capacitance values of the capacitors C13 and C14 may be changeable by the control signal CTRL. That is, in each of the amplifiers 111 to 114, at least one of the resistance value of the resistor and the capacitance value of the capacitor may be variable.
  • each of the amplifiers 111 and 112 may include a capacitor C13 and a variable current source IS13 instead of the variable capacitor C11 shown in FIG.
  • Each of the amplifiers 113 and 114 may include a capacitor C14 and a variable current source IS14 instead of the variable capacitor C12 shown in FIG.
  • the current values of the variable current sources IS13 and IS14 can be changed by the control signal CTRL from the register 30. Even in such a configuration, the time constants of the amplifiers 111 to 114 can be adjusted by the control signal CTRL, and as a result, the variable delay time ⁇ t can be adjusted.
  • the variable delay time ⁇ t can be adjusted.
  • the resistance values of the resistors R11 and R12 may be changed by the control signal CTRL, and the capacitance values of the capacitors C13 and C14 can be changed by the control signal CTRL. It may be. That is, in each of the amplifiers 111 to 114, at least one of the resistance value of the resistor, the capacitance value of the capacitor, and the current value of the current source may be variable.
  • the differential output circuit described above can improve the waveform quality of the output signal by adjusting the slew rate of the output signal substantially linearly, and thus is useful for devices that perform high-speed data transmission.

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Abstract

　制御部(102)は、スイッチング素子(SW1,SW4)がオン状態であるとともにスイッチング素子(SW2,SW3)がオフ状態である第１の出力状態と、スイッチング素子(SW1,SW4)がオフ状態であるとともにスイッチング素子(SW2,SW3)がオン状態である第２の出力状態とを切り替える。また、制御部(102)は、第１の出力状態から第２の出力状態に切り替える場合には、スイッチング素子(SW2,SW3)をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に、スイッチング素子(SW1,SW4)をオン状態からオフ状態に切り替える。さらに、制御部(102)は、第２の出力状態から第１の出力状態に切り替える場合には、スイッチング素子(SW1,SW4)をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に、スイッチング素子(SW2,SW3)をオン状態からオフ状態に切り替える。

Description

差動出力回路
　この発明は、半導体に集積される差動出力回路に関し、特に、波形の高速伝達を実現するために波形出力の立ち上がりおよび立ち下りの遷移時間であるスルーレートの調整機能を有する差動出力回路に関する。
　近年、集積回路の微細化／高速化に伴い、信号の高速伝達手段として、ＬＶＤＳ（Low Voltage Differential Signals）インターフェイスのような差動出力回路が採用されるようになってきている。
　図７は、一般的な差動出力回路の構成例を示す。差動出力回路８０は、入力信号ＩＮに応じた一対の出力信号ＯＵＴ８１，ＯＵＴ８２を受信部９０に出力するものであり、インバータ８００と、電流源ＩＳ８１，ＩＳ８２と、スイッチング素子ＳＷ８１～ＳＷ８４とを備える。信号線Ｌ８１，Ｌ８２には、負荷抵抗Ｒ９０および寄生容量Ｃ９０が付加されている。
　ここで、図８を参照して、図７に示した差動出力回路８０の動作について説明する。
　時刻ｔ９１になると、非反転信号ＩＮＰ（入力信号ＩＮ）の信号レベルは、ローレベルからハイレベルへ遷移し、反転信号ＩＮＮの信号レベルは、ハイレベルからローレベルへ遷移する。これにより、スイッチング素子ＳＷ８１，ＳＷ８４は、オン状態からオフ状態へ遷移し、スイッチング素子ＳＷ８２，ＳＷ８３は、オフ状態からオン状態へ遷移する。その結果、電流源ＩＳ８１から供給された直流電流は、スイッチング素子ＳＷ８２，信号線Ｌ８２，負荷抵抗Ｒ９０，信号線Ｌ８１，スイッチング素子ＳＷ８３，および電流源ＩＳ８２を経由して接地ノードに流れ込む。
　時刻ｔ９２になると、非反転信号ＩＮＰの信号レベルは、ハイレベルからローレベルへ遷移し、反転信号ＩＮＮの信号レベルは、ローレベルからハイレベルへ遷移する。これにより、スイッチング素子ＳＷ８１，ＳＷ８４は、オフ状態からオン状態へ遷移し、スイッチング素子ＳＷ８２，ＳＷ８３は、オン状態からオフ状態へ遷移する。その結果、電流源ＩＳ８１から供給された直流電流は、スイッチング素子ＳＷ８１，信号線Ｌ８１，負荷抵抗Ｒ９０，信号線Ｌ８２，スイッチング素子ＳＷ８４，電流源ＩＳ８２を経由して接地ノードに流れ込む。
　実際に信号の高速伝達を行うためには、誤動作を起こさないように出力信号ＯＵＴ８１，ＯＵＴ８２の波形品質を改善する必要がある。波形品質を悪くする要因としては、リンギングや伝送反射が考えられる。リンギングや伝送反射は、差動出力回路側および受信部側のＩＯセル，リードフレーム，ボンディングワイヤにおける寄生成分（インダクタンス成分（Ｌ），容量成分（Ｃ），抵抗成分（Ｒ））の影響や、半導体チップとその半導体チップが実装されているボード上の基板配線との間の寄生成分の影響により発生する。また、リンギングや伝送反射は、伝送速度やスルーレートと密接な関係があり、波形品質の良い高速伝送を実現するためには、最適なスルーレートを選択する必要がある。
　そこで、特許文献１には、差動信号を構成する一対の出力信号を伝送するための２本の信号線の間に可変容量を設け、レジスタ制御によって可変容量の容量値を調整することにより、スルーレートを調整する技術が記載されている。
特開２００５－１９１９１５公報
　しかしながら、特許文献１に示された技術（スルーレート調整）では、出力信号の波形品質を十分に改善することが困難であった。ここで、図９を参照して、出力信号の波形について説明する。なお、波形線ａ９１は、可変容量（出力信号を伝送するための２本の信号線の間に設けられた可変容量）の容量値が比較的小さい場合の出力信号の波形を示し、波形線ａ９２は、可変容量の容量値が比較的大きい場合の出力信号の波形を示している。可変容量の容量値を大きくすることにより、図９のように、クロスポイントＣＰ９から飽和電圧までの区間では、出力信号のスルーレートが小さくなる（出力信号の波形がなまる）が、立ち上がりポイントＲＰ９からクロスポイントＣＰ９までの区間では、出力信号のスルーレートは変化しない。これは、スイッチング素子のオン抵抗値，外部負荷抵抗の抵抗値，可変容量の容量値，信号線の寄生容量の容量値によって規定されるＣＲ時定数によって、出力信号のスルーレートが決定されるからである。このように、特許文献１の技術では、出力信号のスルーレートをリニアに調整することが困難である。
　そこで、この発明は、スルーレートをほぼリニアに調整することによって出力信号の波形品質を改善可能な差動出力回路を提供することを目的とする。
　この発明の１つの局面に従うと、差動出力回路は、第１および第２の出力信号を出力する回路であって、第１および第２の電流源と、上記第１の出力信号を出力するための第１の出力ノードと上記第１の電流源との間に接続された第１のスイッチング素子と、上記第２の出力信号を出力するための第２の出力ノードと上記第１の電流源との間に接続された第２のスイッチング素子と、上記第１の出力ノードと上記第２の電流源との間に接続された第３のスイッチング素子と、上記第２の出力ノードと上記第２の電流源との間に接続された第４のスイッチング素子と、上記第１および第４のスイッチング素子がオン状態であるとともに上記第２および第３のスイッチング素子がオフ状態である第１の出力状態と、上記第１および第４のスイッチング素子がオフ状態であるとともに上記第２および第３のスイッチング素子がオン状態である第２の出力状態とを切り替えるものであって、上記第１の出力状態から上記第２の出力状態へ切り替える場合には、上記第２および第３のスイッチング素子をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に上記第１および第４のスイッチング素子をオン状態からオフ状態に切り替え、上記第２の出力状態から上記第１の出力状態へ切り替える場合には、上記第１および第４のスイッチング素子をオフ状態からオン状態へ切り替えてから上記可変遅延時間が経過した後に上記第２および第３のスイッチング素子をオン状態からオフ状態へ切り替える制御部とを備える。
　上記差動出力回路では、可変遅延時間を調整することによって出力信号のクロスポイントをシフトさせながら出力信号のスルーレートを調整できるので、出力信号のスルーレートをほぼリニアに調整できる。これにより、出力信号の波形品質を改善できる。
　なお、上記制御部には、信号レベルが互いに相補的に変化する第１および第２の入力信号が与えられ、上記制御部は、上記第１の入力信号の第１の電圧レベルから第２の電圧レベルへの遷移を上記可変遅延時間に応じた時定数で遅延させて第１の制御信号を生成する第１のアンプと、上記第２の入力信号の第１の電圧レベルから第２の電圧レベルへの遷移を上記可変遅延時間に応じた時定数で遅延させて第２の制御信号を生成する第２のアンプと、上記第１の入力信号の第２の電圧レベルから第１の電圧レベルへの遷移を上記可変遅延時間に応じた時定数で遅延させて第３の制御信号を生成する第３のアンプと、上記第２の入力信号の第２の電圧レベルから第１の電圧レベルへの遷移を上記可変遅延時間に応じた時定数で遅延させて第４の制御信号を生成する第４のアンプとを含み、上記第１～第４のアンプの各々の時定数は、可変であり、上記第１のスイッチング素子は、上記第１の制御信号の信号レベルが第１の電圧レベルである場合にはオン状態になり、上記第１の制御信号の信号レベルが第２の電圧レベルである場合にはオフ状態になり、上記第２のスイッチング素子は、上記第２の制御信号の信号レベルが第１の電圧レベルである場合にはオン状態になり、上記第２の制御信号の信号レベルが第２の電圧レベルである場合にはオフ状態になり、上記第３のスイッチング素子は、上記第３の制御信号の信号レベルが第１の電圧レベルである場合にはオフ状態になり、上記第３の制御信号の信号レベルが第２の電圧レベルである場合にはオン状態になり、上記第４のスイッチング素子は、上記第４の制御信号の信号レベルが第１の電圧レベルである場合にはオフ状態になり、上記第４の制御信号の信号レベルが第２の電圧レベルである場合にはオン状態になっても良い。このように構成することにより、第１～第４のアンプの時定数を調整することによって可変遅延時間を調整できる。
　また、上記第１～第４のアンプの各々は、当該アンプの時定数を規定する抵抗および容量を含み、上記第１～第４のアンプの各々において、上記抵抗の抵抗値および上記容量の容量値のうち少なくとも一方は可変であっても良い。このように構成することにより、第１～第４のアンプの各々に含まれる抵抗の抵抗値および容量の容量値のうち少なくとも一方を調整することにより、第１～第４のアンプの各々の時定数を調整できる。
　または、上記第１～第４のアンプの各々は、当該アンプの時定数を規定する抵抗，容量，および電流源を含み、上記第１～第４のアンプの各々において、上記抵抗の抵抗値，上記容量の容量値，および電流源の電流値のうち少なくとも１つは可変であっても良い。このように構成することにより、第１～第４のアンプの各々に含まれる抵抗の抵抗値，容量の容量値，および電流源の電流値のうち少なくとも１つを調整することによって第１～第４のアンプの各々の時定数を調整できる。
　以上のように、出力信号のスルーレートをほぼリニアに調整でき、出力信号の波形品質を改善できる。
差動出力回路の構成例を示す図。 図１に示した制御部の構成例を示す図。 図１に示した差動出力回路の動作について説明するための図。 図１に示した差動出力回路の出力信号の波形について説明するための図。 図１に示した制御部の変形例１について説明するための図。 図１に示した制御部の変形例２について説明するための図。 従来の差動出力回路の構成例を示す図。 図７に示した差動出力回路の動作について説明するための図。 図７に示した差動出力回路の出力信号の波形について説明するための図。
　以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（差動出力回路）
　図１は、差動出力回路の構成例を示す。差動出力回路１０は、入力信号ＩＮに応じた一対の出力信号ＯＵＴ１，ＯＵＴ２を受信部２０に出力するものであり、インバータ１００と、出力部１０１と、制御部１０２とを備える。信号線Ｌ１，Ｌ２には、負荷抵抗Ｒ２０および寄生容量Ｃ２０が付加されている。インバータ１００は、入力信号ＩＮを反転させて反転信号ＩＮＮを生成する。
　　〔出力部〕
　出力部１０１は、電流源ＩＳ１，ＩＳ２と、スイッチング素子ＳＷ１～ＳＷ４とを含む。スイッチング素子ＳＷ１は、出力ノードＮ１（出力信号ＯＵＴ１を出力するためのノード）と電流源ＩＳ１との間に接続され、スイッチング素子ＳＷ２は、出力ノードＮ２（出力信号ＯＵＴ２を出力するためのノード）と電流源ＩＳ１との間に接続される。スイッチング素子ＳＷ３は、出力ノードＮ１と電流源ＩＳ２との間に接続され、スイッチング素子ＳＷ４は、出力ノードＮ２と電流源ＩＳ２との間に接続される。
　　〔制御部〕
　制御部１０２は、スイッチング素子ＳＷ１，ＳＷ４がオン状態であるとともにスイッチング素子ＳＷ２，ＳＷ３がオフ状態である状態（第１の出力状態）と、スイッチング素子ＳＷ１，ＳＷ４がオフ状態であるとともにスイッチング素子ＳＷ２，ＳＷ３がオン状態である状態（第２の出力状態）とを切り替える。また、制御部１０２は、第１の出力状態から第２の出力状態へ切り替える場合には、スイッチング素子ＳＷ２，ＳＷ３をオフ状態からオン状態に切り替えてから可変遅延時間Δｔが経過した後に、スイッチング素子ＳＷ１，ＳＷ４をオン状態からオフ状態に切り替える。さらに、制御部１０２は、第２の出力状態から第１の出力状態に切り替える場合には、スイッチング素子ＳＷ１，ＳＷ４をオフ状態からオン状態に切り替えてから可変遅延時間Δｔが経過した後に、スイッチング素子ＳＷ２，ＳＷ３をオン状態からオフ状態に切り替える。可変遅延時間Δｔは、レジスタ制御（レジスタ３０からの制御信号ＣＴＲＬ）によって変更可能である。例えば、制御部１０２は、スイッチング素子ＳＷ１～ＳＷ４のオン／オフを制御するための制御信号Ｓ１～Ｓ４をそれぞれ生成するアンプ１１１～１１４を含む。
　　〔アンプ〕
　アンプ１１１，１１２は、それぞれ、反転信号ＩＮＮおよび非反転信号ＩＮＰ（すなわち、入力信号ＩＮ）のローレベルからハイレベルの遷移を所定の時定数（可変遅延時間Δｔに対応する時定数）で遅延させて制御信号Ｓ１，Ｓ２を生成し、アンプ１１３，１１４は、それぞれ、反転信号ＩＮＮおよび非反転信号ＩＮＰのハイレベルからローレベルへの遷移を所定の時定数（可変遅延時間Δｔに対応する時定数）で遅延させて制御信号Ｓ３，Ｓ４を生成する。アンプ１１１～１１４の時定数は、レジスタ制御（レジスタ３０からの制御信号ＣＴＲＬ）によって変更可能である。
　図２のように、アンプ１１１，１１２の各々は、ｎＭＯＳトランジスタＴｒ１１と、抵抗Ｒ１１と、可変容量Ｃ１１とを含んでいても良い。ｎＭＯＳトランジスタＴｒ１１のソースは、接地ノードに接続され、ｎＭＯＳトランジスタＴｒ１１のゲートには、反転信号ＩＮＮ（または、非反転信号ＩＮＰ）が与えられる。抵抗Ｒ１１は、ｎＭＯＳトランジスタＴｒ１１のドレインと電源ノード（電源電圧Ｖｃｃが印加されるノード）との間に接続され、可変容量Ｃ１１は、ｎＭＯＳトランジスタＴｒ１１のドレインと接地ノードとの間に接続される。また、可変容量Ｃ１１の容量値は、レジスタ３０からの制御信号ＣＴＲＬによって変更可能である。また、アンプ１１３，１１４の各々は、ｎＭＯＳトランジスタＴｒ１２と、抵抗Ｒ１２と、可変容量Ｃ１２とを含んでいても良い。ｎＭＯＳトランジスタＴｒ１２のドレインは、電源ノードに接続され、ｎＭＯＳトランジスタＴｒ１２のゲートには、反転信号ＩＮＮ（または、非反転信号ＩＮＰ）が与えられる。抵抗Ｒ１２は、ｎＭＯＳトランジスタＴｒ１２のソースと接地ノードとの間に接続され、可変容量Ｃ１２は、ｎＭＯＳトランジスタＴｒ１２のソースと接地ノードとの間に接続される。また、可変容量Ｃ１２の容量値は、レジスタ３０からの制御信号ＣＴＲＬによって変更可能である。
　例えば、制御信号ＣＴＲＬによってアンプ１１１の可変容量Ｃ１１の容量値を増加させることにより、アンプ１１１の時定数（制御信号Ｓ１がハイレベルからローレベルへ遷移するときの時定数）を増加させ、その結果、スイッチング素子ＳＷ２，ＳＷ３がオフ状態からオン状態へ遷移してからスイッチング素子ＳＷ１がオン状態からオフ状態へ遷移するまでの時間（すなわち、可変遅延時間Δｔ）を増加させることができる。アンプ１１２～１１４についても同様である。このように、制御信号ＣＴＲＬによって可変遅延時間Δｔを調整できる。
　　〔動作〕
　次に、図３を参照して、図１に示した差動出力回路１０の動作について説明する。
　時刻ｔ１になると、非反転信号ＩＮＰの信号レベルは、ローレベルからハイレベルへ遷移し、反転信号ＩＮＮの信号レベルは、ハイレベルからローレベルへ遷移する。これにより、制御信号Ｓ１の信号レベルは、ハイレベルからローレベルへ遷移し、制御信号Ｓ４の信号レベルは、ローレベルからハイレベルへ遷移する。その結果、スイッチング素子ＳＷ１，ＳＷ４は、オフ状態からオン状態へ遷移する。一方、制御信号Ｓ２の信号レベルは、アンプ１１２の可変容量Ｃ１１の容量値および抵抗Ｒ１１の抵抗値によって規定される時定数でローレベルからハイレベルへ遷移し、制御信号Ｓ３の信号レベルは、アンプ１１３の可変容量Ｃ１２の容量値および抵抗Ｒ１２の抵抗値によって規定される時定数でハイレベルからローレベルへ遷移する。そのため、時刻ｔ１から可変遅延時間Δｔが経過するまで（すなわち、時刻ｔ２になるまで）、制御信号Ｓ２の信号レベルは、ハイレベルに到達せず、制御信号Ｓ３の信号レベルは、ローレベルに到達しない。したがって、スイッチング素子ＳＷ２，ＳＷ３は、オン状態のまま維持される。
　このように、時刻ｔ１～ｔ２の期間では、スイッチング素子ＳＷ１～ＳＷ４の全てがオン状態になっているので、電流源ＩＳ１から供給された直流電流は、スイッチング素子ＳＷ１～ＳＷ４および負荷抵抗Ｒ２０を経由して接地ノードに流れ込む。したがって、負荷抵抗Ｒ２０には、電流源ＩＳ１から流れる直流電流とスイッチング素子ＳＷ１～ＳＷ４に流れる電流との差分に応じた電流が流れ、出力信号ＯＵＴ１，ＯＵＴ２は、過渡的に変動する。
　時刻ｔ２になると、制御信号Ｓ２の信号レベルは、ハイレベルに到達し、制御信号Ｓ３の信号レベルは、ローレベルに到達する。これにより、スイッチング素子ＳＷ２，ＳＷ３は、オン状態からオフ状態へ遷移する。
　このように、時刻ｔ２～ｔ３の期間では、スイッチング素子ＳＷ１，ＳＷ４がオン状態になっており、スイッチング素子ＳＷ２，ＳＷ３がオフ状態になっているので、電流源ＩＳ１から供給された直流電流は、スイッチング素子ＳＷ１，信号線Ｌ１，負荷抵抗Ｒ２０，信号線Ｌ２，スイッチング素子ＳＷ４，および電流源ＩＳ２を経由して接地ノードに流れ込む。したがって、負荷抵抗Ｒ２０には、図中の方向Ａに電流が流れ、出力信号ＯＵＴ１，ＯＵＴ２は、一定値となる。
　時刻ｔ３になると、非反転信号ＩＮＰの信号レベルは、ハイレベルからローレベルへ遷移し、反転信号ＩＮＮの信号レベルは、ローレベルからハイレベルへ遷移する。これにより、制御信号Ｓ２の信号レベルは、ハイレベルからローレベルへ遷移し、制御信号Ｓ３の信号レベルは、ローレベルからハイレベルへ遷移する。その結果、スイッチング素子ＳＷ２，ＳＷ３は、オフ状態からオン状態へ遷移する。一方、制御信号Ｓ１の信号レベルは、アンプ１１１の可変容量Ｃ１１の容量値および抵抗Ｒ１１の抵抗値によって規定される時定数でローレベルからハイレベルへ遷移し、制御信号Ｓ４の信号レベルは、アンプ１１４の可変容量Ｃ１２の容量値および抵抗Ｒ１２の抵抗値によって規定される時定数でハイレベルからローレベルへ遷移する。そのため、時刻ｔ３から可変遅延時間Δｔが経過するまで（すなわち、時刻ｔ４になるまで）、制御信号Ｓ１の信号レベルは、ハイレベルに到達せず、制御信号Ｓ４の信号レベルは、ローレベルに到達しない。したがって、スイッチング素子ＳＷ１，ＳＷ４は、オン状態のまま維持される。
　このように、時刻ｔ３～ｔ４の期間では、スイッチング素子ＳＷ１～ＳＷ４の全てがオン状態になっているので、電流源ＩＳ１から供給された直流電流は、スイッチング素子ＳＷ１～ＳＷ４および負荷抵抗Ｒ２０を経由して接地ノードに流れ込む。したがって、負荷抵抗Ｒ２０には、電流源ＩＳ１から流れる直流電流とスイッチング素子ＳＷ１～ＳＷ４に流れる電流との差分に応じた電流が流れ、出力信号ＯＵＴ１，ＯＵＴ２は、過渡的に変動する。
　時刻ｔ４になると、制御信号Ｓ１の信号レベルは、ハイレベルに到達し、制御信号Ｓ４の信号レベルは、ローレベルに到達する。これにより、スイッチング素子ＳＷ１，ＳＷ４は、オン状態からオフ状態へ遷移する。
　このように、時刻ｔ４～ｔ５の期間では、スイッチング素子ＳＷ１，ＳＷ４オフ状態になっており、スイッチング素子ＳＷ２，ＳＷ３がオン状態になっているので、電流源ＩＳ１から供給された直流電流は、スイッチング素子ＳＷ２，信号線Ｌ２，負荷抵抗Ｒ２０，信号線Ｌ１，スイッチング素子ＳＷ３，および電流源ＩＳ２を経由して接地ノードに流れ込む。したがって、負荷抵抗Ｒ２０には、図中の方向Ｂに電流が流れ、出力信号ＯＵＴ１，ＯＵＴ２は、一定値となる。
　時刻ｔ５以降では、上述の時刻ｔ１～ｔ４の動作が繰り返される。すなわち、第１の出力状態（スイッチング素子ＳＷ１，ＳＷ４がオン状態であるとともにスイッチング素子ＳＷ２，ＳＷ３がオフ状態である状態）から第２の出力状態（スイッチング素子ＳＷ１，ＳＷ４がオフ状態であるとともにスイッチング素子ＳＷ２，ＳＷ３がオン状態である状態）へ切り替わる場合、または、第２の出力状態から第１の出力状態へ切り替わる場合に、スイッチング素子ＳＷ１～ＳＷ４の全てがオン状態になる。
　　〔スルーレート調整〕
　次に、図４を参照して、スルーレート調整について説明する。なお、波形線ａ１は、可変遅延時間Δｔが比較的短い場合（アンプ１１１～１１４の時定数が比較的小さい場合）の出力信号ＯＵＴ１，ＯＵＴ２の波形を示し、波形線ａ２は、可変遅延時間Δｔが比較的長い場合（アンプ１１１～１１４の時定数が比較的大きい場合）の出力信号ＯＵＴ１，ＯＵＴ２の波形を示している。可変遅延時間Δｔを長くすると、図４のように、出力信号ＯＵＴ１，ＯＵＴ２のスルーレートが小さくなる（出力信号ＯＵＴ１，ＯＵＴ２の波形がなまる）とともに、出力信号ＯＵＴ１，ＯＵＴ２のクロスポイントＣＰが遅延する。
　以上のように、可変遅延時間Δｔを調整することによって、出力信号ＯＵＴ１，ＯＵＴ２のクロスポイントＣＰをシフトさせながら出力信号ＯＵＴ１，ＯＵＴ２のスルーレートを調整できる。これにより、スルーレートをほぼリニアに調整でき、差動出力回路の出力信号の波形品質を改善できる。また、最適なスルーレートを選択できるので、差動出力回路の設計期間を短縮できる。
　（制御部の変形例１）
　なお、図５のように、アンプ１１１，１１２の各々は、図１に示した容量Ｃ１１および抵抗Ｒ１１に代えて容量Ｃ１３および可変抵抗Ｒ１３を含んでいても良い。また、アンプ１１３，１１４の各々は、図１に示した可変容量Ｃ１２および抵抗Ｒ１２に代えて容量Ｃ１４および可変抵抗Ｒ１４を含んでいても良い。可変抵抗Ｒ１３，Ｒ１４の抵抗値は、レジスタ３０からの制御信号ＣＴＲＬによって変更可能である。このように構成した場合も、制御信号ＣＴＲＬによってアンプ１１１～１１４の時定数を調整でき、その結果、可変遅延時間Δｔを調整できる。なお、図５に示したアンプ１１１～１１４において、容量Ｃ１３，Ｃ１４の容量値が制御信号ＣＴＲＬによって変更可能であっても良い。すなわち、アンプ１１１～１１４の各々において、抵抗の抵抗値および容量の容量値のうち少なくとも一方が可変であっても良い。
　（制御部の変形例２）
　また、図６のように、アンプ１１１，１１２の各々は、図１に示した可変容量Ｃ１１に代えて容量Ｃ１３および可変電流源ＩＳ１３を含んでいても良い。また、アンプ１１３，１１４の各々は、図１に示した可変容量Ｃ１２に代えて容量Ｃ１４および可変電流源ＩＳ１４を含んでいても良い。可変電流源ＩＳ１３，ＩＳ１４の電流値は、レジスタ３０からの制御信号ＣＴＲＬによって変更可能である。このように構成した場合も、制御信号ＣＴＲＬによってアンプ１１１～１１４の時定数を調整でき、その結果、可変遅延時間Δｔを調整できる。なお、図６に示したアンプ１１１～１１４の各々において、抵抗Ｒ１１，Ｒ１２の抵抗値が制御信号ＣＴＲＬによって変更可能であっても良いし、容量Ｃ１３，Ｃ１４の容量値が制御信号ＣＴＲＬによって変更可能であっても良い。すなわち、アンプ１１１～１１４の各々において、抵抗の抵抗値，容量の容量値，および電流源の電流値のうち少なくとも１つが可変であっても良い。
　以上説明したように、上述の差動出力回路は、出力信号のスルーレートをほぼリニアに調整することによって出力信号の波形品質を改善できるので、高速データ伝送を行う装置などに有用である。
１０　　差動出力回路
１０１　　出力部
ＩＳ１，ＩＳ２　　電流源
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４　　スイッチング素子
１０２　　制御部
１１１，１１２，１１３，１１４　　アンプ
Ｔｒ１１，Ｔｒ１２　　ｎＭＯＳトランジスタ
Ｃ１１，Ｃ１２　　可変容量
Ｒ１１，Ｒ１２　　抵抗
Ｃ１３，Ｃ１４　　容量
Ｒ１３，Ｒ１４　　可変抵抗
ＩＳ１３，ＩＳ１４　　可変電流源

Claims (4)

  1. 　第１および第２の出力信号を出力する回路であって、
    　第１および第２の電流源と、
    　前記第１の出力信号を出力するための第１の出力ノードと前記第１の電流源との間に接続された第１のスイッチング素子と、
    　前記第２の出力信号を出力するための第２の出力ノードと前記第１の電流源との間に接続された第２のスイッチング素子と、
    　前記第１の出力ノードと前記第２の電流源との間に接続された第３のスイッチング素子と、
    　前記第２の出力ノードと前記第２の電流源との間に接続された第４のスイッチング素子と、
    　前記第１および第４のスイッチング素子がオン状態であるとともに前記第２および第３のスイッチング素子がオフ状態である第１の出力状態と、前記第１および第４のスイッチング素子がオフ状態であるとともに前記第２および第３のスイッチング素子がオン状態である第２の出力状態とを切り替えるものであって、前記第１の出力状態から前記第２の出力状態へ切り替える場合には、前記第２および第３のスイッチング素子をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に前記第１および第４のスイッチング素子をオン状態からオフ状態に切り替え、前記第２の出力状態から前記第１の出力状態へ切り替える場合には、前記第１および第４のスイッチング素子をオフ状態からオン状態へ切り替えてから前記可変遅延時間が経過した後に前記第２および第３のスイッチング素子をオン状態からオフ状態へ切り替える制御部とを備える
    ことを特徴とする差動出力回路。
  2. 　請求項１において、
    　前記制御部には、信号レベルが互いに相補的に変化する第１および第２の入力信号が与えられ、
    　前記制御部は、
    　　前記第１の入力信号の第１の電圧レベルから第２の電圧レベルへの遷移を前記可変遅延時間に応じた時定数で遅延させて第１の制御信号を生成する第１のアンプと、
    　　前記第２の入力信号の第１の電圧レベルから第２の電圧レベルへの遷移を前記可変遅延時間に応じた時定数で遅延させて第２の制御信号を生成する第２のアンプと、
    　　前記第１の入力信号の第２の電圧レベルから第１の電圧レベルへの遷移を前記可変遅延時間に応じた時定数で遅延させて第３の制御信号を生成する第３のアンプと、
    　　前記第２の入力信号の第２の電圧レベルから第１の電圧レベルへの遷移を前記可変遅延時間に応じた時定数で遅延させて第４の制御信号を生成する第４のアンプとを含み、
    　前記第１～第４のアンプの各々の時定数は、可変であり、
    　前記第１のスイッチング素子は、前記第１の制御信号の信号レベルが第１の電圧レベルである場合にはオン状態になり、前記第１の制御信号の信号レベルが第２の電圧レベルである場合にはオフ状態になり、
    　前記第２のスイッチング素子は、前記第２の制御信号の信号レベルが第１の電圧レベルである場合にはオン状態になり、前記第２の制御信号の信号レベルが第２の電圧レベルである場合にはオフ状態になり、
    　前記第３のスイッチング素子は、前記第３の制御信号の信号レベルが第１の電圧レベルである場合にはオフ状態になり、前記第３の制御信号の信号レベルが第２の電圧レベルである場合にはオン状態になり、
    　前記第４のスイッチング素子は、前記第４の制御信号の信号レベルが第１の電圧レベルである場合にはオフ状態になり、前記第４の制御信号の信号レベルが第２の電圧レベルである場合にはオン状態になる
    ことを特徴とする差動出力回路。
  3. 　請求項２において、
    　前記第１～第４のアンプの各々は、当該アンプの時定数を規定する抵抗および容量を含み、
    　前記第１～第４のアンプの各々において、前記抵抗の抵抗値および前記容量の容量値のうち少なくとも一方は可変である
    ことを特徴とする差動出力回路。
  4. 　請求項２において、
    　前記第１～第４のアンプの各々は、当該アンプの時定数を規定する抵抗，容量，および電流源を含み、
    　前記第１～第４のアンプの各々において、前記抵抗の抵抗値，前記容量の容量値，および電流源の電流値のうち少なくとも１つは可変である
    ことを特徴とする差動出力回路。
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