JP2017529791A - 高速ｄｃ結合通信のための共通ゲート増幅器 - Google Patents

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Abstract

受信機（３０５）は、差動入力および差動出力を有する差動共通ゲート増幅器（３１０）を備え、ここにおいて、差動入力は、第１の入力および第２の入力を備え、差動共通ゲート増幅器（３１０）は、差動入力での入力差動信号を差動出力での増幅された差動信号に増幅するように構成される。受信機はまた、入力差動信号の共通モード電圧を検知するように構成される共通モード電圧検知器（３２２）と、第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラックするレプリカ電圧を生成するように構成されるレプリカ回路と、検知された共通モード電圧をレプリカ電圧と比較し、比較に基づいて差動共通ゲート増幅器（３１０）への第１のバイアス電圧入力を調整するように構成されるコンパレータとを備え、ここにおいて、ＤＣ電圧は、第１のバイアス電圧に依存する。

Description

[0001] 本開示の態様は、一般的に増幅器に関し、より具体的には、共通ゲート増幅器に関する。
[0002] デバイスは、別のデバイスから到来する信号を受信するためのフロントエンドアナログ受信機を含み得る。フロントエンド受信機は、信号をさらなる処理のためにデバイスの中の他のコンポーネントへ転送する前に、受信された信号上でフロントエンド処理（例えば、増幅、等化、等）を行い得る。電流モード論理（ＣＭＬ）増幅器は典型的に、受信された信号を増幅するためにフロントエンド受信機で用いられる。
[0003] 下記は、そのような実施形態の基本的な理解を提供するために、１つ以上の実施形態の簡略化された概要を表す。この概要は、あらゆる企図される実施形態の広範囲に及ぶ概観ではなく、すべての実施形態のキーまたは重要な要素を識別することでもなく、あるいは、任意のまたはすべての実施形態の範囲を描写することでもないように意図される。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、１つ以上の実施形態のうちのいくつかの概念を簡易な形で表すことである。
[0004] １つの態様にしたがって、受信機が本明細書に説明される。受信機は、差動入力および差動出力を有する差動共通ゲート増幅器を備え、ここにおいて、差動入力は、第１の入力および第２の入力を備え、差動共通ゲート増幅器は、差動入力での入力差動信号を差動出力での増幅された差動信号へと増幅するように構成される。受信機はまた、入力差動信号の共通モード電圧を検知するように構成される共通モード電圧検知器と、第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラック（track）するレプリカ電圧（replica voltage）を生成するように構成されるレプリカ回路（replica circuit）とを備える。受信機は、検知された共通モード電圧をレプリカ電圧と比較し、比較に基づいて差動共通ゲート増幅器への第１のバイアス電圧入力を調整するように構成されるコンパレータをさらに備え、ここにおいて、ＤＣ電圧は、第１のバイアス電圧に依存する。
[0005] 第２の態様は、差動入力および差動出力を有する差動共通ゲート増幅器を動作させるための方法に関し、ここにおいて、差動入力は、第１の入力および第２の入力を備える。方法は、差動共通ゲート増幅器の差動入力への差動信号入力の共通モード電圧を検知することと、第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラックするレプリカ電圧を生成することと、検知された共通モード電圧をレプリカ電圧と比較することと、比較に基づいて差動共通ゲート増幅器への第１のバイアス電圧入力を調整することとを備え、ここにおいて、ＤＣ電圧は、第１のバイアス電圧に依存する。
[0006] 第３の態様は、差動入力および差動出力を有する差動共通ゲート増幅器を動作させるための装置に関し、ここにおいて、差動入力は、第１の入力および第２の入力を備える。装置は、差動共通ゲート増幅器の差動入力への差動信号入力の共通モード電圧を検知するための手段と、第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラックするレプリカ電圧を生成するための手段と、検知された共通モード電圧をレプリカ電圧と比較するための手段と、比較に基づいて差動共通ゲート増幅器への第１のバイアス電圧入力を調整するための手段とを備え、ここにおいて、ＤＣ電圧は、第１のバイアス電圧に依存する。
[0007] 前述および関連した目的の達成のために、１つ以上の実施形態は、以下に十分に説明され、特許請求の範囲で特に示される特徴を備える。以下の説明および添付図は、１つ以上の実施形態のある特定の例示的な態様を詳細に記載する。しかしながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のうちのほんの少数を示し、説明される実施形態は、すべてのそのような態様およびそれらの同等物を含むように意図される。
[0008] 図１は、送信機および受信機を含む通信システムの例を示す。 [0009] 図２は、本開示の実施形態にしたがう送信機を示す。 [0010] 図３Ａおよび３Ｂは、本開示の実施形態にしたがう差動共通ゲート増幅器を含むフロントエンド受信機を示す。 [0010] 図３Ａおよび３Ｂは、本開示の実施形態にしたがう差動共通ゲート増幅器を含むフロントエンド受信機を示す。 [0011] 図４は、本開示の実施形態にしたがう共通モードフィードバック回路の例示的な実装を示す。 [0012] 図５は、本開示の実施形態にしたがう複数の増幅器スライス（amplifier slices）を備える共通ゲート増幅器を示す。 [0013] 図６は、本開示の実施形態にしたがう帯域幅を拡張するためのシャントコンデンサを持つ共通ゲート増幅器を示す。 [0014] 図７は、本開示の実施形態にしたがう周波数にわたる共通ゲート増幅器のゲインの例を示す図面である。 [0015] 図８は、本開示の実施形態にしたがう一次静電放電（primary electrostatic discharge）（ＥＳＤ）保護回路の例を示す。 [0016] 図９は、本開示の実施形態にしたがう共通ゲート増幅器を動作させるための方法を例示するフローチャートである。
詳細な説明
[0017] 添付図面に関連して、以下に記載される詳細な説明は、様々な構成の説明として意図され、本明細書に説明される概念が実施され得る唯一の構成を表すようには意図されていない。詳細な説明は、さまざまな概念の完全な理解を提供する目的で、具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実現され得ることは当業者に明らかであろう。いくつかの例では、そのような概念を曖昧にすることを避けるために、周知の構造およびコンポーネントがブロック図形式で示されている。
[0018] 図１は、送信機１１０および受信機１２０を備える通信システム１００の例を示す。送信機１１０は、第１のデバイスに位置し得、受信機１２０は、第２のデバイスに位置し得、そこで、送信機１１０および受信機１２０は、第１のおよび第２の送信線１２５および１３０で第１のデバイスから第２のデバイスへデータを転送するために使用される。第１のおよび第２の送信線１２５および１３０は、プリント基板および／またはチップ上のトレース、同軸ケーブルまたは別のタイプのケーブル、ツイストワイヤペア、等の中の導体を備え得る。送信機１１０は、第１のおよび第２の送信線１２５および１３０で差動信号を受信機１２０に送信し得る。受信機１２０は、さらなる処理のために信号を第２のデバイスの中の他のコンポーネントへ転送する前に、受信された信号上でフロントエンド処理（例えば、増幅、等化、等）を行い得る。
[0019] 送信機１１０および受信機１２０は、第１のデバイスと第２のデバイスとの間の短距離通信（short-haul communication）のために使用され得る。例えば、第１のおよび第２のデバイスは、個別のチップに位置することができ、そこで、送信機１１０および受信機１２０は、デバイス間のチップ間通信のために使用される。高速通信のために、送信機１１０は、ギガヘルツの範囲における速度で（at speeds in the gigahertz range）送信線１２５および１３０でデータ（例えば、シリアルデータ）を受信機１２０に送信し得る。このことは、デバイスが、より少ないピンおよび送信線を使用してより高いデータレートで通信することを可能にする。
[0020] 図２は、送信機１１０の例示的な実装を示す。この例では、送信機１１０は、第１の出力ドライバ２１２および第２の出力ドライバ２２２を備える。第１の出力ドライバ２１２は、第１の抵抗器２３２を介して第１の送信線１２５（示されていない）に結合され、第２の出力ドライバ２２２は、第２の抵抗器２３４を介して第２の送信線１３０（示されていない）に結合される。第１のおよび第２の抵抗器２３２および２３４は、およそ５０Ωの抵抗（「Ｒｓ」で表示されている）または別の抵抗を各々有し得る。
[0021] 第１の出力ドライバ２１２は、第１のスイッチ２１５および第２のスイッチ２２０を備え、そこで、第１のスイッチ２１５は、電圧源２１０とノード２１７との間に結合され、第２のスイッチ２２０は、ノード２１７と接地との間に結合され、第１の抵抗器２３２は、ノード２１７と第１の送信線１２５との間に結合される。１つの例では、第１のおよび第２のスイッチ２１５および２２０の各々は、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタを備える。別の例では、第１のスイッチ２１５は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、第２のスイッチ２２０は、ＮＭＯＳトランジスタを備える。電圧源２１０は、ＤＣ電圧Ｖｓ（例えば、１６０ｍＶ、２００ｍＶ、４００ｍＶ、４８０ｍＶ、等）を提供し得る。
[0022] 動作時に、第１の出力ドライバ２１２は、ノード２１７をハイまたはローに駆動する。ノード２１７をハイに駆動するために、第１のスイッチ２１５は、オンにされ、第２のスイッチ２２０は、オフにされる。これは、第１のスイッチ２１５に、ノード２１７を電源電圧Ｖｓに結合させる。ノード２１７をローに駆動するために、第２のスイッチ２２０は、オンにされ、第１のスイッチ２１５は、オフにされる。これは、第２のスイッチ２２０に、ノード２１７を接地に結合させる。
[0023] 第２の出力ドライバ２２２は、第３のスイッチ２２５および第４のスイッチ２３０を備え、そこで、第３のスイッチ２２５は、電圧源２１０とノード２２７との間に結合され、第４のスイッチ２３０は、ノード２２７と接地との間に結合され、第２の抵抗器２３４は、ノード２２７と第２の送信線１３０との間に結合される。１つの例では、第３のおよび第４のスイッチ２２５および２３０の各々は、ＮＭＯＳトランジスタを備える。別の例では、第３のスイッチ２２５は、ＰＭＯＳトランジスタを備え、第４のスイッチ２３０は、ＮＭＯＳトランジスタを備える。
[0024] 動作時に、第２の出力ドライバ２２２は、ノード２２７をハイまたはローに駆動する。ノード２２７をハイに駆動するために、第３のスイッチ２２５は、オンにされ、第４のスイッチ２３０は、オフにされる。このことは、第３のスイッチ２２５に、ノード２２７を電源電圧Ｖｓに結合させる。ノード２２７をローに駆動するために、第４のスイッチ２３０は、オンにされ、第３のスイッチ２２５は、オフにされる。このことは、第４のスイッチ２３０に、ノード２２７を接地に結合させる。
[0025] 送信線１２５および１３０で受信機１２０へデータを送信するために、第１のおよび第２の出力ドライバ２１２および２２２は、補完的な方法で駆動される。例えば、１のビット値を送信するために、第１の出力ドライバ２１２は、ハイに駆動され得、第２の出力ドライバ２２２は、ローに駆動され得る。ゼロのビット値を送信するために、第１の出力ドライバ２１２は、ローに駆動される得、第２の出力ドライバ２２２は、ハイに駆動され得る。高速通信のために、スイッチ２１５、２２０、２２５、および２３０は、ギガヘルツの範囲における速度でスイッチされ得る。
[0026] 受信機１２０は、送信機１１０からの信号を増幅するために電流モード論理（ＣＭＬ）差動増幅器を用い得る。しかしながら、ＣＭＬ増幅器は、デバイス帯電モデル（charged device model）（ＣＤＭ）静電放電（ＥＳＤ）保護を要求することができ、それは、帯域幅を低減させる。このことは、受信された信号がＣＭＬ増幅器の中のトランジスタ（例えば、ＰＭＯＳトランジスタおよび／またはＮＭＯＳトランジスタ）のゲートへの入力であるためであり、そこで、ゲートは、（例えば、ゲート酸化物の周りの電流をシャントすることによって）ＥＳＤ電流からトランジスタのゲート酸化物を保護するためにバイパスダイオードを要求する。バイパスダイオードは、寄生容量（parasitic capacitances）を有し、それは、ＣＬＭ増幅器の帯域幅を低減する。
[0027] 本開示の実施形態は、ＣＭＬ差動増幅器に代わるものとして差動共通ゲート増幅器を用いるフロントエンド受信機を提供する。共通ゲート増幅器は、ＣＤＭ ＥＳＤ保護の要求を有利に緩和する。このことは、受信された差動信号が、トランジスタのゲートに代えて、共通ゲート増幅器の中のトランジスタのドレイン／ソースへの入力であるためである。トランジスタのドレイン／ソースは典型的に、ＣＤＭ ＥＳＤ保護のためにバイパスダイオードを要求せず、それゆえに上記に説明されたバイパスダイオードによって引き起こされる帯域幅低減（bandwidth reduction）を回避する。共通ゲート増幅器の別の利点は、さらに以下に説明されるように、入力差動信号が次の段階の処理のために共通ゲート増幅器の差動出力で上方へレベルシフトされる（level-shifted up）ことである。
[0028] 図３Ａは、本開示の実施形態にしたがって差動共通ゲート増幅器３１０を備えるフロントエンド受信機３０５を示す。差動共通ゲート増幅器３１０は、第１の送信線１２５に結合される第１の入力（「ｉｎｐ」で表示されている）、および第２の送信線１３０に結合される第２の入力（「ｉｎｎ」で表示されている）を備える差動入力を有する。受信機３０５は、第１の入力と第２の入力（ｉｎｐ、ｉｎｎ）との間で直列に結合される第１のおよび第２の終端抵抗器（termination resistors）３２６および３２８を備える。第１のおよび第２の終端抵抗器３２６および３２８は、およそ５０Ωの抵抗（「Ｒｔ」で表示されている）または別の抵抗を各々有し得る。１つの態様では、抵抗Ｒｔは、送信線１２５および１３０の特性インピーダンス（例えば、５０Ω）におおよそ一致し得る。
[0029] 図３Ａは、送信機１１０が受信機３０５に１のビット値を送信する例を示す。この例では、第１の送信線１２５は、抵抗器２３２を介して送信機側で電圧源２１０に結合され、第２の送信線１３０は、抵抗器２３４を介して送信機側で接地に結合される。このことは、例えば、図２に示されている第１のおよび第４のスイッチ２１５および２３０をオンにすることによってなされ得る。この例では、電流は、図３Ａに矢印３１５によって示されている方向に送信線１２５および１３０ならびに終端抵抗器３２６および３２８を通して流れる。結果として、正の差動電圧が、差動共通ゲート増幅器３１０の第１のおよび第２の入力（ｉｎｐ、ｉｎｎ）にまたがって生じる。
[0030] 図３Ｂは、送信機１１０が受信機３０５にゼロのビット値を送信する例を示す。この例では、第１の送信線１２５は、抵抗器２３２を介して送信機側で接地に結合され、第２の送信線１３０は、抵抗器２３４を介して送信機側で電圧源２１０に結合される。このことは、例えば、図２に示されている第２のおよび第３のスイッチ２２０および２２５をオンにすることによってなされ得る。この例では、電流は、図３Ｂに矢印３１７によって示されている方向（すなわち、図３Ａに示されている方向の反対）に送信線１２５および１３０ならびに終端抵抗器３２６および３２８を通して流れる。結果として、負の差動電圧は、差動共通ゲート増幅器３１０の第１のおよび第２の入力（ｉｎｐ、ｉｎｎ）にまたがって生じる。
[0031] よって、送信機１１０は、増幅器３１０の差動入力（ｉｎｐ、ｉｎｎ）で差動電圧の極性を反転させることによって異なるビット値を送信する。差動電圧の共通モード電圧（「ｖｃｍ」で表示されている）は、（抵抗ＲｓおよびＲｔがおおよそ等しいと仮定して）半分の電源電圧Ｖｓにおおよそ等しくあり得る。例えば、電源電圧Ｖｓが４００ｍＶに等しい場合、入力共通モード電圧は、２００ｍＶにおおよそ等しくあり得る。終端抵抗器３２６と３２８との間のノード３２４における電圧は、入力差動信号の共通モード電圧におおよそ等しいことができ、それゆえにさらに以下に説明されるように、入力共通モード電圧を検知するために使用され得る。
[0032] また図３Ａを参照すると、差動共通ゲート増幅器３１０は、第１の出力（「ｏｕｔｐ」で表示されている）および第２の出力（「ｏｕｔｎ」で表示されている）を備える差動出力を有する。差動共通ゲート増幅器３１０は、増幅器３１０の差動入力（ｉｎｐ、ｉｎｎ）での差動信号を増幅器３１０の差動出力（ｏｕｔｐ、ｏｕｔｎ）での増幅された差動信号に増幅するように構成される。図３Ａに示されている例では、増幅器３１０の差動出力（ｏｕｔｐ、ｏｕｔｎ）は、バッファ３８０に結合され、それは、等化器、２段増幅器（second-stage amplifier）（例えば、ＣＭＬ増幅器）、またはそれらの組み合わせを備え得る。図３Ａは、増幅器の差動出力（ｏｕｔｐ、ｏｕｔｎ）とバッファ３８０の差動入力との間の（寄生コンデンサＣｐとしてモデル化される）寄生容量を示す。
[0033] 差動共通ゲート増幅器３１０は、差動共通ゲート増幅器３１０の第１の入力（ｉｎｐ）と第１の出力（ｏｕｔｐ）との間に結合される第１の増幅器３３０を備える。第１の増幅器３３０は、第１のトランジスタ３３２、第２のトランジスタ３３４、ならびに第１のトランジスタ３３２のソースと第２のトランジスタ３３４のドレインとの間で直列に結合される第１のおよび第２の抵抗器３３６および３３８を備える。第１のおよび第２の抵抗器３３２および３３４の各々は、４００Ωの抵抗（「Ｒ０」で表示されている）、または別の抵抗を有することができ、第１のおよび第２のトランジスタ３３２および３３４の各々は、ＮＭＯＳトランジスタを備え得る。抵抗器は、ポリシリコン抵抗器または金属抵抗器を使用して実装され得る。
[0034] 第１のトランジスタ３３２は、共通ゲート構成で増幅器３１０の第１の入力（ｉｎｐ）と第１の出力（ｏｕｔｐ）との間に結合され、そこで、第１のトランジスタ３３２のソースは、第１の抵抗器３３６を介して第１の入力（ｉｎｐ）に結合され、第１のトランジスタ３３２のドレインは、第１の出力（ｏｕｔｐ）に結合され、第１のトランジスタ３３２のゲートは、第１のバイアス電圧ｖｂｎ１によってバイアスされる。さらに以下に説明されるように、第１のバイアス電圧ｖｂｎ１は、第１の入力（ｉｎｐ）でのＤＣ電圧が入力差動信号の共通モード電圧をトラックするように調整され得る。ＤＣ電圧は、バイアス電圧とも称され得る。
[0035] 第２のトランジスタ３３４のドレインは、第２の抵抗器３３８を介して増幅器３１０の第１の入力（ｉｎｐ）に結合され、第２のトランジスタ３３４のソースは、接地に結合される。第２のトランジスタ３３４のゲートは、望ましいＤＣバイアス電流を第１の増幅器３３０に提供するように第２のバイアス電圧ｖｂｎ２によってバイアスされる。第１のおよび第２のバイアス電圧ｖｂｎ１およびｖｂｎ２は、さらに以下に説明されるように、共通モードフィードバック回路３５０によって提供される。
[0036] 図３Ａに示されているように、差動共通ゲート増幅器３１０は、供給電圧Ｖｄｄ（例えば、０．９Ｖ）と第１のトランジスタ３３２のドレインとの間に結合される第１の負荷抵抗器３６０を備える。差動共通ゲート増幅器３１０の第１の出力（ｏｕｔｐ）は、第１の負荷抵抗器３６０と第１のトランジスタ３３２のドレインとの間のノードで取られる。
[0037] 差動共通ゲート増幅器３１０はまた、差動共通ゲート増幅器３１０の第２の入力（ｉｎｎ）と第２の出力（ｏｕｔｎ）との間に結合される第２の増幅器３４０を備える。第２の増幅器３４０は、第３のトランジスタ３４２、第４のトランジスタ３４４、ならびに第３のトランジスタ３４２のソースと第４のトランジスタ３４４のドレインとの間で直列に結合される第３のおよび第４の抵抗器３４６および３４８を備える。第３のおよび第４の抵抗器３４２および３４４の各々は、４００Ωの抵抗（「Ｒ０」で表示されている）、または別の抵抗を有し得、第３のおよび第４のトランジスタ３４２および３４４の各々は、ＮＭＯＳトランジスタを備え得る。１つの態様では、第１のおよび第２の増幅器３３０および３４０は、実質的に同一の構造を有し得る。
[0038] 第３のトランジスタ３４２は、共通ゲート構成で増幅器３１０の第２の入力（ｉｎｎ）と第２の出力（ｏｕｔｎ）との間に結合され、そこで、第３のトランジスタ３４２のソースは、第３の抵抗器３４６を介して第２の入力（ｉｎｎ）に結合され、第３のトランジスタ３４２のドレインは、第２の出力（ｏｕｔｎ）に結合され、第３のトランジスタ３４２のゲートは、第１のバイアス電圧ｖｂｎ１によってバイアスされる。さらに以下に説明されるように、第１のバイアス電圧ｖｂｎ１は、第２の入力（ｉｎｎ）でのＤＣ電圧が入力差動信号の共通モード電圧をトラックするように調整され得る。
[0039] 第４のトランジスタ３４４のドレインは、第４の抵抗器３４８を介して増幅器３１０の第２の入力（ｉｎｎ）に結合され、第４のトランジスタ３４４のソースは、接地に結合される。第４のトランジスタ３４４のゲートは、望ましいＤＣバイアス電流を第２の増幅器３４０に提供するように第２のバイアス電圧ｖｂｎ２によってバイアスされる。
[0040] 図３Ａに示されているように、差動共通ゲート増幅器３１０は、供給電圧Ｖｄｄと第３のトランジスタ３４２のドレインとの間に結合される第２の負荷抵抗器３６５を備える。差動共通ゲート増幅器３１０の第２の出力（ｏｕｔｎ）は、第２の負荷抵抗器３６５と第３のトランジスタ３４２のドレインとの間のノードで取られる。１つの態様では、第１のおよび第２の負荷抵抗器３６０および３６５の各々は、おおよそ同じ抵抗（「ＲＬ」で表示されている）を有し得る。
[0041] 動作時に、差動共通ゲート増幅器３１０は、第１のおよび第２の増幅器３３０および３４０を使用して、差動入力（ｉｎｐ、ｉｎｎ）での差動信号を差動出力（ｏｕｔｐ、ｏｕｔｎ）での増幅された差動信号へと増幅する。ある特定の態様では、差動共通ゲート増幅器３１０は、さらに以下に説明されるように、６ｄＢと８ｄＢとの間の低周波数ゲインまたは別のゲインを提供し得る。
[0042] 差動共通ゲート増幅器３１０は、ＣＭＬ差動増幅器と比較してＣＤＭ ＥＳＤ保護の必要性を緩和する。このことは、到来する差動信号が、トランジスタのゲートに代えて共通ゲート増幅器３１０の中のトランジスタ３３２、３３４、３４２、および３４４のソース／ドレインへの入力であるためである。トランジスタのドレイン／ソースは典型的に、ＣＤＭ ＥＳＤ保護のためにバイパスダイオードを要求せず、それゆえに上記に説明されたバイパスダイオードによって引き起こされる帯域幅低減を回避する。
[0043] 共通ゲート増幅器３１０の別の利点は、入力差動信号が次の段階の処理のために上方へレベルシフトされることである。例えば、入力差動信号の共通モード電圧は、
Ｖｏｕｔ＿ｃｍ＝Ｖｄｄ−Ｉｂ・ＲＬ （１）
によって与えられる出力共通モード電圧に上方へレベルシフトされることができ、ここで、Ｖｏｕｔ＿ｃｍは、出力共通モード電圧であり、Ｉｂは、第１のおよび第２の増幅器３３０および３４０の各々のＤＣバイアス電流である。等式（１）は、第１のおよび第２の増幅器３３０および３４０がおおよそ同じバイアス電流を有し、負荷抵抗器３６０および３６５の各々の抵抗がＲＬであると仮定する。
[0044] 共通ゲート増幅器３１０によって提供される電圧レベルシフトは、入力差動信号が比較的低い共通モード電圧を有するとき有用であり得る。例えば、入力差動信号の共通モード電圧（例えば、２００ｍＶ）は、バッファ３８０の入力でＮＭＯＳトランジスタ（示されていない）のしきい値電圧より下（例えば、３００ｍＶから４００ｍＶ）であり得る。この例では、共通ゲート増幅器３１０は、出力差動信号がＮＭＯＳトランジスタを適切に駆動することが可能であるように入力共通モード電圧を上方へレベルシフトし得る。
[0045] 上記に説明されたように、共通モードフィードバック回路３５０は、第１のバイアス電圧ｖｂｎ１を第１のおよび第３のトランジスタ３３２および３４２のゲートに提供する。１つの態様では、共通モードフィードバック回路３５０は、入力差動信号の共通モード電圧を検知し、差動増幅器３１０の入力（ｉｎｐ、ｉｎｎ）でのＤＣ電圧が入力共通モード電圧におおよそ等しいように、検知された入力共通モード電圧に基づいて第１のバイアス電圧ｖｂｎ１を調整する。このことは、増幅器３１０の入力（ｉｎｐ、ｉｎｎ）からのＤＣ電流漏れを防ぐ。ＤＣ電流漏れは、それが入力共通モード電圧における比較的大きい変動につながる可能性があるため望ましくない。ＤＣ電流漏れは、差動入力信号が（ＤＣ電流をブロックする）ＡＣ結合（AC coupled）されるよりはむしろ、共通ゲート増幅器３１０の入力（ｉｎｎ、ｉｎｐ）にＤＣ結合されるため、共通ゲート増幅器３１０に関する課題である。共通モードフィードバック回路３５０はまた、第２のバイアス電圧ｖｂｎ２を第３のおよび第４のトランジスタ３３４および３４４のゲートに提供する。
[0046] 図３Ａに示されている例では、共通モードフィードバック回路３５０は、終端抵抗器３２６と３２８との間のノード３２４で入力共通モード電圧（「ｖｃｍ」で表示されている）を検知する。この点において、終端抵抗器の組み合わせは、入力共通モード電圧検知器３２２と見なされることができ、そこで、検知器３２２は、差動増幅器３１０の入力（ｉｎｎ、ｉｎｐ）の間に結合され、検知された入力共通モード電圧は、ノード３２４で提供される。
[0047] 図４は、本開示の実施形態にしたがって共通モードフィードバック回路３５０の例示的な実装を示す。この実施形態では、共通モードフィードバック回路３５０は、コンパレータ４３０、電流源４１０、およびレプリカ回路４２０を備える。コンパレータ４３０は、演算増幅器（operational amplifier）を備え得る。
[0048] レプリカ回路４２０は、第５のトランジスタ４３５、第６のトランジスタ４５０、ならびに第５のトランジスタ４３５のソースと第６のトランジスタ４５０のドレインとの間で直列に結合される第５のおよび第６の抵抗器４４０および４４５を含む。レプリカ回路４２０は、第１のおよび第２の増幅器３３０および３４０の各々の構造と類似している構造を有し得る。この点において、第５のトランジスタ４３５は、第１のおよび第３のトランジスタ３３２および３４２の各々に対応し得、第６のトランジスタ４５０は、第２のおよび第４のトランジスタ３３４および３４４の各々に対応し得る。同様に、第５の抵抗器４４０は、第１のおよび第３の抵抗器３３６および３４６の各々に対応し得、第６の抵抗器４４５は、第２のおよび第４の抵抗器３３８および３４８の各々に対応し得る。電流源４１０は、第５のトランジスタ４３５のドレインに結合され、ＤＣ電流をレプリカ回路４２０に提供するように構成される。
[0049] 第６のトランジスタ４５０のゲートは、第５のトランジスタ４３５のドレインに結合され、第６のトランジスタ４５０のソースは、接地に結合される。第６のトランジスタ４５０のゲートはまた、第１の増幅器３３０の中の第２のトランジスタ３３４のゲートに、および第２の増幅器３４０の中の第４のトランジスタ３４４のゲートに結合される。結果として、第２の、第４の、および第６のトランジスタ３３４、３４４、および４５０は、カレントミラーを形成し、そこで、第２のおよび第４のトランジスタ３３４および３４４は、第６のトランジスタ４５０を通して流れる電流を表現する。第６のトランジスタ４５０を通して流れる電流が電流源４１０によって提供される電流におおよそ等しいため、第２のおよび第４のトランジスタ３３４および３４４の各々は、電流源４１０の電流を表現している。上記に説明されたように、第２のトランジスタ３３４は、バイアス電流を第１の増幅器に提供し、第４のトランジスタ３４４は、バイアス電流を第２の増幅器３４０に提供する。よって、第１のおよび第２の増幅器３３０および３４０の各々のバイアス電流は、（第２の、第４の、および第６のトランジスタ３３４、３４４、および４５０がおおよそ等しいチャネル幅を有すると仮定して）電流源４１０の電流におおよそ等しい。
[0050] 図４に示されているように、第６のトランジスタ４５０のゲート電圧は、第２のおよび第４のトランジスタ３３４および３４４のゲートへの第２のバイアス電圧ｖｂｎ２入力に対応する。よって、第２のバイアス電圧ｖｂｎ２は、トランジスタ３３４および３４４の各々のバイアス電流が電流源４１０の電流におおよそ等しいように、第２のおよび第４のトランジスタ３３４および３４４の各々をバイアスする。
[0051] コンパレータ４３０は、（図３Ａに示されている）共通モード電圧検知器３２２のノード３２４に結合される第１の入力、およびレプリカ回路４２０の第５のおよび第６の抵抗器４４０と４４５との間でノード４４２に結合される第２の入力を有する。結果として、コンパレータ４３０の第１の入力は、共通モード電圧検知器３２２から入力共通モード電圧ｖｃｍを受け、コンパレータ４３０の第２の入力は、レプリカ回路４３０の第５のおよび第６の抵抗器４４０と４４５との間でノード４４２における電圧（「ｖ１」で表示されている）を受ける。コンパレータ４３０の出力は、第１の、第３の、および第５のトランジスタ３３２、３４２、および４３５のゲートに結合される。よって、コンパレータ４３０の出力電圧は、第１のバイアス電圧ｖｂｎ１を提供する。
[0052] レプリカ回路４２０が第１のおよび第２の増幅器３３０および３４０の各々と類似している構造を有し、同じバイアス電圧（すなわち、ｖｂｎ１およびｖｂｎ２）によってバイアスされるため、レプリカ回路４２０のノード４４２における電圧（「ｖ１」で表示されている）は、第１の増幅器３３０の入力（ｉｎｐ）および第２の増幅器３４０の入力（ｉｎｎ）でのＤＣ電圧におおよそ等しい。よって、レプリカ回路４２０からの電圧ｖ１は、第１の増幅器３３０の入力（ｉｎｐ）および第２の増幅器３４０の入力（ｉｎｎ）でのＤＣ電圧をトラックする。
[0053] 動作時に、コンパレータ４３０は、ｖ１とｖｃｍとの間の差を比較し、ｖ１とｖｃｍとの間の差を最小限にする方向に比較に基づいてコンパレータ４３０によって第１のバイアス電圧ｖｂｎ１出力を調整する。言い換えれば、コンパレータ４３０は、レプリカ電圧ｖ１が入力共通モード電圧ｖｃｍにおおよそ等しくなるまで第１のバイアス電圧ｖｂｎ１を調整する。結果として、レプリカ電圧ｖ１は、入力共通モード電圧ｖｃｍをトラックする。差動増幅器３１０の各入力（ｉｎｐ、ｉｎｎ）でのＤＣ電圧がレプリカ電圧ｖ１におおよそ等しいため、このことは、各入力（ｉｎｐ、ｉｎｎ）でのＣ電圧に、入力共通モード電圧ｖｃｍともおおよそ等しくさせる。このことは、差動増幅器の入力（ｉｎｐ、ｉｎｎ）からのＤＣ電流漏れ、ひいてはＤＣ電流漏れによる入力共通モード電圧の変動を防止する。
[0054] よって、レプリカ電圧ｖ１は、コンパレータ４３０による第１のバイアス電圧ｖｂｎ１出力の変化に応答して、コンパレータ４３０に、各入力（ｉｎｐ、ｉｎｎ）でのＤＣ電圧の変化上のフィードバックを提供する。このことは、コンパレータ４３０が、各入力（ｉｎｐ、ｉｎｎ）でのＤＣ電圧が入力共通モード電圧ｖｃｍにおおよそ等しくなるように、第１のおよび第３のトランジスタ３３２および３４２のゲートへの第１のバイアス電圧ｖｂｎ１入力を調整することを可能にする。
[0055] 図５は、本開示の別の実施形態にしたがって受信機５０５および差動共通ゲート増幅器５１０を示す。この実施形態では、差動共通ゲート増幅器５１０は、並列に結合される増幅器スライス３３０（１）−３３０（ｎ）の第１のセットを備え、そこで、各スライスは、図３Ａに示されている第１の増幅器３３０の複製であり得る。例示を簡略化するために、図５だけが、スライス３３０（１）−３３０（ｎ）の第１のセットの中のスライス３３０（１）の構造を示すが、スライスの第１のセットの中の他のすべてのスライス３３０（２）−３３０（ｎ）の各々が実質的に同じ構造を有し得ることを理解されるべきである。１つの態様では、スライス３３０（１）−３３０（ｎ）の第１のセットの中のスライスの数（「ｎ」で表示されている）は、４に等しいが、実施に依存して変わり得る。
[0056] 差動増幅器５１０の第１の入力（ｉｎｐ）は、各スライス３３０（１）−３３０（ｎ）の第１のおよび第２の抵抗器３３６と３３８との間に結合され、差動増幅器５１０の第１の出力（ｏｕｔｐ）は、各スライス３３０（１）−３３０（ｎ）の第１のトランジスタ３３２のドレインに結合される。各スライス３３０（１）−３３０（ｎ）の第２のトランジスタ３３４のソースは、接地に結合される。
[0057] 各スライス３３０（１）−３３０（ｎ）の第１のトランジスタ３３２のゲートは、第１のバイアス電圧ｖｂｎ１によってバイアスされ、各スライス３３０（１）−３３０（ｎ）の第２のトランジスタ３３４のゲートは、第２のバイアス電圧ｖｂｎ２によってバイアスされる。第１のおよび第２のバイアス電圧ｖｂｎ１およびｖｂｎ２は、共通モードフィードバック回路３５０によって提供され、それらは、図４に示されている回路で実施され得る。この例では、レプリカ回路４２０は、スライスの各々と類似している構造を有することができ、それゆえに複製スライスと称され得る。結果として、この例では、共通モードフィードバック回路３５０は、各スライス３３０（１）−３３０（ｎ）のバイアス電流が電流源４１０の電流におおよそ等しいように第２のバイアス電圧ｖｂｎ２を設定し得る。例えば、電流源４１０の電流が２５μＡに等しい場合、各スライス３３０（１）−３３０（ｎ）のバイアス電流は、２５μＡにおおよそ等しくあり得る。第１の負荷抵抗器３６０を通して流れるＤＣ電流は、スライス３３０（１）−３３０（ｎ）の第１のセットの中のスライスのバイアス電流の合計におおよそ等しい。例えば、４つのスライス（すなわち、ｎは４に等しい）があり、各スライスのバイアス電流が２５μＡである場合、第１の負荷抵抗器３６０を通して流れるＤＣ電流は、１００μＡにおおよそ等しい。
[0058] 増幅器５１０はまた、並列に結合される増幅器スライス３４０（１）−３４０（ｎ）の第２のセットを備え、そこで、各スライスは、図３Ａに示されている第２の増幅器３４０の複製であり得る。例示を簡略化するために、図５だけが、スライス３４０（１）−３４０（ｎ）の第２のセットの中のスライス３４０（１）の構造を示すが、スライスの第２のセットの中の他のすべてのスライス３４０（２）−３４０（ｎ）の各々が実質的に同じ構造を有し得ることを理解されるべきである。１つの態様では、スライス３４０（１）−３４０（ｎ）の第２のセットの中のスライスの数は、４に等しいが、実施に依存して変わり得る。
[0059] 差動増幅器５１０の第２の入力（ｉｎｎ）は、各スライス３４０（１）−３４０（ｎ）の第３のおよび第４の抵抗器３４６と３４８との間に結合され、差動増幅器５１０の第２の出力（ｏｕｔｎ）は、各スライス３４０（１）−３４０（ｎ）の第３のトランジスタ３４２のドレインに結合される。各スライス３４０（１）−３４０（ｎ）の第４のトランジスタ３４４のソースは、接地に結合される。
[0060] 各スライス３４０（１）−３４０（ｎ）の第３のトランジスタ３４２のゲートは、第１のバイアス電圧ｖｂｎ１によってバイアスされ、各スライス３４０（１）−３４０（ｎ）の第４のトランジスタ３４４のゲートは、第２のバイアス電圧ｖｂｎ２によってバイアスされる。第１のおよび第２のバイアス電圧ｖｂｎ１およびｖｂｎ２は、共通モードフィードバック回路３５０によって提供され、それは、図４に示されている回路で実施され得る。この例では、共通モードフィードバック回路３５０は、各スライス３４０（１）−３４０（ｎ）のバイアス電流が電流源４１０の電流におおよそ等しいように第２のバイアス電圧ｖｂｎ２を設定し得る。第２の負荷抵抗器３６５を通して流れるＤＣ電流は、スライスの第２のセットの中のスライスのバイアス電流の合計におおよそ等しい。
[0061] この実施形態では、増幅器５１０の出力共通モード電圧は、
Ｖｏｕｔ＿ｃｍ＝Ｖｄｄ−ｎ・Ｉｂ・ＲＬ （２）
によって与えられ得、ここで、ｎは、スライスの第１のセットかスライスの第２のセットかのいずれかの中のスライスの数であり、Ｉｂは、スライスの第１のセットかスライスの第２のセットかのいずれかの中の各スライスのバイアス電流であり、ＲＬは、第１の負荷抵抗器３６０か第２の負荷抵抗器３６５かのいずれかの抵抗である。等式（２）は、スライス３４０（１）−３４０（４）の第２のセットがスライス３３０（１）−３３０（４）の第１のセットと実質的に同じ構造を有すると仮定する。
[0062] スライス３３０（１）−３３０（ｎ）の第１のセットに対する入力抵抗は、
Figure 2017529791
 によっておおよそ与えられ得、ここで、Ｒｉｎは、入力抵抗であり、ｎは、スライスの第１のセットの中のスライスの数であり、ｇｍは、各スライスの中の第１のトランジスタ３３２の相互コンダクタンスであり、ｒｄｓは、各スライスの中の第１のトランジスタ３３２のドレインソース抵抗（drain-to-source resistance）であり、ＲＬは、第１の負荷抵抗器３６０の抵抗であり、Ｒ０は、各スライスの中の第１の抵抗器３３６の抵抗である。スライス３４０（１）−３４０（ｎ）の第２のセットに対する入力抵抗は、同様に計算され得る。差動増幅器５１０の低周波数ゲインは、
Figure 2017529791
 によって与えられることができ、ここで、ＡＶは、ゲインであり、ｎは、スライスの第１のセットの中のスライスの数であり、ｇｍは、スライスの第１のセットの各スライスの中の第１のトランジスタ３３２の相互コンダクタンスであり、ｇｄｓは、スライスの第１のセットの各スライスの中の第１のトランジスタ３３２のドレインソースコンダクタンスであり、ＲＬは、第１の負荷抵抗器３６０の抵抗であり、Ｒ０は、スライスの第１のセットの各スライスの中の第１の抵抗器３３６の抵抗である。等式（４）は、スライス３４０（１）−３４０（４）の第２のセットがスライス３３０（１）−３３０（４）の第１のセットと実質的に同じ構造を有すると仮定する。
[0063] 図６は、本開示の別の実施形態にしたがって受信機６０５および差動共通ゲート増幅器６１０を示し、そこで、さらに以下に説明されるように、第１のおよび第２のシャントコンデンサ６１２および６１５は、増幅器６１０の帯域幅を拡張するために使用される。
[0064] この実施形態では、第１の負荷抵抗器３６０は、直列に結合される第７の抵抗器６２０および第８の抵抗器６２５を備える。第７の抵抗器６２０は、ＲＬ１の抵抗を有し、第８の抵抗器６２５は、ＲＬ２の抵抗を有し、そこで、第７のおよび第８の抵抗器６２０および６２５の抵抗の合計は、第１の負荷抵抗器３６０の抵抗ＲＬにおおよそ等しい。第２の負荷抵抗器３６５は、直列に結合される第９の抵抗器６３０および第１０の抵抗器６３５を備える。第９の抵抗器６３０は、ＲＬ１の抵抗を有し、第１０抵抗器６３５は、ＲＬ２の抵抗を有し、そこで、第９のおよび第１０の抵抗器６３０および６３５の抵抗の合計は、第２の負荷抵抗器３６５の抵抗ＲＬにおおよそ等しい。
[0065] 第１のシャントコンデンサ６１２は、差動増幅器６１０の第１の入力（ｉｎｐ）とノード６２８との間に結合され、ここでノード６２８は、第７のおよび第８の抵抗器６２０と６２５との間にある。より具体的には、第１のシャントコンデンサ６１２の一方の端子は、第１の入力（ｉｎｐ）に結合され、第１のシャントコンデンサ６１２の他方の端子は、ノード６２８に結合される。第２のシャントコンデンサ６１５は、差動増幅器６１０の第２の入力（ｉｎｎ）とノード６３８との間に結合され、ここでノード６３８は、第９のおよび第１０の抵抗器６３０と６３５との間にある。より具体的には、第２のシャントコンデンサ６１５の一方の端子は、第２の入力（ｉｎｎ）に結合され、第２のシャントコンデンサ６１５の他方の端子は、ノード６３８に結合される。第１のおよび第２のシャントコンデンサ６１２および６１５は、増幅器６１０の差動入力（ｉｎｐ、ｉｎｎ）と差動出力（ｏｕｔｐ、ｏｕｔｎ）との間で差動ＡＣ信号経路を提供する。ＡＣ信号経路は、増幅器６１０の帯域幅を拡張する増幅器６１０の周波数応答にゼロを加える。このことは、下記の例を通じて説明され得る。
[0066] 図７は、シャントコンデンサ６１２および６１５のない周波数にわたる共通ゲート増幅器のゲイン７１０の例、およびシャントコンデンサ６１２および６１５を持つ周波数にわたる共通ゲート増幅器のゲイン７２０の例を示す図面である。この例では、静電容量Ｃ０は、４００ｆＦに等しく、抵抗ＲＬ１は、１．２ＫΩに等しく、および抵抗ＲＬ２は、３００Ωに等しい。図７に示されているように、シャントコンデンサ６１２および６１５のないゲイン７１０は、シャントコンデンサ６１２および６１５を持つゲイン７２０と比較してより低い周波数でロールオフする（rolls off）。このことは、シャントコンデンサ６１０および６１２がゲインにベンドアップさせる（bend up）、増幅器の周波数応答にゼロを追加するため、それゆえに増幅器の帯域幅を拡張する。図７に示されている例では、シャントコンデンサを持つ増幅器の帯域幅は、おおよそ４．５ＧＨｚであり、ここで、帯域幅は、増幅器のゲインが増幅器の低周波数ゲイン（low frequency gain）から１ｄＢだけ減少する周波数によって定義される。低周波数ゲインは、上記の等式（４）から推定され得る。
[0067] シャントコンデンサ６１２および６１５によって提供されるゼロの位置は、抵抗ＲＬ１およびＲＬ２ならびに／または静電容量Ｃ０を調整することによって調整され得る。１つの態様では、ゼロは、図７に示されている例、増幅器６１０の第１の極（pole）の前に位置され得る。図７に示されているように、シャントコンデンサ６１２および６１５のないゲイン７１０は、増幅器の極のため１ギガヘルツ前にロールオフし始める。この例では、シャントコンデンサ６１２および６１５によって提供されるゼロは、極の前にゲイン７２０をベンドアップし、より高い周波数でロールオフするゲインをもたらし、増幅器の帯域幅を拡張する。増幅器は、より高い周波数で位置する１つ以上のさらなる極を有し得る。
[0068] 図８は、本開示の実施形態にしたがって静電放電（ＥＳＤ）保護（例えば、人体モデル（Human Body Model）（ＨＢＭ）ＥＳＤ保護）を受信機６０５に提供するために使用され得る一次ＥＳＤ保護回路８１０の例を示す。一次ＥＳＤ保護回路８１０は、第１の入力（ｉｎｐ）と電力供給レール（power supply rail）との間に結合される第１のＥＳＤダイオード８１２、第１の入力（ｉｎｐ）と接地との間に結合される第２のＥＳＤダイオード８１５、第２の入力（ｉｎｎ）と電力供給レールとの間に結合される第３のＥＳＤダイオード８２０、および第２の入力（ｉｎｎ）と接地との間に結合される第４のＥＳＤダイオード８２５を備える。ＥＳＤダイオード８１２、８２０、８１５、８２０、および８２５は、ＥＳＤ電流を電力レールまたは接地へシャントすることによって受信機６０５をＥＳＤから保護する。ＥＳＤ回路８１０はまた、受信機６０５と同じチップ上でＥＳＤ保護を他の回路へ提供するために使用され得る。
[0069] この例では、抵抗器３３６、３３８、３４６および３４８は、さらなるＥＳＤ保護をトランジスタ３３２、３３４、３４２、および３４４に提供するために使用され得る。このことは、抵抗器３３６、３３８、３４６および３４８がＥＳＤ電流がトランジスタ３３２、３３４、３４２、および３４４のソース／ドレインに入るのを遅らせるためである。この遅延は、ＥＳＤ電流を電力供給レールまたは接地へシャントするためのより多くの時間を一次ＥＳＤ回路８１０に提供する。追加のＥＳＤ保護は、入力／出力（Ｉ／Ｏ）トランジスタの代わりにトランジスタ３３２、３３４、３４２、および３４４についてコアトランジスタの使用を許可する。コアトランジスタは典型的に、Ｉ／Ｏトランジスタより早く、より低い供給電圧で動作し、より高いパフォーマンス、およびより低い電力消費となる。
[0070] 図９は、本開示の実施形態にしたがって差動共通ゲート増幅器を動作させるための方法９００を例示するフローチャートである。差動共通ゲート増幅器（例えば、増幅器３１０、５１０、または６１０）は、差動入力（例えば、ｉｎｐ、ｉｎｎ）および差動出力（例えば、ｏｕｔｐ、ｏｕｔｎ）を有し、ここにおいて、差動入力は、第１の入力（例えば、ｉｎｐ）および第２の入力（例えば、ｉｎｎ）を備える。
[0071] ステップ９１０において、差動共通ゲート増幅器の差動入力への差動信号入力の共通モード電圧が、検知される。例えば、共通モード電圧は、第１の入力と第２の入力との間に直列に結合される２つの抵抗器（例えば、終端抵抗器３２６および３２８）を使用して検知され得る。この例では、共通モード電圧は、２つの抵抗器の間のノード（例えば、ノード３２４）で検知される。２つの抵抗器は、おおよそ等しい抵抗を有する。
[0072] ステップ９２０において、第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラックするレプリカ電圧が生成される。例えば、レプリカ電圧は、差動共通ゲート増幅器の一部と類似している構造を有するレプリカ回路（例えば、レプリカ回路４２０）によって生成され得る。１つの例では、レプリカ電圧は、ＤＣ電圧におおよそ等しくあり得る。レプリカ電圧は、第１の入力でのＤＣ電圧、第２の入力でのＤＣ電圧、または（第１の入力でのＤＣ電圧が第２の入力でのＤＣ電圧におおよそ等しいと仮定して）第１のおよび第２の入力でのＤＣ電圧をトラックし得る。
[0073] ステップ９３０において、検知された共通モード電圧が、レプリカ電圧と比較される。例えば、レプリカ電圧は、コンパレータ（例えば、コンパレータ４３０）を使用して共通モード電圧と比較され得る。
[0074] ステップ９４０において、差動共通ゲート増幅器への第１のバイアス電圧入力は、比較に基づいて調整され、ここにおいて、ＤＣ電圧は、第１のバイアス電圧に依存する。例えば、第１のバイアス電圧は、レプリカ電圧と共通モード電圧との間の差を低減する方向に調整され得る。この例では、レプリカ電圧は、ＤＣ電圧におおよそ等しくあり得る。よって、レプリカ電圧と共通モード電圧との間の差を低減することは、ＤＣ電圧と共通モード電圧との間の差を低減し、それは、同様に、共通ゲート増幅器からのＤＣ漏れ電流を低減する。
[0075] 当業者は、本明細書に説明された回路が様々なトランジスタのタイプを使用して実現されることができ、それゆえに図に示された特定のトランジスタのタイプに限定されないことを理解するだろう。例えば、バイポーラ接合トランジスタ、接合型電界効果トランジスタ、または任意の他のトランジスタのタイプのようなトランジスタのタイプが使用され得る。当業者はまた、本明細書に説明された回路がＣＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、等のような様々なＩＣ処理技術で製造され得ることを理解するだろう。
[0076] 本開示の先の説明は、あらゆる当業者が本開示を製造するまたは使用することを可能にするよう提供される。本開示への様々な変更は、当業者に容易に明らかであろう、また、本明細書に定義される一般的な原理は、本開示の精神または範囲から逸脱することなく他のバリエーションに適用され得る。ゆえに、本開示は、本明細書に説明された例に限定されるようには意図されておらず、本明細書に開示された原理および新規の特徴と一致する最も幅広い範囲を与えられるべきである。
[0076] 本開示の先の説明は、あらゆる当業者が本開示を製造するまたは使用することを可能にするよう提供される。本開示への様々な変更は、当業者に容易に明らかであろう、また、本明細書に定義される一般的な原理は、本開示の精神または範囲から逸脱することなく他のバリエーションに適用され得る。ゆえに、本開示は、本明細書に説明された例に限定されるようには意図されておらず、本明細書に開示された原理および新規の特徴と一致する最も幅広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
受信機であって、前記受信機は下記を備える、
差動入力および差動出力を有する差動共通ゲート増幅器、ここにおいて、前記差動入力は、第１の入力および第２の入力を備え、前記差動共通ゲート増幅器は、前記差動入力での入力差動信号を前記差動出力での増幅された差動信号に増幅するように構成される、と、
前記入力差動信号の共通モード電圧を検知するように構成される共通モード電圧検知器と、
前記第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラックするレプリカ電圧を生成するように構成されるレプリカ回路と、
前記検知された共通モード電圧を前記レプリカ電圧と比較し、前記比較に基づいて前記差動共通ゲート増幅器への第１のバイアス電圧入力を調整するように構成されるコンパレータ、ここにおいて、前記ＤＣ電圧は、前記第１のバイアス電圧に依存する。
［Ｃ２］
Ｃ１に記載の受信機であって、前記差動出力は、第１の出力および第２の出力を備え、前記差動共通ゲート増幅器は、
前記第１の出力に結合されるドレイン、前記第１の入力に結合されるソース、および前記第１のバイアス電圧によってバイアスされるゲートを有する第１のトランジスタと、
前記第２の出力に結合されるドレイン、前記第２の入力に結合されるソース、および前記第１のバイアス電圧によってバイアスされるゲートを有する第２のトランジスタと、
を備える、受信機。
［Ｃ３］
Ｃ２に記載の受信機であって、前記差動共通ゲート増幅器は、
前記第１のトランジスタの前記ソースと前記第１の入力との間に結合される第１の抵抗器と、
前記第２のトランジスタの前記ソースと前記第２の入力との間に結合される第２の抵抗器と、
をさらに備える、受信機。
［Ｃ４］
Ｃ２に記載の受信機であって、前記差動共通ゲート増幅器は、
供給電圧と前記第１のトランジスタの前記ドレインとの間に結合される第１の負荷抵抗器と、
前記供給電圧と前記第２のトランジスタの前記ドレインとの間に結合される第２の負荷抵抗器と、
をさらに備える、受信機。
［Ｃ５］
Ｃ４に記載の受信機であって、前記第１の負荷抵抗器は、前記供給電圧と前記第１のトランジスタの前記ドレインとの間に直列に結合される２つの抵抗器を備え、前記受信機は前記第１の入力に結合される１つの端子、および前記２つの抵抗器間のノードに結合される第２の端子を有するシャントコンデンサをさらに備える、受信機。
［Ｃ６］
Ｃ２に記載の受信機であって、前記受信機は、前記レプリカ回路に結合される電流源をさらに備え、前記レプリカ回路は、前記電流源の電流に基づいて第２のバイアス電圧を生成するように構成され、前記差動共通ゲート増幅器は、
前記第１の入力に結合されるドレイン、接地に結合されるソース、および前記第２のバイアス電圧によってバイアスされるゲートを有する第３のトランジスタと、
前記第２の入力に結合されるドレイン、前記接地に結合されるソース、および前記第２のバイアス電圧によってバイアスされるゲートを有する第４のトランジスタと、
をさらに備える、受信機。
［Ｃ７］
Ｃ６に記載の受信機であって、前記レプリカ回路は、
前記電流源に結合されるドレイン、ソース、および前記第１のバイアス電圧によってバイアスされるゲートを有する第５のトランジスタと、
前記第５のトランジスタの前記ソースに結合されるドレイン、前記接地に結合されるソース、および前記第３のトランジスタおよび前記第４のトランジスタの前記ゲートに結合されるゲートを有する第６のトランジスタ、ここにおいて、前記第６のトランジスタのゲート電圧は、前記第２のバイアス電圧に対応し、前記レプリカ電圧は、前記第５のトランジスタの前記ソースと前記第６のトランジスタの前記ドレインとの間のノードで提供される、と、
を備える、受信機。
［Ｃ８］
Ｃ１に記載の受信機であって、前記共通モード電圧検知器は、前記第１の入力と前記第２の入力との間に直列に結合される２つの抵抗器、ここにおいて、前記検知された共通モード電圧は、前記２つの抵抗器の間のノードで提供される、を備える受信機。
［Ｃ９］
Ｃ１に記載の受信機であって、前記差動出力は、第１の出力および第２の出力を備え、前記差動共通ゲート増幅器は、
前記第１の入力と前記第１の出力との間に結合される第１のシャントコンデンサと、
前記第２の入力と前記第２の出力との間に結合される第２のシャントコンデンサと、
を備える、請受信機。
［Ｃ１０］
Ｃ１に記載の受信機であって、前記コンパレータは、前記レプリカ電圧と前記検知された共通モード電圧との間の差を低減する方向に前記第１のバイアス電圧を調整するように構成される、受信機。
［Ｃ１１］
Ｃ１０に記載の受信機であって、前記レプリカ電圧は、前記ＤＣ電圧におおよそ等しい、受信機。
［Ｃ１２］
差動入力および差動出力を有する差動共通ゲート増幅器を動作させるための方法であって、ここにおいて、前記差動入力は、第１の入力および第２の入力を備え、前記方法は、下記を備える、
前記差動共通ゲート増幅器の前記差動入力への差動信号入力の共通モード電圧を検知することと、
前記第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラックするレプリカ電圧を生成することと、
前記検知された共通モード電圧を前記レプリカ電圧と比較することと、
前記比較に基づいて前記差動共通ゲート増幅器への第１のバイアス電圧入力を調整すること、ここにおいて、前記ＤＣ電圧は、前記第１のバイアス電圧に依存する。
［Ｃ１３］
Ｃ１２に記載の方法であって、電流源からの電流に基づいて前記差動共通ゲート増幅器への第２のバイアス電圧入力を生成すること、ここにおいて、前記第２のバイアス電圧は、前記差動共通ゲート増幅器のバイアス電流を制御する、をさらに備える、方法。
［Ｃ１４］
Ｃ１２に記載の方法であって、前記差動共通ゲート増幅器の帯域幅を拡張するために前記差動入力と前記差動出力との間に交流（ＡＣ）シャントパスを提供すること、をさらに備える方法。
［Ｃ１５］
Ｃ１２に記載の方法であって、前記比較に基づいて前記第１のバイアス電圧を調整することは、前記レプリカ電圧と前記検知された共通モード電圧との間の差を低減する方向に前記第１のバイアス電圧を調整することを備える、方法。
［Ｃ１６］
Ｃ１５に記載の方法であって、前記レプリカ電圧は、前記ＤＣ電圧におおよそ等しい、方法。
［Ｃ１７］
差動入力および差動出力を有する差動共通ゲート増幅器を動作させるための装置であって、ここにおいて、前記差動入力は、第１の入力および第２の入力を備え、前記装置は下記を備える、
前記差動共通ゲート増幅器の前記差動入力への差動信号入力の共通モード電圧を検知するための手段と、
前記第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラックするレプリカ電圧を生成するための手段と、
前記検知された共通モード電圧を前記レプリカ電圧と比較するための手段と、
前記比較に基づいて前記差動共通ゲート増幅器への第１のバイアス電圧入力を調整するための手段、ここにおいて、前記ＤＣ電圧は、前記第１のバイアス電圧に依存する。
［Ｃ１８］
Ｃ１７に記載の装置であって、電流源からの電流に基づいて前記差動共通ゲート増幅器への第２のバイアス電圧入力を生成するための手段、ここにおいて、前記第２のバイアス電圧は、前記差動共通ゲート増幅器のバイアス電流を制御する、をさらに備える装置。
［Ｃ１９］
Ｃ１７に記載の装置であって、前記差動入力と前記差動出力との間に交流（ＡＣ）シャントパスを提供するための手段、をさらに備える装置。
［Ｃ２０］
Ｃ１９に記載の装置であって、前記比較に基づいて前記第１のバイアス電圧を調整するための前記手段は、前記レプリカ電圧と前記検知された共通モード電圧との間の差を低減する方向に前記第１のバイアス電圧を調整するための手段を備える、装置。
［Ｃ２１］
前Ｃ２０に記載の装置であって、記レプリカ電圧は、前記ＤＣ電圧におおよそ等しい、装置

Claims (21)

  1. 受信機であって、前記受信機は下記を備える、
    差動入力および差動出力を有する差動共通ゲート増幅器、ここにおいて、前記差動入力は、第１の入力および第２の入力を備え、前記差動共通ゲート増幅器は、前記差動入力での入力差動信号を前記差動出力での増幅された差動信号に増幅するように構成される、と、
    前記入力差動信号の共通モード電圧を検知するように構成される共通モード電圧検知器と、
    前記第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラックするレプリカ電圧を生成するように構成されるレプリカ回路と、
    前記検知された共通モード電圧を前記レプリカ電圧と比較し、前記比較に基づいて前記差動共通ゲート増幅器への第１のバイアス電圧入力を調整するように構成されるコンパレータ、ここにおいて、前記ＤＣ電圧は、前記第１のバイアス電圧に依存する。
  2. 請求項１に記載の受信機であって、前記差動出力は、第１の出力および第２の出力を備え、前記差動共通ゲート増幅器は、
    前記第１の出力に結合されるドレイン、前記第１の入力に結合されるソース、および前記第１のバイアス電圧によってバイアスされるゲートを有する第１のトランジスタと、
    前記第２の出力に結合されるドレイン、前記第２の入力に結合されるソース、および前記第１のバイアス電圧によってバイアスされるゲートを有する第２のトランジスタと、
    を備える、受信機。
  3. 請求項２に記載の受信機であって、前記差動共通ゲート増幅器は、
    前記第１のトランジスタの前記ソースと前記第１の入力との間に結合される第１の抵抗器と、
    前記第２のトランジスタの前記ソースと前記第２の入力との間に結合される第２の抵抗器と、
    をさらに備える、受信機。
  4. 請求項２に記載の受信機であって、前記差動共通ゲート増幅器は、
    供給電圧と前記第１のトランジスタの前記ドレインとの間に結合される第１の負荷抵抗器と、
    前記供給電圧と前記第２のトランジスタの前記ドレインとの間に結合される第２の負荷抵抗器と、
    をさらに備える、受信機。
  5. 請求項４に記載の受信機であって、前記第１の負荷抵抗器は、前記供給電圧と前記第１のトランジスタの前記ドレインとの間に直列に結合される２つの抵抗器を備え、前記受信機は前記第１の入力に結合される１つの端子、および前記２つの抵抗器間のノードに結合される第２の端子を有するシャントコンデンサをさらに備える、受信機。
  6. 請求項２に記載の受信機であって、前記受信機は、前記レプリカ回路に結合される電流源をさらに備え、前記レプリカ回路は、前記電流源の電流に基づいて第２のバイアス電圧を生成するように構成され、前記差動共通ゲート増幅器は、
    前記第１の入力に結合されるドレイン、接地に結合されるソース、および前記第２のバイアス電圧によってバイアスされるゲートを有する第３のトランジスタと、
    前記第２の入力に結合されるドレイン、前記接地に結合されるソース、および前記第２のバイアス電圧によってバイアスされるゲートを有する第４のトランジスタと、
    をさらに備える、受信機。
  7. 請求項６に記載の受信機であって、前記レプリカ回路は、
    前記電流源に結合されるドレイン、ソース、および前記第１のバイアス電圧によってバイアスされるゲートを有する第５のトランジスタと、
    前記第５のトランジスタの前記ソースに結合されるドレイン、前記接地に結合されるソース、および前記第３のトランジスタおよび前記第４のトランジスタの前記ゲートに結合されるゲートを有する第６のトランジスタ、ここにおいて、前記第６のトランジスタのゲート電圧は、前記第２のバイアス電圧に対応し、前記レプリカ電圧は、前記第５のトランジスタの前記ソースと前記第６のトランジスタの前記ドレインとの間のノードで提供される、と、
    を備える、受信機。
  8. 請求項１に記載の受信機であって、前記共通モード電圧検知器は、前記第１の入力と前記第２の入力との間に直列に結合される２つの抵抗器、ここにおいて、前記検知された共通モード電圧は、前記２つの抵抗器の間のノードで提供される、を備える、受信機。
  9. 請求項１に記載の受信機であって、前記差動出力は、第１の出力および第２の出力を備え、前記差動共通ゲート増幅器は、
    前記第１の入力と前記第１の出力との間に結合される第１のシャントコンデンサと、
    前記第２の入力と前記第２の出力との間に結合される第２のシャントコンデンサと、
    を備える、受信機。
  10. 請求項１に記載の受信機であって、前記コンパレータは、前記レプリカ電圧と前記検知された共通モード電圧との間の差を低減する方向に前記第１のバイアス電圧を調整するように構成される、受信機。
  11. 請求項１０に記載の受信機であって、前記レプリカ電圧は、前記ＤＣ電圧におおよそ等しい、受信機。
  12. 差動入力および差動出力を有する差動共通ゲート増幅器を動作させるための方法であって、ここにおいて、前記差動入力は、第１の入力および第２の入力を備え、前記方法は、下記を備える、
    前記差動共通ゲート増幅器の前記差動入力への差動信号入力の共通モード電圧を検知することと、
    前記第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラックするレプリカ電圧を生成することと、
    前記検知された共通モード電圧を前記レプリカ電圧と比較することと、
    前記比較に基づいて前記差動共通ゲート増幅器への第１のバイアス電圧入力を調整すること、ここにおいて、前記ＤＣ電圧は、前記第１のバイアス電圧に依存する。
  13. 請求項１２に記載の方法であって、電流源からの電流に基づいて前記差動共通ゲート増幅器への第２のバイアス電圧入力を生成すること、ここにおいて、前記第２のバイアス電圧は、前記差動共通ゲート増幅器のバイアス電流を制御する、をさらに備える、方法。
  14. 請求項１２に記載の方法であって、前記差動共通ゲート増幅器の帯域幅を拡張するために前記差動入力と前記差動出力との間に交流（ＡＣ）シャントパスを提供すること、をさらに備える、方法。
  15. 請求項１２に記載の方法であって、前記比較に基づいて前記第１のバイアス電圧を調整することは、前記レプリカ電圧と前記検知された共通モード電圧との間の差を低減する方向に前記第１のバイアス電圧を調整することを備える、方法。
  16. 請求項１５に記載の方法であって、前記レプリカ電圧は、前記ＤＣ電圧におおよそ等しい、方法。
  17. 差動入力および差動出力を有する差動共通ゲート増幅器を動作させるための装置であって、ここにおいて、前記差動入力は、第１の入力および第２の入力を備え、前記装置は下記を備える、
    前記差動共通ゲート増幅器の前記差動入力への差動信号入力の共通モード電圧を検知するための手段と、
    前記第１のおよび第２の入力のうちの少なくとも１つで直流（ＤＣ）電圧をトラックするレプリカ電圧を生成するための手段と、
    前記検知された共通モード電圧を前記レプリカ電圧と比較するための手段と、
    前記比較に基づいて前記差動共通ゲート増幅器への第１のバイアス電圧入力を調整するための手段、ここにおいて、前記ＤＣ電圧は、前記第１のバイアス電圧に依存する。
  18. 請求項１７に記載の装置であって、電流源からの電流に基づいて前記差動共通ゲート増幅器への第２のバイアス電圧入力を生成するための手段、ここにおいて、前記第２のバイアス電圧は、前記差動共通ゲート増幅器のバイアス電流を制御する、をさらに備える、装置。
  19. 請求項１７に記載の装置であって、前記差動入力と前記差動出力との間に交流（ＡＣ）シャントパスを提供するための手段、をさらに備える、装置。
  20. 請求項１９に記載の装置であって、前記比較に基づいて前記第１のバイアス電圧を調整するための前記手段は、前記レプリカ電圧と前記検知された共通モード電圧との間の差を低減する方向に前記第１のバイアス電圧を調整するための手段を備える、装置。
  21. 請求項２０に記載の装置であって、前記レプリカ電圧は、前記ＤＣ電圧におおよそ等しい、装置。
JP2017514324A 2014-09-15 2015-07-22 高速ｄｃ結合通信のための共通ゲート増幅器 Pending JP2017529791A (ja)

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