JPS62292010A - 対数増幅回路 - Google Patents

対数増幅回路

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JPS62292010A
JPS62292010A JP61136664A JP13666486A JPS62292010A JP S62292010 A JPS62292010 A JP S62292010A JP 61136664 A JP61136664 A JP 61136664A JP 13666486 A JP13666486 A JP 13666486A JP S62292010 A JPS62292010 A JP S62292010A
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JP
Japan
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common
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JP61136664A
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Katsuharu Kimura
克治 木村
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は対数増幅回路に関し、特にＭＯＳ集積回路にお
ける対数増幅回路に関する。
〔従来の技術〕
従来、この糧の対数増幅回路は第３図に示すように１バ
イポ一ラ集積回路においては実現されているが、、ＭＯ
Ｓ集積回路においては存在しなかった。
〔発明が解決しようとする問題点〕
上述した従来の対数増幅回路はバイポーラ集積回路とな
っているので、ＭＯＳ集積回路上には集積化出来ないと
いう欠点があ）、例えば対数ＩＦ増幅器を構成した場合
にベースバンド部全バイポーラ集積回路で構成すると消
費電流が多くなるという欠点があった。
〔問題点を解決するだめの手段〕
本発明の対数増幅回路は、縦続接続されたＭＯＳ型差動
増幅器の入力又は出力にそれぞれトランジスタのゲート
幅Ｗとゲート長りの比Ｗ／Ｌが１／ｋ　（ｋ＞１　）の
２対の差動対が互いに出力が逆でトランジスタのＷ／Ｌ
が等しいトランジスタのドレインがそれぞれ共通接続さ
れており、上記全ての２対の差動対の各々の同相出力が
共通に接続されて構成される差動入力対を有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
第１図において、カレントソース”０１＋”２＋・・・
。
Ｉｏｎ　　で、駆動される差動対はそれぞれ順次縦続接
続されている。カレントソース’１１　＋　”２２　＊
・・・。
■。、ｎ＋１　　の２つｆ・°つで駆動される２対の差
動対は２乗両波整流器となること金穴で示す。
α＝μｎ　（ＣＯＸ／２）　（Ｗｌ／Ｌｌ）　　　（１
）（ここでＩｎはモビリティ、Ｃｏｘ　はゲート酸化膜
容量） ｋ　＝　（Ｗ２　／Ｌ　２　）／　（Ｗｌ　／Ｌｌ　）
　　　　　　　（２）とおく。トランジスタＴｌｌ、Ｔ
ｌｋ　　から成る一対の差動対において、それぞれのゲ
ート、ソース間電圧をｖｇ　Ｓ　１　、ｖｇ　３２　＋
　　およびスレッショルド電圧をｖｔとおくと Ｊ１＝α（Ｖｇｓ□−Ｖｔ）　”　　　　　　　　（３
）■２−にα（Ｖｇｓ２−Ｖｔ）２（４）Ｉ、＝α　（
Ｖｇｓｓ　　Ｖｔ）２（５）Ｉ　４　　＝　ｋ（！（Ｖ
ｇ３４　　Ｖｔ）”　　　　　　　　（６）と表わせる
。ここで １１＋　　Ｉｚ　　＝　　Ｉｔｔ　　　　　　　　　　
（７）Ｉ３　＋　　Ｉ４　　＝　　Ｉｔｌ（８）ＶＩ　
Ｎ　＝　ＶｇｓｌＶｇｓｚ　＝　Ｖｇｓ４Ｖｇｓｓ　　
（９）と表わせるので、 Δ１１＝（Ｉｆ　　Ｉ２）　　　（Ｉ４　　Ｉｓ）　　
　　　（１０）と求まる。（１１）式によシミ流　ΔＩ
１　は入力を圧ｖｒＮに対して２乗両波整流特性を有す
ることがわかる。同様に （１＋場）２ ６に＋に一２（１１）（（１＋４）Ｉｎ、ｎ＋ｔ−■ 一２α（ＶＯＵＴ）２）／（１＋＝ｙ）（１１）式から
（１３）式で示されるΔ”１＋Δ工２＋・・・。
Δ■ｎ＋□の値は ２　Ｉｌｌ≦ΔＩｌ≦２Ｌｔ　　　　　　　（１４）２
Ｉ２２≦Δ工２≦２　Ｉ　２２　　　　　　　　（１５
）−２１ｎｎ＋１≦ΔＩｎ＋Ｉ≦２１ｎｎ−）−＋　　
　（１６）であることは明らかであるから、ｖｌＮ　＋
　ｖ、　ｌ・・・。
ＶＯＵＴの値がいくら大きくなっても（１４）式から（
１６）式で示される咳に入る。またＶｌ、・・・＋”Ｏ
ＵＴは差動増幅器の出力となっているから入力信号ＶＩ
Ｎ　　が次第に大きくなるとＶＯＵＴから１ｉｌｉ次Ｖ
１までの出力が飽和して行く。
従ってトランジスタＴ　１Ｇ　ｒ　Ｉ２０　ｙ　”３Ｇ
　＋　Ｉ４０　ｒＴ’ｓｏ・Ｉ６０　　によシ Ｉ　ＯＵＴ　”ｌＩｌ＋Δ１２＋、、、＋ΔＩ　ｎ＋　
ｘ　　（１７）とすると出力を流ｌ０ＵＴは差動増幅器
の最大出力電圧をカレントソースＩ（１１，Ｉｏ２＋・
・・　ＩＯＮ　　および抵抗”０１＋１七０２．・−・
＋ＲＯｎ　を設定することで一足符号の値に出来る。
よって出力電流ｒｏｕ’ｒ％性は第２図に示すように入
カイへ号ＶＩＮ　に対して近似的に対数特性）てするこ
とか出来る。
〔発明の効果〕
以上説明したように本発明は、ＭＯＳ集積回路において
対数増幅器′を実現出来る効果があシ、例えば対数ＩＦ
増幅器を構成すればＩＦ以後を１チツプのＭＯ３集積回
路上に実現出来、低油Ｓｔ’ｒｔｔ流化を図れる効果が
ある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図は第１
図の特性図、第３図は従来例を示す回路図である。 Ｔｏ１＋ＴＯｎ　＋Ｔｌｌ　ＩＴｎ＋１，１１　　Ｔｎ
−４−ｔ　、に＋Ｔ１゜、・・・、Ｔ２Ｏ・・・・・・
トランジスタ、ＲＯ１！・・・、工ζ。ｎｏ“°°″“
抵抗％　Ｔｏｌ　１”’ｌ　”Ｏｎ　ｐ　Ｉ１１　＋”
’＋　Ｉｎ、ｎ−１−１・・・・−・カレントソース。

Claims (1)

    【特許請求の範囲】
  1. 縦続接続された多段のＭＯＳ型差動増幅器の入力又は出
    力にはそれぞれトランジスタのゲート幅Ｗとゲート長Ｌ
    の比Ｗ／Ｌが、１／ｋ（ｋ＞１）の２対の差動対が互い
    に出力が逆であり、かつ、トランジスタのＷ／Ｌが等し
    いトランジスタのドレインがそれぞれ共通に接続されて
    おり、前記全ての２対の差動対の各々の同相出力が共通
    に接続されていることを特徴とする対数増幅回路。
JP61136664A 1986-06-11 1986-06-11 対数増幅回路 Expired - Lifetime JPH0656940B2 (ja)

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JPH0656940B2 JPH0656940B2 (ja) 1994-07-27

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