CN1445849A - 静电放电防护电路 - Google Patents

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Abstract

一种静电放电防护电路，形成于一P型基底上，该静电放电防护电路设于一接合垫及一形成于该P型基底上的内部电路之间，并包含有一PMOS及一NMOS；该PMOS包含有一第一离子掺杂区形成于其一P+护环及其一井接点之下，一第二离子掺杂区形成于其一N+护环及其一接点之下，以形成该P型基底上形成一第一等效齐纳二极管；该NMOS包含有一N+护环、一第一P+扩散区域、一第二N井以及一第二离子掺杂区；该第二离子掺杂区形成于该N+护环及该第一P+扩散区域之下，且与该N+护环及该第一P+扩散区域相互接触，以形成一第二等效齐纳二极管；本发明利用离子布植的方式在P型基底上形成等效的齐纳二极管，将所输入的静电导引掉，可大大简化制程，降低成本。

Description

静电放电防护电路
技术领域
本发明涉及半导体技术的一种防护电路，尤指一种静电放电防护电路。
背景技术
静电放电(electrostatic discharge，简称ESD)现象半导体制程中一种常见的现象，其所带来的过量电荷会在极短的时间内经由集成电路的I/O接脚(pin)传入集成电路中，而破坏集成电路的内部电路(internalcircuit)。为了解决此一问题，厂商通常在内部电路与I/O接脚之间设置一保护电路，该保护电路必须在静电放电的脉冲(pulse)未到达内部电路之前先行启动，以迅速地消除过高的电压，进而减少静电放电现象所导致的破坏。
此外，随着半导体集成电路元件的尺寸持续缩小，在深次微米(deepsubmicron)的互补式金氧半晶体管(CMOS)的制造技术中，不仅通道长度(channel length)需要被缩短，栅极氧化层(gate oxide layer)必需更薄，接面深度(junction depth)变浅、同时井(well)的植入浓度(dopantconcentration)也必需被调高。但是上述的制程却往往使得集成电路产品更容易遭受静电放电(ESD)的损害，因此晶片中必需加入更有效的ESD防护电路，来释放ESD电流，以保护集成电路免于ESD的损害，换言之，即增加集成电路产品的ESD耐压能力。欲制作出有效的ESD防护电路，首先必需将适合的ESD保护元件，设计并制作于ESD防护电路的中。其次，通过增加ESD保护元件的面积，以增加释放ESD电流的路径，也是一种直接而有效的方法。然而，在增加ESD保护元件的面积时，却必需考量到不可占用太多的晶片面积(chip area)，否则将会违背尽量缩小晶片尺寸的原则。
习知避免静电脉冲造成静电崩溃(electrostatic breakdown)的方法，是利用一金属氧化半导体场效晶体管(MOSFET)构成的寄生二极管(parasitic diode)作为静电放电保护电路元件。请参考图1，图1为习知用来保护一内部电路10的静电放电保护电路20的示意图。静电放电保护电路20电连接于内部电路10及一接合垫(bonding pad)12，接合垫12用来作为内部电路10与其外界的电子信号传递媒介。当有静电从接合垫12传入时，静电放电保护电路20可保护内部电路12避免因静电电流过大而烧毁。静电放电保护电路20包含有一P型金属氧化半导体(P-type metal-oxide semiconductor，PMOS)22以及一N型金属氧化半导体(N-typemetal-oxide semiconductor，NMOS)24，PMOS 22及NMOS 24两晶体管的漏极(drains)彼此相连接并通过一导线14电连接于内部电路10及接合垫12，且PMOS 22的源极(source)同时连接于PMOS 22的栅极(gate)及一电源输入端VDD，而NMOS 24的源极则同时连接于NMOS 24的栅极及一接地端VSS。此外，在PMOS 22处会形成一第一寄生二极管(parasitic diode)26，而在NMOS 24处亦会形成一第二寄生二极管28。当有静电经由电源输入端VDD，接合垫12、接地端VSS其中任两端传入保护电路20而产生静电电流时，所产生静电电流通过第一寄生二极管26导通、第二寄生二极管28导通、PMOS22产生的骤回崩溃(snapback breakdown)现象或者是NMOS 24产生的骤回崩溃现象来迅速地被导引掉。例如当一带有静电的使用者同时接触到电源输入端VDD及接合垫12而使接合垫12的电位高于电源输入端VDD的电位时，第一寄生二极管26即会导通以迅速将静电导引掉；又例如当带有静电的使用者同时接触到接合垫12及接地端VSS而使接合垫12的电位高于接地端VSS的电位时，NMOS 24即会产生骤回崩溃现象来迅速将静电导引掉。关于上述的骤回崩溃现象可参考美国第5,804,860号专利，其内有详细的描述，在此即不再多加赘述。然而，随着半导体元件越作越小，金属氧化半导体场效晶体管(MOSFET)的栅极氧化层厚度越作越小，而这会使得骤回崩溃现象越加不易控制。此外，在设计ESD防护电路时，为使其可防止静电损害到内部电路，以及避免ESD防护电路因静电电流过大而烧毁，许多因素皆须考虑进去，例如：漏极与栅极之间的间隔、是否使用金属硅化物阻挡层(salicide block，SAB)、井(well)掺杂浓度(dopant concentration)的改变等等。
发明内容
因此，本发明的目的即在于提供一种非利用骤回崩溃现象的ESD防护电路，而以较简单的离子布植方式，来形成一等效的齐纳二极管，以提供静电放电的路径。
本发明的静电放电防护电路形成于一P型基底(P-type substrate)上，并设置在一接合垫(bonding pad)及一内部电路之间，该内部电路亦形成于该P型基底上。该静电放电防护电路同时电连接于该接合垫、一第一电压端(VDD)、一第二电压端(VSS)以及该内部电路，且包含有一PMOS及一NMOS。该PMOS包含有一P+护环(P+guard ring)、一第一N+扩散区域(N+diffusion region)、一第一N井(N-well)以及一第一离子掺杂区(dopedregion)。其中该P+护环形成于该P型基底上，该第一N+扩散区域形成于该P型基底上而被该P+护环所围绕，并与该P+护环互不接触，该第一N井亦形成于该P型基底上而与该第一N+扩散区域相接触。该第一离子掺杂区则形成于该P+护环及该第一N+扩散区域之下，且与该P+护环及该第一N+扩散区域相互接触，以形成一第一等效齐纳二极管(Zener diode)。该NMOS包含有一N+护环(N+guard ring)、一第一P+扩散区域(P+diffusionregion)、一第二N井以及一第二离子掺杂区。该N+护环形成于该P型基底上，一第一P+扩散区域形成于该P型基底上而被该N+护环所围绕，并与该N+护环互不接触，该第二N井形成于该N+护环之下，并与该N+护环相接触。该第二离子掺杂区形成于该N+护环及该第一P+扩散区域之下，且与该N+护环及该第一P+扩散区域相互接触，以形成一第二等效齐纳二极管。
相较于习知的静电放电防护电路会因骤回崩溃现象而使其元件制造不易，本发明的静电放电防护电路利用离子布植的方式在其护环及其井接点之下的一P型或N型离子掺杂区，而在P型基底上形成一等效的齐纳二极管，用来将所输入的静电导引掉；因此，本发明可大大简化制程，降低成本。
附图说明
图1为习知用来保护内部电路的静电放电保护电路的示意图；
图2为本发明第一实施例静电放电防护电路电连接于一内部电路时的示意图；
图3为图2静电放电防护电路的俯视图；
图4为图3静电放电防护电路沿一切线4-4的剖面图；
图5为本发明第二实施例静电放电防护电路电连接于一内部电路时的示意图；
图6为图5静电放电防护电路的俯视图；
图7为图6静电放电防护电路沿一切线7-7的剖面图。图示的符号说明：
90、190  内部电路            92、192   接合垫
94、194  导线                100、200  防护电路
102、202 P型基底            110、210   P型金属氧化半导体
112D、212D漏极              112G、212G 栅极
112S、212S源极              114、214   第一寄生二极管
116、216 P+护环             118、218   第一N+扩散区域
120、220第一N井             122、222   P型离子掺杂区
122A、222A界定虚线          122B、222B 界定虚线
132、232第一等效齐纳二极管  140、240   N型金属氧化半导体
142D、242D漏极              142G、242G 栅极
142S、242S源极              144、244   第二寄生二极管
146、246 N+护环             148、248   第一P+扩散区域
150、250第二N井             152、252   第二P型离子掺杂区
152A、252A界定虚线          152B、252B 界定虚线
162、262第二等效齐纳二极管  180、280   等效齐纳二极管
具体实施方式
请参考图2及图3，图2为本发明第一实施例静电放电(electrostatic discharge，ESD)防护电路100电连接于一内部电路90时的示意图，图3为图2静电放电防护电路100的俯视图。静电放电防护电路100形成于一P型基底(P-type substrate)102上，并设于一接合垫(bonding pad)92及一内部电路90之间，接合垫92用来作为内部电路90与其外界的电子信号传递媒介，相关的电子信号可通过接合垫92输入至内部电路90或从内部电路90输出，而内部电路90亦形成于P型基底102上。静电放电防护电路100电连接于接合垫92、一第一电压端VDD、一第二电压端VSS以及内部电路90，其中第一电压端VDD用来电连接于一正电压以将电力供应至内部电路90，而第二电压端VSS则用来接地以提供各所述电子元件一零电位基准，故当第一电压端VDD的电位高于第二电压端VSS的电位时，内部电路90才得以被供予电力而正常运作。
静电放电防护电路100包含有一P型金属氧化半导体(P-type metal-oxide semiconductor，PMOS)110及一N型金属氧化半导体(N-type metal-oxide semiconductor，NMOS)140，PMOS 110及NMOS 140形成于P型基底102之上。其中，在PMOS 110处会形成一第一寄生二极管(parasiticdiode)114，而在NMOS 140处亦会形成一第二寄生二极管144。与习知技术相同的，两寄生二极管114、144亦是用来作为主要的静电放电的防护元件。
请参考图3及图4，图4为图3静电放电防护电路100沿一切线4-4的剖面图。PMOS 110包含有一P+护环(P+guard ring)116、一第一N+扩散区域(N+diffusion region)118、一第一N井(N-well)120、一第一P型离子掺杂区(P-type doped region)122、一栅极(gate)112G、一源极(source)112S以及一漏极(drain)112D。其中，P+护环116形成于P型基底102上，并电连接于第二电压端VSS，用来防止PMOS 110产生闭锁(latch up)现象。第一N+扩散区域118形成于P型基底102上而被P+护环116所围绕，并与P+护环116互不接触，第一N+扩散区域118电连接于第一电压端VDD，用来作为一井接点(well pick-up)，以使第一N井120在第一电压端VDD加上正电压后不会处于浮接(floating)状态。第一N井120亦形成于P型基底102上而与第一N+扩散区域118相接触，第一P型离子掺杂区122则形成于P+护环116及第一N+扩散区域118之下，并与P+护环116及第一N+扩散区域118相互接触，因而在P+护环116及第一N+扩散区域118之间会形成一第一等效齐纳二极管(Zener diode)132。第一P型离子掺杂区122经由打入P+离子布植而成，而如图3所示，虚线122A与虚线122B之间即是打入P+离子布植以形成第一P型离子掺杂区122的区域。PMOS 110的源极112S及漏极112D由两个位于第一N井120内的P+扩散区域(P+diffusionregions)所构成并形成于其栅极112G的两侧，而第一N井120的表面生成有一二氧化硅介电层，以作为栅极112G的一栅极氧化层(gate oxidelayer)，PMOS 110的源极112S与栅极112G相连接且皆电连接于第一电压端VDD。
相对于PMOS 110，NMOS 140包含有一N+护环(N+guard ring)146、一第一P+扩散区域(P+diffusion region)148、一第二N井150、一第二P型离子掺杂区152、一栅极142G、一源极142S以及一漏极142D。其中，N+护环146形成于P型基底102上，并电连接于第一电压端VDD，用来防止NMOS140产生闭锁现象。第一P+扩散区域148形成于P型基底102上而被N+护环146所围绕，并与N+护环146互不接触，第一P+扩散区域148电连接于第二电压端VSS，以使NMOS 140不会产生浮置体效应(floating bodyeffect)。第二N井150亦形成于P型基底102上而与N+护环146相接触，第二P型离子掺杂区152则形成于N+护环146及第一P+扩散区域148之下，并与N+护环146及第一P+扩散区域148相互接触，因而于N+护环146及第一P+扩散区域148之间会形成一第二等效齐纳二极管162。第二P型离子掺杂区152亦是经由打入P+离子布植而形成，如图3所示，虚线152A与虚线152B之间即是打入P+离子布植以形成第二P型离子掺杂区152的区域。此外，NMOS 140的源极142S及漏极142D由两个位于P型基底102内的N+扩散区域所构成并形成于其栅极142G的两侧，NMOS 140的源极142S与栅极142G相连接且皆电连接于第二电压端VSS，而PMOS 110的漏极112D及NMOS 140的漏极142D相连接并通过一导线94电连接于接合垫92及内部电路90。
除此之外，第一寄生二极管114导通时的顺向偏压加上第一等效齐纳二极管132的崩溃电压(breakdown voltage)的和会小于PMOS 110的骤回崩溃电压(snapback voltage)，因此当PMOS 110发生骤回崩溃现象之前，第一寄生二极管114及第一等效齐纳二极管132皆会导通。同样的，第二寄生二极管144导通时的顺向偏压加上第二等效齐纳二极管162的崩溃电压的和会小于NMOS 140的骤回崩溃电压，因此当NMOS 140发生骤回崩溃现象之前，第二寄生二极管144及第二等效齐纳二极管162皆会导通。另外，两等效齐纳二极管132、162的P端皆电连接于第一电压端VDD，而其N端皆电连接于第二电压端VSS，所以若两等效齐纳二极管132、162具有相等或相近的崩溃电压时，则可将两等效齐纳二极管132、162以另一等效的齐纳二极管180来表示，如图2中所示。为使静电放电防护电路100的静电防护机制更容易被了解，下面说明中即以等效齐纳二极管180取代两等效齐纳二极管132、162以加以阐述。
当有静电经由接合垫92传入静电放电防护电路100时，一般可区分为以下四种情形：
1.接合垫92的电位高于第一电压端VDD的电位；
2.接合垫92的电位低于第一电压端VDD的电位；
3.接合垫92的电位高于第二电压端VSS的电位；
4.接合垫92的电位低于第二电压端VSS的电位。
在第一种情形下，静电电流会从接合垫92经由第一寄生二极管114流至第一电压端VDD；在第二种情形下，静电电流会从第一电压端VDD依序经由等效齐纳二极管180及第二寄生二极管144流至接合垫92；在第三种情形下，静电电流会从接合垫92依序经由第一寄生二极管114及等效齐纳二极管180流至第二电压端VSS；而在第四种情形下，静电电流会从第二电压端VSS经由第二寄生二极管144流至接合垫92。另如上所述，第一寄生二极管114导通时的顺向偏压加上第一等效齐纳二极管132崩溃电压的和会小于PMOS 110的骤回崩溃电压，而第二寄生二极管144导通时的顺向偏压加上第二等效齐纳二极管162崩溃电压的和会小于NMOS 140的骤回崩溃电压，且齐纳二极管180等效于两等效齐纳二极管132、162，故通过两寄生二极管114、144及两等效齐纳二极管132、162的导通作用，可以防止PMOS 110及NMOS 140产生骤回崩溃现象，同时静电放电防护电路100又兼具有防护内部电路90免于因受到静电放电而造成损坏的功能。
请参考图5及图6，图5为本发明第二实施例静电放电防护电路200电连接于一内部电路190时的示意图，图6为图5静电放电防护电路200的俯视图。静电放电防护电路200形成于一P型基底202上，并设于一接合垫192及一内部电路190之间，接合垫192用来作为内部电路190与其外界的电子信号传递媒介，电子信号可通过接合垫192输入至内部电路190或从内部电路190输出，而内部电路190亦形成于P型基底202上。静电放电防护电路200电连接于接合垫192、一第一电压端VDD、一第二电压端VSS以及内部电路190，其中第一电压端VDD用来电连接于一正电压以将电力供应至内部电路190，而第二电压端VSS则用来接地以提供各所述电子元件一零电位基准，故当第一电压端VDD的电位高于第二电压端VSS的电位时，内部电路190才得以被供予电力而正常运作。
静电放电防护电路200包含有一P型金属氧化半导体(PMOS)210及一N型金属氧化半导体(NMOS)240，PMOS 210及NMOS 240形成于P型基底202之上。其中，在PMOS 210处会形成一第一寄生二极管214，而在NMOS 240处亦会形成一第二寄生二极管244。与习知技术相同的，两寄生二极管214、244亦是用来作为主要的静电放电的防护元件。
请参考图6及图7，图7为图6静电放电防护电路2 00沿一切线7-7的剖面图。PMOS 210包含有一P+护环216、一第一N+扩散区域218、一第一N井220、一第一N型离子掺杂区(N-type doped region)222、一栅极212G、一源极212S以及一漏极212D。其中，P+护环216形成于P型基底202上，并电连接于第二电压端VSS，用来防止PMOS 210产生闭锁现象。第一N+扩散区域218形成于P型基底202上而被P+护环216所围绕，但与P+护环216互不接触，第一N+扩散区域218电连接于第一电压端VDD，用来作为一井接点，以使第一N井220在第一电压端VDD加上正电压后不会处于浮接状态。第一N井220亦形成于P型基底202上而与第一N+扩散区域218相接触，第一N型离子掺杂区222则形成于P+护环216及第一N+扩散区域218之下，并与P+护环216及第一N+扩散区域218相互接触且与第一N井220部分重叠，因而在P+护环216及第一N+扩散区域218之间会形成一第一等效齐纳二极管232。第一N型离子掺杂区222经由打入N+离子布植而成，而如图6所示，虚线222A与虚线222B之间即是打入N+离子布植以形成第一N型离子掺杂区222的区域。PMOS 210的源极212S及漏极212D由两个位于第一N井220内的P+扩散区域所构成并形成于其栅极212G的两侧，而第一N井220的表面生成有一二氧化硅介电层，以作为栅极212G的一栅极氧化层，PMOS 210的源极212S与栅极212G相连接且皆电连接于第一电压端VDD。
相对于PMOS 210，NMOS 240包含有一N+护环246、一第一P+扩散区域248、一第二N井250、一第二N型离子掺杂区252、一栅极242G、一源极242S以及一漏极242D。其中，N+护环246形成于P型基底202上，并电连接于第一电压端VDD，用来防止NMOS 240产生闭锁现象。第一P+扩散区域248形成于P型基底202上而被N+护环246所围绕，并与N+护环216互不接触，第一P+扩散区域248电连接于第电压端VSS，以使NMOS 240不会产生浮置体效应。第二N井250亦形成于P型基底202上而与N+护环246相接触，第二N型离子掺杂区252则形成于N+护环246及第一P+扩散区域248之下，且与N+护环246及第一P+扩散区域248相互接触并与第二N井250部分重叠，因而于N+护环246及第一P+扩散区域248之间会形成一第二等效齐纳二极管262。第二N型离子掺杂区252亦是经由打入N+离子布植而形成，如图6所示，虚线252A与虚线252B之间即是打入N+离子布植以形成第二N型离子掺杂区252的区域。此外，NMOS 240的源极242S及漏极242D由两个位于P型基底202内的N+扩散区域所构成并形成于其栅极242G的两侧，NMOS 240的源极242S与栅极242G相连接且皆电连接于第二电压端VSS，而PMOS 210的漏极212D及NMOS 240的漏极242D相连接并通过一导线194电连接于接合垫192及内部电路190。
除此之外，第一寄生二极管214导通时的顺向偏压加上第一等效齐纳二极管232的崩溃电压的和会小于PMOS 210的骤回崩溃电压，因此当PMOS210发生骤回崩溃现象之前，第一寄生二极管214及第一等效齐纳二极管232皆会导通。同样的，第二寄生二极管244导通时的顺向偏压加上第二等效齐纳二极管262的崩溃电压的和会小于NMOS 240的骤回崩溃电压，因此当NMOS 240发生骤回崩溃现象之前，第二寄生二极管244及第二等效齐纳二极管262皆会导通。另外，两等效齐纳二极管232、262的P端皆电连接于第二电压端VSS，而其N端皆电连接于第一电压端VDD，所以若两等效齐纳二极管232、262具有相等或相近的崩溃电压时，则可将两等效齐纳二极管232、262以另一等效的齐纳二极管280来表示，如图5中所示。与静电放电防护电路100相同的，静电放电防护电路200通过两寄生二极管214、244及两等效齐纳二极管232、262的导通作用，来防止PMOS 210及NMOS 240产生骤回崩溃现象，而又兼具了防护内部电路190免于因受到静电放电而造成损坏的功能。
相较于习知的静电放电防护电路会因骤回崩溃现象而使其元件制造不易，本发明的静电放电防护电路利用离子布植的方式在其护环及其井接点之下的一P型或N型离子掺杂区，而在P型基底上形成一等效的齐纳二极管，用来将所输入的静电导引掉。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (20)

1.一种静电放电防护电路，形成于一P型基底上，并设于一接合垫及一形成于该P型基底上的内部电路之间，该静电放电防护电路电连接于该接合垫、一第一电压端(VDD)、一第二电压端(VSS)以及该内部电路，其特征是：其包含有：
一P型金属氧化半导体(PMOS)，该PMOS包含有：
      一P+护环，形成于该P型基底上，且电连接于该第二电压端；
      一第一N+扩散区域，形成于该P型基底上，而被该P+护环所围
  绕，并与该P+护环互不接触，且电连接于该第一电压端；
      一第一N井，形成于该P型基底上，并与该第一N+扩散区域相
  接触；以及
      一第一离子掺杂区，形成于该P+护环及该第一N+扩散区域之下，
  并与该P+护环及该第一N+扩散区域相互接触，以形成一第一等效齐
  纳二极管；以及
一N型金属氧化半导体(NMOS)，该NMOS包含有：
      一N+护环，形成于该P型基底上，且电连接于该第一电压端；
      一第一P+扩散区域，形成于该P型基底上，而被该N+护环所围
  绕，并与该N+护环互不接触，且电连接于该第二电压端；以及
      一第二N井，形成于该N+护环之下，并与该N+护环相接触。
2.如权利要求1所述的静电放电防护电路，其特征是：该NMOS包含有一第二离子掺杂区，形成于该N+护环及该第一P+扩散区域之下，并与该N+护环及该第一P+扩散区域相互接触，以形成一第二等效齐纳二极管。
3.如权利要求2所述的静电放电防护电路，其特征是：当该第一等效齐纳二极管或该第二等效齐纳二极管产生崩溃现象时，可以防止该PMOS及该NMOS产生骤回崩溃现象。
4.如权利要求2所述的静电放电防护电路，其特征是：该第一离子掺杂区及该第二离子掺杂区分别为一P型离子掺杂区。
5.如权利要求2所述的静电放电防护电路，其特征是：该第一离子掺杂区及该第二离子掺杂区分别为一N型离子掺杂区。
6.如权利要求5所述的静电放电防护电路，其特征是：该第一离子掺杂区与该第一N井部分重叠，而该第二离子掺杂区与该第二N井部分重叠。
7.如权利要求1所述的静电放电防护电路，其特征是：当该第一等效齐纳二极管产生崩溃现象时，可以防止该PMOS及该NMOS产生骤回崩溃现象。
8.如权利要求1所述的静电放电防护电路，其特征是：当该第一电压端的电位高于该第二电压端的电位时，该内部电路才得以被供予电力而正常运作。
9.如权利要求1所述的静电放电防护电路，其特征是：该PMOS的栅极与该PMOS的源极相连接，该NMOS的栅极与该NMOS的源极相连接，而该PMOS的漏极及该NMOS的漏极通过一导线电连接于该接合垫及该内部电路。
10.如权利要求9所述的静电放电防护电路，其特征是：该PMOS的源极电连接于该第一电压端，而该NMOS的源极电连接于该第二电压端。
11.一种静电放电防护电路，形成于一P型基底上，并设于一接合垫及一形成于该P型基底上的内部电路之间，该静电放电防护电路电连接于该接合垫、一第一电压端(VDD)、一第二电压端(VSS)以及该内部电路，其特征是：其包含有：
一P型金属氧化半导体(PMOS)，该PMOS包含有：
     一P+护环，形成于该P型基底上，且电连接于该第二电压端；
     一第一N+扩散区域，形成于该P型基底上，而被该P+护环所围
  绕，并与该P+护环互不接触，且电连接于该第一电压端；以及
      一第一N井，形成于该P型基底上，并与该第一N+扩散区域相
  接触；以及
一N型金属氧化半导体(NMOS)，该NMOS包含有：
    一N+护环，形成于该P型基底上，且电连接于该第一电压端；
    一第一P+扩散区域，形成于该P型基底上，而被该N+护环所围
绕，并与该N+护环互不接触，且电连接于该第二电压端；
    一第二N井，形成于该N+护环之下，并与该N+护环相接触；以
及
    一第二离子掺杂区，形成于该N+护环及该第一P+扩散区域之下，
并与该N+护环及该第一P+扩散区域相互接触，以形成一第二等效齐
纳二极管。
12.如权利要求11所述的静电放电防护电路，其特征是：该PMOS包含有一第一离子掺杂区，形成于该P+护环及该第一N+扩散区域之下，并与该P+护环及该第一N+扩散区域相互接触，以形成一第一等效齐纳二极管。
13.如权利要求12所述的静电放电防护电路，其特征是：当该第一等效齐纳二极管或该第二等效齐纳二极管产生崩溃现象时，可以防止该PMOS及该NMOS产生骤回崩溃现象。
14.如权利要求12所述的静电放电防护电路，其特征是：该第一离子掺杂区及该第二离子掺杂区分别为一P型离子掺杂区。
15.如权利要求12所述的静电放电防护电路，其特征是：该第一离子掺杂区及该第二离子掺杂区分别为一N型离子掺杂区。
16.如权利要求15所述的静电放电防护电路，其特征是：该第一离子掺杂区与该第一N井部分重叠，而该第二离子掺杂区与该第二N井部分重叠。
17.如权利要求11所述的静电放电防护电路，其特征是：当该第二等效齐纳二极管产生崩溃现象时，可以防止该PMOS及该NMOS产生骤回崩溃现象。
18.如权利要求11所述的静电放电防护电路，其特征是：当该第一电压端的电位高于该第二电压端的电位时，该内部电路才得以被供予电力而正常运作。
19.如权利要求11所述的静电放电防护电路，其特征是：该PMOS的栅极与该PMOS的源极相连接，该NMOS的栅极与该NMOS的源极相连接，而该PMOS的漏极及该NMOS的漏极通过一导线电连接于该接合垫及该内部电路。
20.如权利要求19所述的静电放电防护电路，其特征是：该PMOS的源极电连接于该第一电压端，而该NMOS的源极电连接于该第二电压端。
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