JP5367396B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5367396B2
JP5367396B2 JP2009026369A JP2009026369A JP5367396B2 JP 5367396 B2 JP5367396 B2 JP 5367396B2 JP 2009026369 A JP2009026369 A JP 2009026369A JP 2009026369 A JP2009026369 A JP 2009026369A JP 5367396 B2 JP5367396 B2 JP 5367396B2
Authority
JP
Japan
Prior art keywords
region
guard ring
mosfet
gate
wiring metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009026369A
Other languages
English (en)
Other versions
JP2010182945A (ja
Inventor
千加志 渕上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2009026369A priority Critical patent/JP5367396B2/ja
Priority to US12/693,562 priority patent/US8183637B2/en
Publication of JP2010182945A publication Critical patent/JP2010182945A/ja
Application granted granted Critical
Publication of JP5367396B2 publication Critical patent/JP5367396B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に係り、特に静電気放電によるＬＳＩの内部の電界効果トランジスタの破壊を抑制するために用いられる静電気放電保護回路を備えた半導体装置に関する。
従来の半導体装置の静電気放電保護回路では、静電気放電によって発生するサージ電圧によるＮチャンネル型ＭＩＳトランジスタの損傷を防ぐために、Ｐチャンネル型ＭＩＳトランジスタのゲート電極、ソース電極、及び第１のＮチャンネル型ＭＩＳトランジスタのゲート電極を電源と接続し、第１のＮチャンネル型ＭＩＳトランジスタのドレイン電極を端子パッド及びＰチャンネル型ＭＩＳトランジスタのドレイン電極と接続し、第１のＮチャンネル型ＭＩＳトランジスタのソース電極と第２のＮチャンネル型ＭＩＳトランジスタのドレイン電極とを接続し、端子パッドと第２のＮチャンネル型ＭＩＳトランジスタのゲート電極との間に容量を接続し、第２のＮチャンネル型ＭＩＳトランジスタのゲート電極とグランドとの間に抵抗を接続し、第１のＮチャンネル型ＭＩＳトランジスタ及び第２のＮチャンネル型ＭＩＳトランジスタの閾値電圧よりも高い電圧を印加してブレークダウン電圧を低くすることが行われている（特許文献１）。
特開２００５−２６００３９号公報
しかしながら、特許文献１に記載の静電気放電保護回路では、通常動作時でかつ、入力信号が高速に変化した場合に、第２のＮチャンネル型ＭＩＳトランジスタが導通状態となり、誤動作をしてしまう、という問題がある。
本発明は、上記の問題点を解決するためになされたもので、ガードリングと電界効果トランジスタのゲート領域とを容量結合することで、通常動作時に、電界効果トランジスタが導通状態となることを防ぐと共に、サージ電圧が印加された場合に、電界効果トランジスタを導通状態にすることで、サージ電圧によって破壊されることを防ぐことができる半導体装置を提供することを目的とする。
上記目的を達成するために請求項１記載の発明に係る半導体装置は、ゲート領域、ドレイン領域、及びソース領域を備えかつ基板に形成された電界効果トランジスタと、前記基板に前記電界効果トランジスタと分離して形成された回路領域と、前記電界効果トランジスタの周囲に環状に形成されると共に、内部抵抗を有する第１のガードリングと、前記回路領域の周囲に環状に形成されると共に、前記ゲート領域に接続されたゲート配線との容量結合により前記ゲート配線との間に容量を形成する配線を有し、かつ内部抵抗を有する第２のガードリングと、を含み、前記ゲート領域が前記回路領域に対向するように前記電界効果トランジスタを形成し、前記第２のガードリングが有する配線の前記ゲート配線に対向する部分と前記ゲート配線との間に前記容量を形成した、構成である。
請求項１の発明によれば、電界効果トランジスタのゲート領域と回路領域の周囲に環状に形成された第２のガードリングとを容量結合することで、電圧が、容量を介して電界効果トランジスタのゲート領域へ印加されるため、電界効果トランジスタの誤動作を防ぐことができ、さらに、Ｎ型ＭＯＳＦＥＴのゲート領域とＰ型ＭＯＳＦＥＴのドレイン領域と対向するように形成し、Ｎ型のガードリングのＰ型ＭＯＳＦＥＴのドレイン領域と対向する部分とＮ型ＭＯＳＦＥＴのゲート領域との間に容量を形成しているので、Ｎ型ＭＯＳＦＥＴのゲート領域に印加される電圧を効率よく持ち上げることができる。
また、請求項２の発明に係る半導体装置は、前記容量を前記電界効果トランジスタと前記回路領域との間に形成している。
請求項２の発明によれば、電界効果トランジスタのゲート領域と回路領域とを接続する配線が短くなるので、より早く信号を伝達することができる。
また、請求項３の発明に係る半導体装置は、前記電界効果トランジスタをＮ型ＭＯＳＦＥＴ、前記第１のガードリングをＰ型、前記第２のガードリングをＮ型とすると共に、前記回路領域をＰ型ＭＯＳＦＥＴで形成している。
また、請求項４の発明に係る半導体装置は、前記Ｎ型ＭＯＳＦＥＴのゲート領域と前記Ｐ型ＭＯＳＦＥＴのドレイン領域とが対向するように形成し、前記第２のガードリングの前記Ｐ型ＭＯＳＦＥＴのドレイン領域に対向する部分と前記ゲートとの間に前記容量を形成している。
請求項４、請求項５の発明によれば、Ｎ型ＭＯＳＦＥＴのゲート領域とＰ型ＭＯＳＦＥＴのドレイン領域と対向するように形成し、Ｎ型のガードリングのＰ型ＭＯＳＦＥＴのドレイン領域と対向する部分とＮ型ＭＯＳＦＥＴのゲート領域との間に容量を形成しているので、Ｎ型ＭＯＳＦＥＴのゲート領域に印加される電圧を効率よく持ち上げることができる。
また、請求項５の発明に係る半導体装置は、前記Ｎ型ＭＯＳＦＥＴのゲート領域と前記Ｐ型ＭＯＳＦＥＴのドレイン領域とが対向するように形成し、前記第２のガードリングの前記Ｎ型ＭＯＳＦＥＴ側の部分と前記ゲートとの間にのみ前記容量を形成している。
請求項５の発明によれば、Ｎ型ガードリングのＮ型ＭＯＳＦＥＴ側の部分とＮ型ＭＯＳＦＥＴのゲート領域との間にのみ容量を形成しているので、Ｎ型ＭＯＳＦＥＴのゲート領域の配線と他の配線とがクロスすることを防ぐことができる。
また、請求項６の発明に係る半導体装置は、前記ゲート領域を、抵抗を介して接地している。
また、請求項７の発明に係る半導体装置は、前記抵抗として、接地されかつ前記第１のガードリングと分離して形成された抵抗領域の内部抵抗、または前記第１のガードリングの内部抵抗を用いている。
また、請求項８の発明に係る半導体装置は、前記容量、前記ゲート領域、及び前記抵抗の順に接続している。
請求項６〜請求項８の発明によれば、Ｎ型ＭＯＳＦＥＴのゲート領域を抵抗を介して接地しているので、Ｎ型ＭＯＳＦＥＴの動作を安定させることができる。
以上説明したように本発明によれば、電界効果トランジスタのゲート領域と回路領域の周囲に環状に形成されたガードリングとを容量結合することで、電界効果トランジスタの誤動作及び電界効果トランジスタが破壊されることを防ぐことができる。
第１の実施の形態に係る半導体装置の平面図である。 第１の実施の形態に係る半導体装置のＡ−Ａ断面図である。 第１の実施の形態に係る半導体装置のＢ−Ｂ断面図である。 第１の実施の形態に係る半導体装置の回路図である。 第２の実施の形態に係る半導体装置の平面図である。 第２の実施の形態に係る半導体装置のＡ−Ａ断面図である。 第３の実施の形態に係る半導体装置の回路図である。 第３の実施の形態に係る半導体装置のＡ−Ａ断面図である。 第３の実施の形態に係る半導体装置のＢ−Ｂ断面図である。 第３の実施の形態に係る半導体装置の回路図である。
以下、図面を参照して本発明の半導体装置を静電気放電保護回路に適用した実施の形態を詳細に説明する。
図１〜図４に示すように、第１の実施の形態に係る静電気放電保護回路１０は、基板に２つの電界効果トランジスタを形成すると共に、電界効果トランジスタの上に第１の絶縁層、第１配線メタル層、第２の絶縁層、及び第２配線メタル層を積層して構成されている。
更に詳しく説明すると静電気放電保護回路１０は、Ｐ型基板１２の一部の領域に形成されたＮ型のＮウェル１４、Ｎウェル１４上に形成されたＰチャンネル型電界効果トランジスタ１６（以下、Ｐ−ＭＯＳＦＥＴという。）、Ｐ−ＭＯＳＦＥＴ１６を囲むように形成され、かつ内部抵抗５０含みＮウェル１４より不純物濃度の高いＮ型ガードリング１８、Ｐ型基板１２上にＰ−ＭＯＳＦＥＴ１６と分離して形成されたＮ−ＭＯＳＦＥＴ２０、Ｎ−ＭＯＳＦＥＴ２０を囲むように矩形の環状に形成され、かつ内部抵抗を含みＰ型基板１２より不純物濃度の高いＰ型ガードリング２２、及びＰ型基板１２上のＰ型ガードリング２２の近傍領域に設けられた内部抵抗２４Ａで構成されている。
すなわち、Ｎ型ガードリング１８は、不純物が注入されているため抵抗成分を持ち、その抵抗成分がＮ型ガードリング１８の内部抵抗５０となる。また、Ｐ型ガードリング２２は、不純物が注入されているため抵抗成分を持ち、その抵抗成分がＰ型ガードリング２２の内部抵抗となる。
Ｐ−ＭＯＳＦＥＴ１６は、ドレイン領域（Ｄ）２６、ソース領域（Ｓ）２８、及びゲート領域（Ｇ）３０を備えている。
Ｐ−ＭＯＳＦＥＴ１６のドレイン領域２６は、Ｐ型基板上に形成された第１の絶縁層の厚み方向に延在するように設けられた複数のコンタクトメタル３２を介して第１の絶縁層上に形成された第１配線メタル層の第１の配線メタル３６Ａと接続されている。また、ドレイン領域２６は、複数のコンタクトメタル３２、及び第１の配線メタル３６Ａと第２の配線メタル３８Ａとを接続するように第１の配線メタル３６Ａ上の第２の絶縁層に形成された複数のビア３４を介して、第２の配線メタル層上に形成された端子パッド４８及び内部素子４９の各々と接続された第２の配線メタル３８Ａと接続されている。ソース領域２８は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｂと接続され、ゲート領域３０は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｃと接続されている。
Ｎ型ガードリング１８のＮ−ＭＯＳＦＥＴ２０側の第１の部分１８Ａは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｄと接続されている。
Ｎ型ガードリングの第１の部分１８Ａと対向する第２の部分１８Ｂは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｂ及び第１の配線メタル３６Ｃと接続されている。また、Ｎ型ガードリングの第２の部分１８Ｂは、複数のコンタクトメタル３２及び複数のビア３４を介して、第２の配線メタル層に設けられ、かつ電源と接続された第２の配線メタル３８Ｂと接続されている。
Ｐ−ＭＯＳＦＥＴ１６のソース領域２８と対向する側のＮ型ガードリング１８の第３の部分１８Ｃは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｅと接続されている。また、Ｎ型ガードリングの第３の部分１８Ｃは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｂと接続されている。
Ｎ型ガードリングの第３の部分１８Ｃと対向するＮ型ガードリングの第４の部分１８Ｄは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｆと接続されている。また、Ｎ型ガードリングの第４の部分１８Ｄは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｂと接続されている。
Ｎ−ＭＯＳＦＥＴ２０は、ドレイン（Ｄ）領域４０、ソース（Ｓ）領域４２、及びゲート（Ｇ）領域４４を備えている。
Ｎ−ＭＯＳＦＥＴ２０のドレイン領域４０は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｇと接続されると共に、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ａと接続され、ソース領域４２は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｈと接続されている。また、Ｎ−ＭＯＳＦＥＴ２０のゲート領域４４は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｉと接続されると共に、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｃと接続されている。
Ｐ型ガードリング２２のＰ−ＭＯＳＦＥＴ２０側の第１の部分２２Ａと対向する第２の部分２２Ｂは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｈと接続されている。また、Ｐ型ガードリング２２の第２の部分２２Ｂは、複数のコンタクトメタル３２及び複数のビア３４を介して、第２の配線メタル層に設けられ、かつグランドに接続された第２の配線メタル３８Ｄと接続されている。
Ｎ−ＭＯＳＦＥＴ２０のソース領域４２と対向する側のＰ型ガードリング２２の第３の部分２２Ｃは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｊと接続されている。また、Ｐ型ガードリング２２の第３の部分２２Ｃは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｄと接続されている。
Ｐ型ガードリングの第３の部分２２Ｃと対向するＰ型ガードリングの第４の部分２２Ｄは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｋと接続されている。また、Ｐ型ガードリング２２の第４の部分２２Ｄは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｄと接続されている。
内部抵抗２４Ａを有する抵抗領域は、一端がコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｉと接続され、かつ他端が複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｌと接続されている。また、内部抵抗２４Ａは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｄと接続されている。
ここで、第１配線メタル層に設けられた第１の配線メタル３６Ｄと第２配線メタル層に設けられた第２の配線メタル３８Ｃとの間に第２の絶縁層が設けられているので、第１の配線メタル３６Ｄと第２の配線メタル３８Ｃとの間に図４に示す寄生容量４５Ａが発生するようにＮ型ガードリングの第１の部分１８ＡとＮ−ＭＯＳＦＥＴ２０のゲート領域４４とが容量結合されている。
さらに、Ｐ−ＭＯＳＦＥＴ１６のドレイン領域２６がＰ型で、Ｎ型ガードリングの第１の部分１８ＡがＮ型であるので、ドレイン領域２６とＮ型ガードリングの第１の部分１８Ａとの間には、図４に示す寄生ダイオード４６Ａが発生すると共に、Ｎ−ＭＯＳＦＥＴ１６のドレイン領域４０がＮ型で、Ｐ型ガードリングの第２の部分２２ＢがＰ型であるので、ドレイン領域４０とＰ型ガードリングの第２の部分２２Ｂとの間には、図４に示す寄生ダイオード４６Ｂが発生する。
以上の構成を等価回路で表すと図４に示すように、Ｐ−ＭＯＳＦＥＴ１６のソース領域２８及びゲート領域３０は、電源と接続され、ドレイン領域２６は、Ｎ−ＭＯＳＦＥＴ２０のドレイン領域４０、端子パッド４８、及び内部素子４９と接続されている。
Ｎ−ＭＯＳＦＥＴ２０のソース領域４２は、グランドと接続され、ゲート領域４４は、抵抗２４Ａを介してグランドと接続されると共に、寄生容量４５Ａの一端と接続されている。
寄生ダイオード４６Ａのアノードは、Ｐ−ＭＯＳＦＥＴ１６のドレイン領域２６と接続され、カソードは、内部抵抗５０を介して電源と接続されると共に、寄生容量４５Ａの他端と接続されている。
次に、本実施の形態に係る静電気放電保護回路１０の動作を図４の等価回路を用いて説明する。
端子パッド４８に正のサージ電圧が印加された場合、Ｐ−ＭＯＳＦＥＴ１６の寄生ダイオード４６Ａが導通状態となり、寄生容量４５Ａ及び抵抗２４Ａを介してサージ電流Ｉ１が流れる。サージ電流Ｉ１によってＮ−ＭＯＳＦＥＴ２０のゲートの電位が持ち上がり、Ｎ−ＭＯＳＦＥＴ２０を導通状態にする。
Ｎ−ＭＯＳＦＥＴ２０が導通状態になると、他のサージ電流Ｉ２が、Ｎ−ＭＯＳＦＥＴ２０のドレイン領域４０及びソース領域４２を介してグランドへ流れる。
パッド端子４８に負のサージ電圧が印加された場合、Ｎ−ＭＯＳＦＥＴ２０の寄生ダイオード４６Ｂが導通状態となり、更に他のサージ電流Ｉ３が、グランドから端子パッド４８の方向へ流れる。
以上説明したように、本実施の形態に係る静電気放電保護回路は、Ｎ型ガードリングとＮ−ＭＯＳＦＥＴのゲート領域とを容量結合することで、通常動作時に、Ｐ−ＭＯＳＦＥＴの寄生ダイオード及びＮ−ＭＯＳＦＥＴが導通状態となることを防ぐと共に、正のサージ電圧が印加された場合に、Ｎ−ＭＯＳＦＥＴを導通状態にすることで、Ｎ−ＭＯＳＦＥＴの寄生ダイオードが、正のサージ電圧によって破壊されることを防ぐことができる。
次に、第２の実施の形態について説明する。なお、第１の実施の形態と対応する部分については、同一符号を付して説明を省略する。
図５及び図６に示すように、本実施の形態に係る静電気放電保護回路１０は、第１の実施の形態の内部抵抗２４Ａに代えて、Ｐ型ガードリング２２の内部抵抗が用いられており、Ｐ型ガードリングの第１の部分２２Ａ及びＮ−ＭＯＳＦＥＴ２０のゲート領域４４が、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｑと接続されている。
また、図６に示すように、Ｎ−ＭＯＳＦＥＴ４４のゲート領域４４は、第２配線メタル層側から見て、寄生容量４５Ａ、ゲート領域４４、及びＰ型ガードリング２２の内部抵抗の順に接続されている。
本実施の形態の静電気放電保護回路１０の動作は、第１の実施の形態と同様であるため、説明を省略する。
以上説明したように、本実施の形態に係る静電気放電保護回路は、寄生容量、Ｎ−ＭＯＳＦＥＴのゲート領域、及びＰ型ガードリングの順に接続することで、Ｎ−ＭＯＳＦＥＴのドレイン領域及びソース領域を介してＰ型基板へ流れたサージ電流がグランドへ流れるまでの間、Ｐ型ガードリングの両端の電位差を、サージ電流がグランドへ流れた後のＰ型ガードリングの両端の電位差よりも小さくすることができるので、寄生容量の電荷が抜けにくくなり、Ｎ−ＭＯＳＦＥＴの導通状態が長く維持することができる。
なお、上記第１の実施の形態及び第２の実施の形態において、Ｐ−ＭＯＳＦＥＴ１６に代えてダイオードを用いて、アノードを電源と接続すると共に、カソードをＮ型ガードリングと接続してもよい。
さらに、上記第１の実施の形態及び第２の実施の形態において、Ｐ−ＭＯＳＦＥＴ１６に代えてダイオードを用いた場合、ダイオードのカソードとＮ−ＭＯＳＦＥＴ２０のゲート領域４４とを容量結合してもよい。
次に、第３の実施の形態について説明する。なお、第１の実施の形態と対応する部分については、同一符号を付して説明を省略する。
図７〜図１０に示すように、本実施の形態に係る静電気放電保護回路１０は、第１の実施の形態のＮ型ガードリング１８とＮ−ＭＯＳＦＥＴ２０のゲート領域４４とを容量結合することに代えて、Ｐ−ＭＯＳＦＥＴ１６のゲート領域３０とＰ型ガードリング２２との間が容量結合されると共に、内部抵抗２４Ａに代えて内部抵抗２４Ｂが用いられている。
Ｐ−ＭＯＳＦＥＴ１６のゲート領域３０は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｍと接続されている。また、ゲート領域３０は、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｅと接続されている。
Ｎ型ガードリングの第２の部分１８Ｂは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｂと接続されている。また、Ｎ型ガードリングの第２の部分１８Ｂは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｂと接続されている。
Ｎ−ＭＯＳＦＥＴ２０のゲート領域４４は、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｎと接続されている。
Ｐ型ガードリングの第１の部分２２Ａは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｏと接続されている。
Ｐ型ガードリングの第２の部分２２Ｂは、複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｈ及び第１の配線メタル３６Ｎと接続されている。また、Ｐ型ガードリングの第２の部分２２Ｂは、複数のコンタクトメタル３２及び複数のビアを介して第２配線メタル層に設けられた第２の配線メタル３８Ｄと接続されている。
Ｐ型基板１２上のＮ型ガードリング１８の近傍領域に設けられた内部抵抗２４Ｂを有する抵抗領域は、一端がコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｍと接続され、かつ他端が複数のコンタクトメタル３２を介して第１配線メタル層に設けられた第１の配線メタル３６Ｐと接続されている。また、内部抵抗２４Ｂは、複数のコンタクトメタル３２及び複数のビア３４を介して第２配線メタル層に設けられた第２の配線メタル３８Ｂと接続されている。
ここで、第１配線メタル層に設けられた第１の配線メタル３６Ｏと第２配線メタル層に設けられた第２の配線メタル３８Ｅとの間に第２の絶縁層が設けられているので、第１の配線メタル３６Ｏと第２の配線メタル３８Ｅとの間に図１０に示す寄生容量４５Ｂが発生するようにＰ−ＭＯＳＦＥＴ１６のゲート領域３０とＰ型ガードリングの第１の部分２２Ａとが容量結合されている。
以上の構成を等価回路で表すと図１０に示すように、Ｐ−ＭＯＳＦＥＴ１６のソース領域２８は、電源と接続され、ドレイン領域２６は、Ｎ−ＭＯＳＦＥＴ２０のドレイン領域４０、端子パッド４８、及び内部素子４９と接続され、ゲート領域は、抵抗２４Ｂを介して電源と接続されると共に、寄生容量４５Ｂの一端と接続されている。
Ｎ−ＭＯＳＦＥＴ２０のソース領域４２及びゲート領域４４は、グランドと接続されている。
寄生ダイオード４６Ｂのアノードは、寄生容量４５Ｂの他端と接続されると共に、Ｐ型ガードリング２２の内部抵抗５２を介してグランドに接続され、カソードは、Ｎ−ＭＯＳＦＥＴ２０のドレイン領域４０と接続されている。
次に、本実施の形態の静電気放電保護回路１０の動作を図１０の等価回路を用いて説明する。
端子パッド４８に正のサージ電圧が印加された場合、Ｐ−ＭＯＳＦＥＴ１６の寄生ダイオード４６Ａが導通状態となり、サージ電流Ｉ４が電源方向へ流れる。
パッド端子４８に負のサージ電圧が印加された場合、Ｎ−ＭＯＳＦＥＴ２０の寄生ダイオード４６Ｂが導通状態となり、抵抗２４Ｂ及び寄生容量４５Ｂを介して他のサージ電流Ｉ５が流れる。サージ電流Ｉ５によってＰ−ＭＯＳＦＥＴ１６のゲートの電位が降下し、Ｐ−ＭＯＳＦＥＴ１６を導通状態にする。
Ｐ−ＭＯＳＦＥＴ１６が導通状態になると、更に他のサージ電流Ｉ６が、Ｐ−ＭＯＳＦＥＴ１６のソース領域２８及びドレイン領域２６を介して端子パッド４８へ流れる。
以上説明したように、本実施の形態に係る静電気保護回路は、Ｐ−ＭＯＳＦＥＴのゲート領域とＰ型ガードリングとを容量結合することで、負のサージ電圧が印加された場合に、Ｐ−ＭＯＳＦＥＴを導通状態にし、Ｐ−ＭＯＳＦＥＴの寄生ダイオードが、負のサージ電圧によって破壊されることを防ぐことができる。
なお、本実施の形態において、抵抗２４Ｂに代えて第２の実施の形態で説明したＮ型ガードリング１８の内部抵抗５０を用いてもよい。
また、本実施の形態において、Ｎ−ＭＯＳＦＥＴ２０に代えてダイオードを用いて、アノードをＰ型ガードリングと接続すると共に、カソードを端子パッド４８と接続してもよい。
さらに、本実施の形態において、Ｎ−ＭＯＳＦＥＴ２０に代えてダイオードを用いた場合、ダイオードのアノードとＰ−ＭＯＳＦＥＴ１６のゲート領域３０とを容量結合してもよい。
１０ 静電気放電保護回路
１２ Ｐ型基板
１４ Ｎウェル
１６ Ｐチャンネル型電界効果トランジスタ
１８ Ｎ型ガードリング
２０ Ｎチャンネル型電界効果トランジスタ
２２ Ｐ型ガードリング
２４ 内部抵抗
２６ ドレイン領域
２８ ソース領域
３０ ゲート領域
３２ コンタクトメタル
３４ ビア
３６ 第１の配線メタル
３８ 第２の配線メタル
４０ ドレイン領域
４２ ソース領域
４４ ゲート領域
４５ 寄生容量
４６ 寄生ダイオード
４８ 端子パッド
４９ 内部素子
５０ Ｎ型ガードリングの内部抵抗
５２ Ｐ型ガードリングの内部抵抗

Claims (8)

  1. ゲート領域、ドレイン領域、及びソース領域を備えかつ基板に形成された電界効果トランジスタと、
    前記基板に前記電界効果トランジスタと分離して形成された回路領域と、
    前記電界効果トランジスタの周囲に環状に形成されると共に、内部抵抗を有する第１のガードリングと、
    前記回路領域の周囲に環状に形成されると共に、前記ゲート領域に接続されたゲート配線との容量結合により前記ゲート配線との間に容量を形成する配線を有し、かつ内部抵抗を有する第２のガードリングと、
    を含み、
    前記ゲート領域が前記回路領域に対向するように前記電界効果トランジスタを形成し、前記第２のガードリングが有する配線の前記ゲート配線に対向する部分と前記ゲート配線との間に前記容量を形成した、
    半導体装置。
  2. 前記容量を前記電界効果トランジスタと対向する側の前記回路領域に形成された前記第２のガードリングの配線と前記ゲート配線との間に形成した請求項１記載の半導体装置。
  3. 前記電界効果トランジスタをＮ型ＭＯＳＦＥＴ、前記第１のガードリングをＰ型、前記第２のガードリングをＮ型とすると共に、前記回路領域をＰ型ＭＯＳＦＥＴとした請求項１または請求項２記載の半導体装置。
  4. 前記Ｎ型ＭＯＳＦＥＴのゲート領域と前記Ｐ型ＭＯＳＦＥＴのドレイン領域とが対向するように形成し、前記第２のガードリングの前記Ｐ型ＭＯＳＦＥＴのドレイン領域に対向する部分の配線と前記ゲート配線との間に前記容量を形成した請求項３記載の半導体装置。
  5. 前記Ｎ型ＭＯＳＦＥＴのゲート領域と前記Ｐ型ＭＯＳＦＥＴのドレイン領域とが対向するように形成し、前記第２のガードリングの前記Ｎ型ＭＯＳＦＥＴ側の部分の配線と前記ゲート配線との間にのみ前記容量を形成した請求項３記載の半導体装置。
  6. 前記ゲート配線を、抵抗を介して接地した請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 前記抵抗として、接地されかつ前記第１のガードリングと分離して形成された抵抗領域の内部抵抗、または前記第１のガードリングの内部抵抗を用いた請求項６記載の半導体装置。
  8. 前記容量、前記ゲート配線、及び前記抵抗の順に接続した請求項６または請求項７記載の半導体装置。
JP2009026369A 2009-02-06 2009-02-06 半導体装置 Expired - Fee Related JP5367396B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009026369A JP5367396B2 (ja) 2009-02-06 2009-02-06 半導体装置
US12/693,562 US8183637B2 (en) 2009-02-06 2010-01-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009026369A JP5367396B2 (ja) 2009-02-06 2009-02-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2010182945A JP2010182945A (ja) 2010-08-19
JP5367396B2 true JP5367396B2 (ja) 2013-12-11

Family

ID=42539717

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009026369A Expired - Fee Related JP5367396B2 (ja) 2009-02-06 2009-02-06 半導体装置

Country Status (2)

Country Link
US (1) US8183637B2 (ja)
JP (1) JP5367396B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2095424B1 (en) * 2006-11-29 2020-04-22 Semiconductor Components Industries, LLC Pixel structure having shielded storage node
US10269904B2 (en) * 2014-10-31 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9831924B2 (en) * 2015-03-30 2017-11-28 Renesas Electronics Corporation Non-contact communication apparatus and system using the same
US9899484B1 (en) * 2016-12-30 2018-02-20 Texas Instruments Incorporated Transistor with source field plates under gate runner layers
US10930730B2 (en) * 2017-07-18 2021-02-23 Qualcomm Incorporated Enhanced active and passive devices for radio frequency (RF) process and design technology
US11239152B2 (en) * 2019-09-04 2022-02-01 International Business Machines Corporation Integrated circuit with optical tunnel

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57197852A (en) * 1982-04-05 1982-12-04 Toshiba Corp Manufacture of complementary type insulating gate field-effect transistor
DE4120394A1 (de) * 1991-06-20 1992-12-24 Bosch Gmbh Robert Monolithisch integrierte schaltungsanordnung
JP3025373B2 (ja) * 1992-04-14 2000-03-27 沖電気工業株式会社 半導体集積回路
US5631793A (en) * 1995-09-05 1997-05-20 Winbond Electronics Corporation Capacitor-couple electrostatic discharge protection circuit
US5686751A (en) * 1996-06-28 1997-11-11 Winbond Electronics Corp. Electrostatic discharge protection circuit triggered by capacitive-coupling
JP3237110B2 (ja) * 1998-03-24 2001-12-10 日本電気株式会社 半導体装置
US6392860B1 (en) * 1999-12-30 2002-05-21 Vanguard International Semiconductor Corp. Electrostatic discharge protection circuit with gate-modulated field-oxide device
TW578290B (en) * 2002-03-04 2004-03-01 Winbond Electronics Corp Electrostatic discharged protection device
US6788507B2 (en) * 2002-03-17 2004-09-07 United Microelectronics Corp. Electrostatic discharge protection circuit
JP2005260039A (ja) 2004-03-12 2005-09-22 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US7719813B2 (en) * 2005-10-20 2010-05-18 United Microelectronics Corp. Gate-coupled substrate-triggered ESD protection circuit and integrated circuit therewith
JP2008078361A (ja) * 2006-09-21 2008-04-03 Oki Electric Ind Co Ltd 半導体集積回路装置

Also Published As

Publication number Publication date
JP2010182945A (ja) 2010-08-19
US8183637B2 (en) 2012-05-22
US20100200921A1 (en) 2010-08-12

Similar Documents

Publication Publication Date Title
JP5367396B2 (ja) 半導体装置
JP2010118548A (ja) 半導体装置
US20100140712A1 (en) Electro Static Discharge Clamping Device
KR101742447B1 (ko) 반도체 장치
US10211205B2 (en) Field effect transistor structure for reducing contact resistance
KR102440181B1 (ko) 정전기방전 보호를 위한 게이트-커플드 엔모스 소자
JP2014170919A (ja) Ｅｓｄ保護回路を備えた半導体装置
JP2014229737A (ja) 半導体装置
TW201448160A (zh) 半導體裝置
US7342283B2 (en) Semiconductor device
KR20200134824A (ko) 정전기 방전 보호용 반도체 소자
TWI613760B (zh) 半導體積體電路裝置、及半導體積體電路裝置之製造方法
JP2016162910A (ja) 半導体装置
KR101865492B1 (ko) Esd 보호 구조를 갖는 반도체 디바이스
JP5270877B2 (ja) 半導体装置
JP6398696B2 (ja) 静電気保護回路及び半導体集積回路装置
US20180130788A1 (en) Electronic device, in particular for protection against overvoltages
JP4857353B2 (ja) 半導体装置、およびそれを用いたプラズマディスプレイ駆動用半導体装置
JP2015035618A (ja) 半導体装置
CN101494194A (zh) 集成电路及其形成方法、静电放电保护电路
JP2007227697A (ja) 半導体装置および半導体集積装置
CN102891186A (zh) 保护二极管以及具备该保护二极管的半导体装置
TWI497683B (zh) Semiconductor device
JP5660092B2 (ja) 半導体装置
JP2003017694A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130521

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130523

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130820

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130911

R150 Certificate of patent or registration of utility model

Ref document number: 5367396

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees