JP5585366B2 - 集積回路装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置及び電子機器等に関する。

集積回路装置においては、外部接続用の端子であるパッドが設けられる。そして、この外部接続用のパッドには、外部からの静電気による内部回路の破壊を防止するための静電保護素子（ＥＳＤ保護素子）が設けられる。このような静電保護素子が設けられた半導体装置の従来技術としては、例えば特許文献１に開示される技術がある。

この特許文献１に開示される従来技術では、パッドから静電保護素子に至る間の配線の抵抗値が、静電保護素子から内部回路の内部素子に至る間の配線の抵抗値よりも小さくなるように、パッドから静電保護素子に至る間の配線を複数層のメタル層により形成している。

しかしながら、この従来技術では、パッドから内部回路に至る経路に、最上層金属層により形成される配線と、下層金属層により形成される配線と、最上層金属層と下層金属層を接続するコンタクトが存在する。従って、例えば内部回路がアナログ回路である場合には、これらの配線やコンタクトの寄生抵抗や寄生容量が、増幅処理や検出処理などのアナログ処理に悪影響を及ぼすおそれがある。

特開２００９−４９３３１号公報

本発明の幾つかの態様によれば、アナログ処理の特性の向上を図れる集積回路装置及び電子機器等を提供できる。

本実施形態の一態様は、信号が入力されるパッドと、前記パッドを介して入力される信号についてのアナログ処理を行うアナログ回路と、前記アナログ回路の信号入力ノードと前記パッドとの間に設けられるキャパシターとを含み、前記パッドと前記キャパシターの一端とが、最上層金属層で形成されるパッド配線により接続される集積回路装置に関係する。

本発明の一態様によれば、アナログ回路の信号入力ノードとパッドとの間にキャパシターが設けられ、パッドとキャパシターの一端とが、最上層金属層で形成されるパッド配線により接続される。このようにパッドとキャパシターの一端を最上層金属層のパッド配線によりそのまま接続すれば、パッド配線の直接接続を行わない手法に比べて、寄生抵抗や寄生容量の低減が可能になり、アナログ処理の特性の向上等を図ることが可能になる。

また本発明の一態様では、前記パッド用の静電保護素子を含み、前記パッド配線は、平面視において前記静電保護素子にオーバーラップするように配線されてもよい。

このような静電保護素子を設ければ、アナログ処理の特性の向上等を図りながら、静電保護耐圧の確保が可能になる。

また本発明の一態様では、前記パッド配線と前記静電保護素子とのオーバーラップ領域に形成されたコンタクトにより、前記パッド配線と前記静電保護素子とが接続されてもよい。

このようなオーバーラップ領域にコンタクトを形成すれば、パッドと静電保護素子を接続する配線の寄生抵抗を低減でき、静電保護耐圧の確保が可能になる。

また本発明の一態様では、アノード端子が低電位側電源ノードに接続される静電保護用の第１のダイオードと、カソード端子が高電位側電源ノードに接続される静電保護用の第２のダイオードとを含み、前記第１のダイオードのカソード端子と、前記第２のダイオードのアノード端子とが、前記パッド配線を介して接続されてもよい。

このような第１、第２のダイオードを設ければ、パッドに印加された静電気を低電位側電源ノードや高電位側電源ノードに放電することが容易になる。

また本発明の一態様では、前記アナログ回路は、前記パッドを介して入力される信号の受信処理を行う受信回路を含み、前記キャパシターは、前記受信回路の信号入力ノードと前記パッドとの間に設けられるＡＣ結合用のキャパシターであってもよい。

このようにすれば、受信回路を有するアナログ回路において、受信感度等のアナログ処理の特性の向上を図れる。またＡＣ結合用のキャパシターを有効活用して、静電保護耐圧を確保することなども可能になる。

また本発明の一態様では、前記アナログ回路は、前記パッドを介して出力される信号の送信処理を行う送信回路を含み、前記パッドと前記送信回路の出力ノードとが前記パッド配線により接続されてもよい。

このようにすれば、受信回路と送信回路を有するアナログ回路においてアナログ処理の特性の向上を図れる。

また本発明の一態様では、前記キャパシターは、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターであってもよい。

このようにすれば、小面積で大きな容量値を得ることができると共に、容量値の電圧依存性に起因するアナログ処理の特性の劣化等も抑制できる。

また本発明の一態様では、前記キャパシターの一端の電極は、前記最上層金属層の下層金属層で形成され、前記キャパシターの他端の電極は、前記最上層金属層と前記下層金属層との間に形成されたＭＩＭ用金属層で形成されてもよい。

このようにすれば、キャパシターのフリンジ容量等の寄生容量を低減することが可能になる。

また本発明の一態様では、前記キャパシターの他端の電極と前記アナログ回路の入力ノードとを接続するコンタクトが、前記キャパシターの形成領域と平面視においてオーバーラップしない領域に形成されてもよい。

このようにすれば、キャパシターの容量値が設計値等からずれてしまうなどの事態を防止できる。

また本発明の一態様では、前記最上層金属層は下層金属層よりも厚い金属層であってもよい。

このようにすれば、パッド配線の寄生抵抗を低減でき、アナログ処理の特性の向上等を図れる。

また本発明の一態様では、前記パッドと前記キャパシターの一端とが、前記最上層金属層の下層金属層で形成される配線を介さずに接続されてもよい。

このようにすれば、下層金属層の配線の寄生抵抗が悪影響を及ぼすのを防止できる。

また本発明の一態様では、前記パッドの下方には、シールド層が配置されてもよい。

このようにすればパッドに入力された信号の電力ロス等の低減を図れる。

また本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。

本実施形態の集積回路装置の構成例。 本実施形態の集積回路装置の他の構成例。 図３（Ａ）、図３（Ｂ）は低ノイズアンプ、パワーアンプの構成例。 本実施形態の配線手法を説明する断面図。 比較例の配線手法を説明する断面図。 ビットエラーレートの測定結果。 本実施形態の配線手法の他の例を説明する断面図。 本実施形態の配線手法の他の例を説明する断面図。 本実施形態の集積回路装置の平面レイアウト図。 本実施形態の集積回路装置の回路構成例。 本実施形態の集積回路装置の他の回路構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．構成
図１に本実施形態の集積回路装置の構成例を示す。本実施形態の集積回路装置は、パッドＰＡＮＴ、アナログ回路２０、キャパシターＣＡを含む。また、パッドＰＶＳＳ、ＰＶＤＤや、静電保護素子（ＥＳＤ保護素子）となるダイオードＤＮ１、ＤＮ２や、制御回路５０（ロジック回路）を含むことができる。なお、これらの構成要素の一部（例えば静電保護素子、制御回路等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

パッドＰＡＮＴは信号が入力される外部接続端子であり、例えばボンディングワイヤーなどが接続される。無線回路を例にとれば、インダクター等で構成されるアンテナや整合回路などがパッドＰＡＮＴに接続され、ＲＦ（Radio Frequency）の入力信号が入力される。或いはＲＦの出力信号が出力される。アンテナ等は、いわゆるＷ−ＣＳＰ（Wafer level Chip Size Package）技術等を利用して、オンチップで形成してもよいし、集積回路装置（ＩＣチップ）の外付け部品により実現してもよい。またパッドＰＶＤＤ、ＰＶＳＳには、各々、外部から高電位側電源ＶＤＤ、低電位側電源ＶＳＳが供給される。

アナログ回路２０は、パッドＰＡＮＴを介して入力される信号についてのアナログ処理を行う。またパッドＰＡＮＴを介して出力される信号についてのアナログ処理を行ってもよい。ここで、アナログ処理は、信号増幅処理、信号検出処理、或いは信号フィルタリング処理などの各種の信号処理である。アナログ回路２０は、例えば演算増幅器や、インダクター、キャパシター或いは抵抗などの回路素子により実現できる。

図１ではアナログ回路２０は、受信回路（ＲＸ）３０、送信回路（ＴＸ）４０を含む。受信回路３０は、パッドＰＡＮＴを介して入力される信号の受信処理を行う。例えば入力信号の増幅処理やフィルタリング処理などを行う。この受信回路３０は、例えば低ノイズアンプＬＮＡ（入力アンプ）などを含む。

送信回路４０は、パッドＰＡＮＴを介して出力される信号の送信処理を行う。例えば出力信号の増幅処理や振幅調整処理などを行う。この送信回路４０は、例えばパワーアンプＰＡ（出力アンプ）などを含む。なお、アナログ回路２０に受信回路３０だけを設けて、送信回路４０については設けない構成にしてもよい。

キャパシターＣＡは、アナログ回路２０（受信回路３０）の信号入力ノードＮＩとパッドＰＡＮＴの間に設けられる。例えばキャパシターＣＡの一端はパッドＰＡＮＴに接続され、キャパシターＣＡの他端はアナログ回路２０の信号入力ノードＮＩに接続される。このキャパシターＣＡは、例えば信号入力ノードＮＩとパッドＰＡＮＴの間に設けられるＡＣ結合用（ＤＣカット用）のキャパシターである。なおキャパシターＣＡは、演算増幅器による演算増幅用のキャパシター（例えば電荷／電圧変換用のキャパシター）などであってもよい。

ダイオードＤＮ１、ＤＮ２（第１、第２のダイオード）は静電保護用のダイオードであり、静電保護素子として機能する。ダイオードＤＮ１は、そのアノード端子（Ｐ側端子、Ｐ型不純物領域）がＶＳＳノード（広義には低電位側電源ノード）に接続される。ダイオードＤＮ２は、そのカソード端子（Ｎ側端子、Ｎ型不純物領域）にＶＤＤノード（広義には高電位側電源ノード）が接続される。そしてダイオードＤＮ１のカソード端子とダイオードＤＮ２のアノード端子が、パッドＰＡＮＴのノードＮＡに接続される。具体的には、ダイオードＤＮ１のカソード端子とダイオードＤＮ２のアノード端子が、パッドＰＡＮＴのパッド配線を介して接続される。

なお、図１では、アナログ回路２０がシングルエンド入力タイプ（シングルエンド出力タイプ）である場合について説明したが、図２に示すように、アナログ回路２０は差動入力タイプ（差動出力タイプ）であってもよい。

例えば図２では、差動信号の正側（非反転側）のパッドＰＡＮＴ１と、負側（反転側）のパッドＰＡＮＴ２が設けられている。そしてパッドＰＡＮＴ１のノードＮＡ１とＶＳＳノードの間に、ＶＳＳからＮＡ１への方向を順方向とする静電保護用のダイオードＤＮ１１が設けられ、ノードＮＡ１とＶＤＤノードの間に、ＮＡ１からＶＤＤの方向を順方向とする静電保護用のダイオードＤＮ１２が設けられる。またパッドＰＡＮＴ２のノードＮＡ２とＶＳＳノードの間に、ＶＳＳからＮＡ２への方向を順方向とする静電保護用のダイオードＤＮ２１が設けられ、ノードＮＡ２とＶＤＤノードの間に、ＮＡ２からＶＤＤの方向を順方向とする静電保護用のダイオードＤＮ２２が設けられる。

パッドＰＡＮＴ１とアナログ回路２０（受信回路）の正側（非反転側）の信号入力ノードＮＩ１の間には、キャパシターＣＡ１が設けられ、パッドＰＡＮＴ２とアナログ回路２０の負側（反転側）の信号入力ノードＮＩ２の間には、キャパシターＣＡ２が設けられる。

また受信回路３０が有する低ノイズアンプＬＮＡは、差動入力タイプのアンプとなっており、送信回路４０が有するパワーアンプＰＡは、差動出力タイプのアンプとなっている。そして低ノイズアンプＬＮＡの正側入力端子（非反転入力端子）は、キャパシターＣＡ１の他端側のノードＮＩ１に接続され、負側入力端子（反転入力端子）は、キャパシターＣＡ２の他端側のノードＮＩ２に接続される。またパワーアンプＰＡの正側出力端子（非反転出力端子）は、キャパシターＣＡ１の一端側のノードＮＡ１に接続され、負側出力端子（反転出力端子）は、キャパシターＣＡ２の一端側のノードＮＡ２に接続される。

図３（Ａ）に低ノイズアンプＬＮＡの構成例を示す。この低ノイズアンプＬＮＡは、Ｎ型（広義には第１導電型）のトランジスターＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４と、電流源ＩＳＡと、インダクターＬＡ１、ＬＡ２と、キャパシターＣＡ３、ＣＡ４を含む。また抵抗ＲＡ１、ＲＡ２を含む。

トランジスターＴＡ１、ＴＡ２は、差動入力用のトランジスターであり、そのゲートにノードＮＩ１、ＮＩ２が接続され、そのソースに電流源ＩＳＡが接続される。トランジスターＴＡ３、ＴＡ４は、ミラー効果の抑制のためのカスコード接続のトランジスターであり、そのゲートに例えばＶＤＤノードが接続され、そのソースにトランジスターＴＡ１、ＴＡ２のドレインが接続される。

インダクターＬＡ１及びキャパシターＣＡ３と、インダクターＬＡ２及びキャパシターＣＡ４は、各々、共振回路を構成する負荷回路である。これらの共振回路の共振周波数は、受信信号の搬送波の周波数付近に設定される。例えば搬送波の周波数が２．４ＧＨｚである場合には、共振周波数も２．４ＧＨ付近に設定される。このような共振回路による負荷回路を設けることで、高周波の受信信号を低ノイズで増幅することが可能になる。

抵抗ＲＡ１、ＲＡ２は、キャパシターＣＡ１、ＣＡ２によるＡＣ結合後（ＤＣカット後）の信号のＤＣ電圧を設定するものであり、その一端にＤＣバイアス電圧ＶＢＳ１が設定され、その他端がノードＮＩ１、ＮＩ２に接続される。

図３（Ｂ）にパワーアンプＰＡの構成例を示す。このパワーアンプＰＡは、Ｎ型のトランジスターＴＢ１、ＴＢ２、ＴＢ３、ＴＢ４と、ＡＣ結合用のキャパシターＣＢ１、ＣＢ２と、プリアンプＰＲＥＡを含む。

トランジスターＴＢ１、ＴＢ２は、そのゲートにバイアス電圧ＶＢＳ２が設定され、そのドレインにノードＮＡ１、ＮＡ２が接続される。トランジスターＴＢ３、ＴＢ４は、そのゲートにキャパシターＣＢ１、ＣＢ２の一端のノードＮＢ１、ＮＢ２が接続され、そのドレインにトランジスターＴＢ１、ＴＢ２が接続され、そのソースにＶＳＳノードが接続される。キャパシターＣＢ１、ＣＢ２の他端のノードＮＢ３、ＮＢ４は、プリアンプＰＲＥＡの差動出力端子（正側、負側）に接続される。

２．パッド配線
次に本実施形態の配線手法について説明する。本実施形態では図１のパッドＰＡＮＴ（図２のＰＡＮＴ１、ＰＡＮＴ２）とキャパシターＣＡ（図２のＣＡ１、ＣＡ２）の一端とを、最上層の金属層（アルミ等の金属やその合金）で形成されるパッド配線（パッドに直接接続される配線）により接続する手法を採用している。即ちパッドＰＡＮＴからのパッド配線をキャパシターＣＡの一端に直結する。例えばパッドＰＡＮＴとキャパシターＣＡの一端とが、最上層金属層（第Ｎの金属層。Ｎは３以上の整数）の下層金属層（第１〜第Ｎ−１の金属層）で形成される配線を介さずに、接続される。なお、パッドＰＡＮＴとキャパシターＣＡの一端の間の接続経路には、下層金属層の接続経路が存在していてもよいが、この場合にも本実施形態では最上層金属層の接続経路は必ず存在している。

図４に、本実施形態の配線手法を説明するための集積回路装置（半導体装置）の断面図を示す。図４のＡ１に示すようにパッドＰＡＮＴからのパッド配線ＬＮＰは、キャパシターＣＡの一端の電極に配線されて接続される。このパッド配線ＬＮＰは、最上層金属層ＡＬＥ（第５のアルミ層）で形成されている。また、この最上層金属層ＡＬＥは、下層金属層ＡＬＡ、ＡＬＢ、ＡＬＣ、ＡＬＤ（第１〜第４のアルミ層）よりも厚い金属層になっており、例えば下層金属層の５倍〜１０倍以上の厚さになっている。

具体的には、図３（Ａ）の低ノイズアンプＬＮＡのインダクターＬＡ１、ＬＡ２は、最上層金属層ＡＬＥを例えば渦巻き状に配線することで形成される。そして最上層金属層ＡＬＥを厚い金属層にすることで、そのシート抵抗が小さくなり、寄生抵抗を小さくできる。これにより、インダクターＬＡ１及びキャパシターＣＡ３や、ＬＡ２及びＣＡ４で形成される共振回路のＱ値を高くすることができ、周波数選択性を向上できる。このような理由で、本実施形態では、最上層金属層ＡＬＥが下層金属層ＡＬＡ、ＡＬＢ、ＡＬＣ、ＡＬＤよりも厚い金属層になる製造プロセスを採用して、集積回路装置を製造している。

なお最上層金属層ＡＬＥで形成されるインダクターは、図３（Ａ）の低ノイズアンプＬＮＡ以外にも、例えば図３（Ｂ）のパワーアンプＰＡのプリアンプＰＲＥＡや、クロックを生成するＰＬＬ回路のＶＣＯなどにも用いることができる。アナログ回路に含まれるインダクター（インダクター素子）を、下層金属層よりも厚い膜厚（例えば５倍以上或いは１０倍以上の膜厚）の最上層金属層で形成することで、下層金属層によりインダクターを形成する場合に比べて、シート抵抗が低くなり（例えば下層金属層で形成する場合に比べて１／５以下或いは１／１０以下の抵抗値）、インダクターの寄生抵抗を小さくできる。また、下層金属層によりインダクターを形成する場合に比べて、インダクターと基板（半導体基板）との間の距離を離すことができ、インダクターの寄生容量を小さくできる。そして、このように寄生抵抗及び寄生容量が小さくなることで、インダクターのＱ値を高くすることが可能になる。

本実施形態では、このように通常の製造プロセスを採用する場合に比べて、最上層金属層ＡＬＥが厚い金属層であることに着目し、この最上層金属層ＡＬＥで形成されたパッド配線ＬＮＰをそのままキャパシターＣＡに接続する手法を採用している。このようにすることで、パッドＰＡＮＴからキャパシターＣＡの接続配線の寄生抵抗や寄生容量を軽減でき、アナログ回路２０のアナログ処理の特性（性能）を向上できる。

例えばパッドＰＡＮＴとキャパシターＣＡの間の接続配線の寄生抵抗が増えると、寄生抵抗を原因とするノイズが増えてしまい、ＳＮＲが劣化する。また、アンテナ等で受信した信号の電力が寄生抵抗の抵抗成分で消費されてしまうという問題がある。

これに対して本実施形態によれば、パッドＰＡＮＴとキャパシターＣＡの間の接続配線の寄生抵抗を小さくできるため、寄生抵抗を原因とするノイズを低減でき、ＳＮＲを向上できる。またアンテナ等で受信した信号の電力が寄生抵抗の抵抗成分で消費されてしまう事態を極力抑えることが可能になり、受信感度の向上等を図れる。

また、パッドＰＡＮＴとキャパシターＣＡの接続配線とＶＳＳ（ＧＮＤ）との間の寄生容量が大きくなると、受信信号の高周波数成分の多くがＶＳＳ側に流れてしまう。このため、ＡＣ結合用のキャパシターＣＡを介して低ノイズアンプＬＮＡ側に伝わる信号の高周波成分が減衰してしまい、低ノイズアンプＬＮＡの受信感度等が低下してしまう。

この点、図４の配線手法によれば、パッド配線ＬＮＰは、下層金属層に比べて厚い最上層金属層ＡＬＥで形成される。従って、パッドＰＡＮＴとキャパシターＣＡを接続するパッド配線ＬＮＰの寄生抵抗が小さくなるため、寄生抵抗及び寄生容量により形成されるＣＲ回路のローパスフィルターのカットオフ周波数が高くなる。従って、このローパスフィルターによる信号の高周波成分の減衰を抑止することができ、低ノイズアンプＬＮＡの受信感度等を向上できる。

また図４の配線手法によれば、パッドＰＡＮＴからキャパシターＣＡに至る配線経路が、最上層金属層のパッド配線ＬＮＰで形成されるため、この配線経路と、ＶＳＳに設定される半導体基板ＰＳＵＢとの間の距離を離すことができる。従って、この配線経路とＶＳＳとの間の寄生容量を小さくでき、ＶＳＳ側に流れてしまう信号の高周波数成分を低減でき、低ノイズアンプＬＮＡの受信感度等を向上できる。

例えば図５に比較例の配線手法を説明する断面図を示す。この比較例の配線手法では、Ｂ１に示すように、パッドＰＡＮＴからのパッド配線ＬＮＰはキャパシターＣＡに直結されていない。具体的にはパッド配線ＬＮＰは、Ｂ２に示すようにコンタクト（ビア）を介して下層金属層ＡＬＣの配線ＬＮＣに接続された後、Ｂ３に示すようにコンタクトを介して最上層金属層ＡＬＥの配線ＬＮＥに接続される。そして、この配線ＬＮＥがキャパシターＣＡの一端に接続される。こうすること、Ｂ４に示すＩ／Ｏセルの環状電源配線等と交差しない信号配線を実現している。

このように図５の比較例の手法では、パッドＰＡＮＴとキャパシターＣＡの一端は、下層金属層で形成される配線ＬＮＣを介して接続される。これに対して図４の本実施形態では、パッドＰＡＮＴとキャパシターＣＡの一端は、下層金属層で形成される配線ＬＮＣを介さずに、最上層金属層ＡＬＥで形成されるパッド配線ＬＮＰだけで接続される。

また図５の比較例の手法では、下層金属層ＡＬＣの配線ＬＮＣは、静電保護用のダイオードＤＮ１のカソード端子（Ｎ型不純物領域）及びダイオードＤＮ２のアノード端子（Ｐ型不純物領域）にコンタクトを介して接続される。

即ち、図５の比較例のような従来の配線手法では、パッド配線ＬＮＰを内部回路に直結することはなく、パッド配線ＬＮＰを下層金属層ＡＬＣの配線ＬＮＣを介して静電保護用のダイオードＤＮ１、ＤＮ２に先に接続した後に、内部回路に接続する手法を採用している。その理由は、パッドＰＡＮＴからの静電気は、先にダイオードＤＮ１、ＤＮ２に伝わってＶＳＳ側やＶＤＤ側に流れた後に、これに時間的に遅れて内部回路に伝わるようになるため、ＥＳＤ耐圧を向上できると考えられていたからである。

しかしながら、図５の手法では、Ｂ２に示すように、パッドＰＡＮＴとキャパシターＣＡの間の配線経路に、下層金属層ＡＬＣで形成された配線ＬＮＣが存在する。そして下層金属配線ＡＬＣの厚さは薄く、配線ＬＮＣのシート抵抗は高いため、パッドＰＡＮＴとキャパシターＣＡの間の配線経路の寄生抵抗が図４に比べて増えてしまう。更に、パッド配線ＬＮＰと配線ＬＮＣを接続するコンタクトや配線ＬＮＣと配線ＬＮＥを接続するコンタクトの寄生抵抗も付加されるため、パッドＰＡＮＴとキャパシターＣＡの間の配線経路の寄生抵抗が更に増加し、この寄生抵抗が原因となって、受信回路の受信感度等が劣化する。

また図５では、配線ＬＮＣは、基板ＰＳＵＢとの距離が近い下層金属層ＡＬＣにより形成されるため、図４のようにパッド配線ＬＮＰを直結する場合に比べて、ＶＳＳとの間の寄生容量が増えてしまい、ＶＳＳ側に流れてしまう信号の高周波数成分が増えてしまう。また、Ｂ４に示すように配線ＬＮＣの上方にはＩ／Ｏセルの環状電源配線が存在するため、この電源配線との間にも寄生容量が形成され、環状電源配線側に流れてしまう信号の高周波成分も増えてしまう。

これに対して図４の本実施形態の手法によれば、パッド配線ＬＮＰは、厚い最上層金属層ＡＬＥで形成され、パッドＰＡＮＴとキャパシターＣＡの間の配線経路には、下層金属層ＡＬＣや下層金属層ＡＬＣと接続するためのコンタクトが存在しない。従って、図５に比べて寄生抵抗を小さくできる。また、パッド配線ＬＮＰは最上金属層ＡＬＥで形成されるため、図５に比べて基板ＰＳＵＢとの距離も離すことができ、寄生容量についても低減でき、図５に比べて受信感度等を向上できる。

例えば図６は、ＲＦ入力信号強度に対するビットエラーレートの関係を示す測定結果である。図６において、黒丸が図４の本実施形態の手法を採用した場合の測定結果であり、白丸が図５の比較例の手法を採用した場合の測定結果である。図６に示すように本実施形態によれば比較例に比べてビットエラーレートを大幅に低減でき、例えば３デシベル程度の受信感度の向上等を実現できる。

また本実施形態では図４に示すように、パッドＰＡＮＴ用の静電保護素子であるダイオードＤＮ１、ＤＮ２が設けられている。そしてパッド配線ＬＮＰは、平面視においてダイオードＤＮ１、ＤＮ２（広義には静電保護素子）にオーバーラップするように配線される。そしてパッド配線ＬＮＰと静電保護用のダイオードＤＮ１、ＤＮ２のオーバーラップ領域に形成されたコンタクトにより、図４のＡ２に示すようにパッド配線ＬＮＰとダイオードＤＮ１、ＤＮ２とが接続される。具体的にはダイオードＤＮ１のカソード端子と、ダイオードＤＮ２のアノード端子とが、パッド配線ＬＮＰを介して接続される。

このようにすることで、パッドＰＡＮＴに印加された静電気がダイオードＤＮ１、ＤＮ２を介してＶＳＳ側やＶＤＤ側に放電されるようになり、静電保護耐圧を確保できる。

この場合に本実施形態では、図４のＡ４に示す受信回路３０（ＲＸ）を構成するトランジスター（図３（Ａ）のＴＡ１、ＴＡ２）のゲートとパッド配線ＬＮＰとの間には、ＡＣ結合用のキャパシターＣＡが存在する。従って、パッドＰＡＮＴに静電気が印加されても、この静電気によりＡ４のトランジスターのゲート等が破壊されてしまう事態を防止できる。本実施形態ではこの点にも着目して、パッド配線ＬＮＰを直結する手法を採用している。

また図３（Ａ）では、キャパシターＣＡ１、ＣＡ２の一端には、各々、ＡＣ結合後の信号のＤＣ電圧を設定するための抵抗ＲＡ１、ＲＡ２が接続されている。従って、キャパシターＣＡ１及び抵抗ＲＡ１やキャパシターＣＡ２及び抵抗ＲＡ２により、ハイパスフィルター構成される。そして静電気（人体モデル、機械モデル）の周波数成分は、これらのハイパスフィルターのカットオフ周波数に対して低い周波数帯域に存在すると考えられる。従って、これらのハイパスフィルターの減衰効果によっても、トランジスターを保護してその静電破壊を防止できる。特にＲＦ信号はその周波数が高いため、ＣＡ１及びＲＡ１やＣＡ２及びＲＡ２で構成されるハイパスフィルターのカットオフ周波数を高い周波数に設定できる。従って、ハイパスフィルターの減衰効果による静電破壊の防止を、より期待できるようになる。

更に、図４では、パッド配線ＬＮＰは、Ａ５に示す送信回路４０（ＴＸ）を構成するトランジスターのドレインにも接続されている。そして、Ａ５のトランジスターは、パワーアンプＰＡ用のトランジスターであるため、一般的にトランジスターサイズが大きい。従って、パッドＰＡＮＴに印加された静電気は、このＡ５のトランジスターのドレインに形成されるダイオードによっても、ＶＳＳ側やＶＤＤ側に放電されるようになるため、パッド配線ＬＮＰを直結する手法を採用しても、静電保護耐圧を確保できる。

なお、キャパシターＣＡやＡ５のトランジスターにより静電保護耐圧を十分に確保できる場合には、静電保護素子となるダイオードＤＮ１、ＤＮ２を設けない変形実施も可能である。

またＡ３に示すように、キャパシターＣＡはＭＩＭ（Metal-Insulator-Metal）構造のキャパシターとなっている。具体的にはキャパシターＣＡの一端の電極は、最上層金属層ＡＬＥの下層金属層ＡＬＤで形成される。またキャパシターＣＡの他端の電極は、最上層金属層ＡＬＥと下層金属層ＡＬＤとの間に形成されたＭＩＭ用金属層ＡＬＭで形成される。

このようなＭＩＭ構造のキャパシターＣＡを採用すれば、絶縁膜（誘電体、酸化膜）の厚さを薄くできるため、小さなレイアウト面積で大きな容量値を得ることができる。またＭＩＭ構造のキャパシターＣＡは、電圧依存性が少ないため、アナログ回路２０のアナログ特性の劣化も抑止できる。

また図４のＡ３では、最上層金属層ＡＬＥの次の層の金属層ＡＬＤにより、キャパシターＣＡの他端の電極が形成される。従って、キャパシターＣＡと基板ＰＳＵＢとの間の距離を離すことができ、キャパシターＣＡのフリンジ容量（ＣＡのフリンジとＰＳＵＢとの間の寄生容量）も低減できる。従って、ＶＳＳ側に流れてしまう信号の高周波数成分を低減でき、受信感度等を向上できる。

また図４のＡ６に示すように、キャパシターＣＡの他端の電極（ＡＬＤ）とアナログ回路２０の入力ノードＮＩ（Ａ４のトランジスターのゲート）とを接続するコンタクトが、キャパシターＣＡの形成領域とオーバーラップしない領域に形成される。このように、ＭＩＭ構造のキャパシターＣＡの下方にＡ６のコンタクトを形成しないようにすることで、キャパシターＣＡの容量値が設計値（シミュレーション値）からずれてしまう事態などを防止できる。

なお図４のＡ３において、パッド配線ＬＮＰとＭＩＭ構造のキャパシターＣＡの一端の電極（ＡＬＭ）とは、例えばタングステンプラグ構造のコンタクトで接続することが望ましい。このようにすることで、コンタクトの寄生抵抗を小さくでき、受信感度等の劣化を抑止できる。またキャパシターＣＡをＭＩＭ以外の構造で形成することも可能である。例えば第１層のポリシリコンと第２層のポリシリコンからなる構造のキャパシターで形成してもよい。

また本実施形態では、パッドＰＡＮＴの下方にシールド層を配置してもよい。例えば図７のＣ１では、パッドＰＡＮＴの下方に、下層金属層ＡＬＡ（第１の金属層、第１のアルミ層）で形成されるシールド層が配置されている。このＡＬＡのシールド層は、例えばＶＳＳに接続されている。このようなシールド層を設ければ、パッドＰＡＮＴからの入力信号の電力ロスの低減等を図れる。特に最下層の金属層ＡＬＡをシールド層として用いれば、パッドＰＡＮＴとシールド層の間の距離を離すことができるため、ＶＳＳとの間の寄生容量を最小限に抑えることが可能になる。

なお、シールド層は、最下層の金属層ＡＬＡには限定されず、ＡＬＡよりも上層の金属層で形成してもよい。或いは、シリサイド化された低抵抗のポリシリコンや拡散層によりシールド層を形成してもよい。

また図８のＣ２に示すように、パッドＰＡＮＴの下方に、ＳＴＩ（Shallow Trench Isolation）を形成してもよい。即ち、パッドＰＡＮＴの下方には、最上層金属層ＡＬＥの下層金属層ＡＬＤ、ＡＬＣ、ＡＬＢ、ＡＬＡを形成せずに、基板ＰＳＵＢの上にＰ型ウェルを形成し、このＰ型ウェル上にＳＴＩ構造の絶縁膜を形成する。例えばＰ側ウェル（基板）に溝を形成し、この溝にシリコン酸化膜を埋め込むことでＳＴＩを形成する。

このようにパッドＰＡＮＴの下方にＳＴＩを形成すれば、パッド配線ＬＮＰと基板ＰＳＵＢとの間を、ＳＴＩの厚さの分だけ更に距離を離すことが可能になり、パッド配線ＬＮＰとＶＳＳとの間の寄生容量を更に低減できる。またパッドＰＡＮＴの下方にパッド配線ＬＮＰの下層金属層を形成しないことで、無駄な寄生容量等が形成されてしまう事態なども防止できる。

なおＳＴＩは、パッドＰＡＮＴの下方のみならず、例えばキャパシターＣＡの下方の空き領域に形成してもよい。このようにすることと、キャパシターＣＡのフリンジ容量を低減でき、寄生容量を減らすことが可能になる。

図８のようにパッドＰＡＮＴの下方にＳＴＩを配置する一方で下層金属層を非配置にする手法は、図７のようにパッドＰＡＮＴの下方に下層金属層ＡＬＡを配置する手法に比べて、ＶＳＳに対する寄生容量を小さくできるという利点がある。
一方、図８の手法では、パッドＰＡＮＴの入力信号が、ＳＴＩの下層のＰウェル（又はＰ基板）を介してＶＳＳ側に抜ける。そしてＰウェル（又はＰ基板）はメタルよりも高抵抗であるため、抵抗によって入力信号の電力ロスが生じるという問題がある。
これに対して図７の手法では、低抵抗のＡＬＡのメタル配線を介してＶＳＳ側に入力信号が抜けるようになるため、抵抗による入力信号の電力ロスを図８の手法に比べて低減できるという利点がある。

図９に、本実施形態の集積回路装置の平面レイアウト図（平面視で見た図）の例を示す。図９に示すように、差動のパッドＰＡＮＴ１、ＰＡＮＴ２からのパッド配線ＬＮＰ１、ＬＮＰ２は、他の配線層を介さずにキャパシターＣＡ１、ＣＡ２に直結されている。こうすることで寄生抵抗や寄生容量を低減できる。

また図９ではＤ１、Ｄ２に示すように、パッド配線ＬＮＰ１、ＬＮＰ２は、平面視において静電保護素子（ＤＮ１１、ＤＮ１２、ＤＮ２１、ＤＮ２２）にオーバーラップするように配線される。即ち静電保護素子の少なくとも一部がパッド配線ＬＮＰ１、ＬＮＰ２にオーバーラップするようにレイアウト配置される。そしてパッド配線ＬＮＰ１、ＬＮＰ２と静電保護素子（ＤＮ１１、ＤＮ１２、ＤＮ２１、ＤＮ２２）のオーバーラップ領域に形成されたコンタクトＣＮＡ１、ＣＮＡ２等により、パッド配線ＬＮＰ１、ＬＮＰ２と静電保護素子とが接続される。こうすることで、パッドＰＡＮＴ１、ＰＡＮＴ２からの静電気が、静電保護素子を介してＶＳＳ側やＶＤＤ側に放電し易くなり、静電保護耐圧を向上できる。

また図９のＤ３、Ｄ４に示すように、キャパシターＣＡ１、ＣＡ２の他端の電極とアナログ回路２０の入力ノードＮＩとを接続するコンタクトＣＮＢ１、ＣＮＢ２は、ＭＩＭ構造のキャパシターＣＡ１、ＣＡ２の形成領域と平面視においてオーバーラップしない領域に形成される。これにより、コンタクトＣＮＢ１、ＣＮＢ２の存在が原因となってキャパシターＣＡの容量値が設計値からずれてしまうなどの事態を防止できる。

３．回路構成例
次に本実施形態の集積回路装置の詳細な回路構成例について説明する。図１０は、集積回路装置がＲＦの無線通信回路ＩＣである場合の回路構成例である。この集積回路装置は、受信回路３０、復調回路３６、送信回路４０、変調回路４６、クロック生成回路４８、制御回路５０を含む。

受信回路３０は、低ノイズアンプＬＮＡ、ミキサー３２、フィルター部３４を含む。低ノイズアンプＬＮＡは、アンテナＡＮＴから入力されるＲＦの受信信号を低ノイズで増幅する処理を行う。ミキサー３２は、増幅後の受信信号と、クロック生成回路５０からのローカル信号（局所周波数信号）のミキシング（混合）処理を行って、ダウンコンバージョンを実行する。フィルター部３４は、ダウンコンバージョン後の受信信号のフィルター処理を行う。具体的には、フィルター部３４は、複素フィルターなどで実現されるバンドパスのフィルター処理を行い、イメージ除去を行いながらベースバンド信号を抽出する。

復調回路３６は、受信回路３０からの信号に基づいて復調処理を行う。例えば送信側においてＦＳＫ（周波数シフトキーイング）で変調された信号の復調処理を行い、復調後の受信信号を制御回路５０に出力する。

変調回路４６は、制御回路５０からの送信信号の変調処理を行う。例えば送信信号をＦＳＫで変調し、変調後の送信信号を送信回路４０に出力する。そして送信回路４０は、パワーアンプＰＡにより増幅した送信信号をアンテナＡＮＴに対して出力する。

クロック生成回路４８は、ＶＣＯ（電圧制御発振器）などにより構成されるＰＬＬ回路を有し、ローカル信号等を生成する。

制御回路５０は、集積回路装置の全体の制御や、ベースバンドでのデジタル処理などを実行する。また制御回路５０は、例えばリンク層回路５２やホストＩ／Ｆ（インターフェース）５４を有し、リンク層のプロトコル処理や、外部のホストとのインターフェース処理などを実行する。

なお、図１、図２等では、集積回路装置のアナログ回路がＲＦの無線回路である場合を主に例にとり説明したが、本実施形態はこれに限定されない。例えば図１１にアナログ回路の他の構成例を示す。

図１１は、アナログ回路が、振動子２１０（物理量トランスデューサ）を用いて角速度情報や加速度情報などの物理量を検出する回路である場合の例である。図１１のアナログ回路は、振動子２１０の駆動信号を出力して振動子２１０を駆動する駆動回路２２０と、振動子２１０からのフィードバック信号から所望信号を検出して、角速度情報や加速度情報などの物理量を検出する検出回路２３０を含む。

振動子２１０は、例えばジャイロセンサーを例にとれば、水晶などの圧電材料により形成される圧電振動子などである。駆動回路２２０は、駆動信号を出力して振動子２１０を励振させる。検出回路２３０は、振動子２１０からの検出信号（フィードバック信号）から、コリオリ力信号などの所望信号を検出する。

検出回路２３０は、増幅回路２３２、同期検波回路２３４、フィルター部２３６を含む。増幅回路２３２は、振動子２１０からの検出信号の増幅処理を行う。この増幅回路２３２は、例えば電荷／電圧変換回路などにより実現してもよい。同期検波回路２３４は、増幅後の検出信号と、駆動回路２２０からの同期検波用の信号（参照信号）により同期検波を行う。フィルター部２３６は、同期検波後の信号のフィルター処理（例えばローパスフィルター処理）を行う。

図１１において、例えば増幅回路２３２にＡＣ結合用のキャパシターや演算増幅用（Ｑ／Ｖ変換用）のキャパシターを設けた場合に、図１等で説明した本実施形態の手法を採用できる。

４．電子機器
図１２に本実施形態の集積回路装置３１０を含む電子機器の構成例を示す。この電子機器は、アンテナＡＮＴ、集積回路装置３１０、ホスト３２０、検出装置３３０、センサー３４０、電源部３５０を含む。なお本実施形態の電子機器は図１２の構成に限定されず、その構成要素の一部（例えば検出装置、センサー、電源部等）を省略したり、他の構成要素（例えば操作部、出力部）を追加するなどの種々の変形実施が可能である。

集積回路装置３１０は、図１０のような回路構成で実現される無線回路装置であり、アンテナＡＮＴからの信号の受信処理や、アンテナＡＮＴへの信号の送信処理を行う。ホスト３２０は、電子機器の全体の制御を行ったり、集積回路装置３１０や検出装置３３０の制御を行う。検出装置３３０は、センサー３４０（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行って、Ａ／Ｄ変換後のデジタルデータをホスト３２０に出力する。センサー３４０は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。電源部３５０は、集積回路装置３１０、ホスト３２０、検出装置３３０等に電源を供給するものであり、例えば乾電池（丸形乾電池等）やバッテリーなどにより電源を供給する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（静電保護素子、低電位側電源ノード、高電位側電源ノード等）と共に記載された用語（ダイオード、ＶＳＳノード、ＶＤＤノード等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

ＬＮＡ 低ノイズアンプ、ＰＡ パワーアンプ、
ＰＡＮＴ、ＰＡＮＴ１、ＰＡＮＴ２、ＰＶＤＤ、ＰＶＳＳ パッド、
ＤＮ１、ＤＮ２、ＤＮ１１、ＤＮ１２、ＤＮ２１、ＤＮ２２ ダイオード（静電保護素子）、ＣＡ、ＣＡ１、ＣＡ２ キャパシター、ＬＮＰ パッド配線、
２０ アナログ回路、３０ 受信回路、３２ ミキサー、３４ フィルター部、
３６ 復調回路、４０ 送信回路、４６ 変調回路、４８ クロック生成回路、
５０ 制御回路、５２ リンク層回路、５４ ホストＩ／Ｆ、
２１０ 振動子、２２０ 駆動回路、２３０ 検出回路、２３２ 増幅回路、
２３４ 同期検波回路、２３６ フィルター部、３１０ 集積回路装置、
３２０ ホスト、３３０ 検出装置、３４０ センサー、３５０ 電源部

Claims (10)

1. 信号が入力されるパッドと、
   前記パッド用の静電保護素子と、
   前記パッドを介して入力される信号についてのアナログ処理を行うアナログ回路と、
   前記アナログ回路の信号入力ノードと前記パッドとの間に設けられるキャパシターとを含み、
   前記パッドと前記キャパシターの一端とが、最上層金属層である第Ｎの金属層の下層の第１の金属層〜第Ｎ−１の金属層（Ｎは３以上の整数）で形成される配線を介さずに、前記最上層金属層で形成されるパッド配線により接続され、
   前記パッド配線は、平面視において前記静電保護素子にオーバーラップするように配線され、
   前記キャパシターは、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターであり、
   前記キャパシターの前記信号入力ノード側の電極である他端の電極は、前記最上層金属層である前記第Ｎの金属層の下層の前記第Ｎ−１の金属層で形成され、
   前記キャパシターの前記一端の電極は、前記最上層金属層と前記第Ｎ−１の金属層との間に形成されたＭＩＭ用金属層で形成され、コンタクトを介して前記パッド配線に接続されることを特徴とする集積回路装置。
2. 請求項１において、
   前記キャパシターの前記他端には、前記キャパシターによるＡＣ結合後の信号のＤＣ電圧を設定するための抵抗が接続され、
   前記キャパシター及び前記抵抗により、静電気の周波数成分の周波数帯域よりも高いカットオフ周波数を有するハイパスフィルターが構成されることを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記パッド配線と前記静電保護素子とのオーバーラップ領域に形成されたコンタクトにより、前記パッド配線と前記静電保護素子とが接続されることを特徴とする集積回路装置。
4. 請求項１において、
   前記静電保護素子として、アノード端子が低電位側電源ノードに接続される静電保護用の第１のダイオードと、カソード端子が高電位側電源ノードに接続される静電保護用の第２のダイオードとを含み、
   前記第１のダイオードのカソード端子と、前記第２のダイオードのアノード端子とが、前記パッド配線を介して接続されることを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記アナログ回路は、前記パッドを介して入力される信号の受信処理を行う受信回路を含み、
   前記キャパシターは、前記受信回路の信号入力ノードと前記パッドとの間に設けられるＡＣ結合用のキャパシターであることを特徴とする集積回路装置。
6. 請求項５において、
   前記アナログ回路は、前記パッドを介して出力される信号の送信処理を行う送信回路を含み、
   前記パッドと前記送信回路の出力ノードとが前記パッド配線により接続されることを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記キャパシターの前記他端の電極と前記アナログ回路の入力ノードとを接続するコンタクトが、前記キャパシターの形成領域と平面視においてオーバーラップしない領域に形成されることを特徴とする集積回路装置。
8. 請求項１乃至７のいずれかにおいて、
   前記最上層金属層は下層金属層よりも厚い金属層であることを特徴とする集積回路装置。
9. 請求項１乃至８のいずれかにおいて、
   前記パッドの下方には、最下層である前記第１の金属層で構成されるシールド層が配置されることを特徴とする集積回路装置。
10. 請求項１乃至９のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。

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