JP5725091B2 - 集積回路装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置及び電子機器等に関する。

従来より、水晶振動子等の振動子を用いた発振回路が知られている。このような振動子を用いた発振回路によれば、キャパシターと抵抗を用いたＣＲ発振回路に比べて、高精度なクロック信号を取得できる。このような発振回路の従来技術としては例えば特許文献１に開示される技術が知られている。

この従来技術では、温度センサーにより温度を測定し、測定された温度に応じて水晶発振回路の負荷容量を変化させる。こうすることで、温度変動があった場合にも、クロック精度を保つことができ、精度の高い温度補償を実現できる。

しかしながら、この従来技術では、静電気が印加された場合の静電気保護対策については触れられていない。そして、静電気保護のための回路素子を設けた場合に、その回路素子の存在が原因となって、発振回路の性能が劣化する問題があることが判明した。

また、この従来技術を例えば無線通信装置に適用した場合に、次のような問題が発生する。即ち、無線の送信動作や受信動作で高精度な発振周波数が必要な場合のみならず、無線通信装置の待機状態で、それほど高精度な発振周波数が必要でない場合にも、発振回路は、同じ負荷容量で発振することになってしまう。従って、待機時において発振回路において無駄な電力が消費されてしてしまう問題があることが判明した。

特開２００２−１７１１３２号公報

本発明の幾つかの態様によれば、発振回路の性能を維持しながら静電気保護耐圧を向上できる集積回路装置及び電子機器等を提供できる。

本発明の一態様は、振動子の一端に接続される第１のパッドと、前記振動子の他端に接続される第２のパッドと、前記振動子の発振用のバッファー回路と、前記第１のパッド側の第１の接続ノードと、前記バッファー回路の入力ノードとの間に設けられる第１の保護抵抗素子と、前記第２のパッド側の第２の接続ノードと、前記バッファー回路の出力ノードとの間に設けられる第２の保護抵抗素子と、前記第１の接続ノード又は前記第２の接続ノードの一方に接続される容量回路とを含む集積回路装置に関係する。

本発明の一態様によれば、第１のパッド側の第１の接続ノードとバッファー回路の入力ノードとの間に、第１の保護抵抗素子が設けられ、第２のパッド側の第２の接続ノードとバッファー回路の出力ノードとの間に、第２の保護抵抗素子が設けられる。従って、第１、第２のパッドを介して静電気が印加された場合に、バッファー回路の回路素子が静電破壊されてしまう事態を、第１、第２の保護抵抗素子を用いて抑止できるようになる。また第１、第２の保護抵抗素子の存在が原因となって、発振回路の性能が劣化するのも抑止できる。従って、発振回路の性能を維持しながら静電気保護耐圧を向上できる。

また本発明の一態様では、第１の方向の反対方向を第２の方向とした場合に、前記バッファー回路の前記第１の方向側の領域に、前記第１の保護抵抗素子が配置され、前記バッファー回路の前記第２の方向側の領域に、前記第２の保護抵抗素子が配置されてもよい。

このようにすれば、バッファー回路及び第１、第２の保護抵抗素子を、効率的なレイアウトで配置することが可能になり、コンパクトなレイアウト配置を実現できる。

また本発明の一態様では、前記容量回路は、前記第１の保護抵抗素子の前記第１の方向側の領域又は前記第２の保護抵抗素子の前記第２の方向側の領域に配置されてもよい。

このようにすれば、バッファー回路、第１、第２の保護抵抗素子及び容量回路を、効率的なレイアウトで配置することが可能になり、コンパクトなレイアウト配置を実現できる。

また本発明の一態様では、前記振動子及び前記バッファー回路により生成される発振信号の波形整形を行って、クロック信号を出力する波形整形回路を含み、前記波形整形回路は、前記容量回路の前記第１の方向側の領域又は前記容量回路の前記第２の方向側の領域に配置されてもよい。

このようにすれば、第１のパッド又は第２のパッドからの信号線を、ショートパスで波形整形回路に接続できるようになり、効率的なレイアウト配線を実現できる。

また本発明の一態様では、前記振動子及び前記バッファー回路により生成される発振信号の振幅を検出し、前記発振信号の振幅が一定になるように、前記バッファー回路に流れる電流を制御する電流制御回路を含み、前記第１の方向に直交する方向を第３の方向とした場合に、前記電流制御回路は、前記バッファー回路の前記第３の方向側の領域に配置されてもよい。

このようにすれば、電流制御回路とバッファー回路をショートパスで接続できるようになり、効率的なレイアウト配置を実現でき、誤動作の防止等も図れる。

また本発明の一態様では、前記第３の方向の反対方向を第４の方向とした場合に、前記第１の保護抵抗素子の前記第４の方向側の領域に、保護ダイオードを有する第１のＩ／Ｏセルが配置され、前記第２の保護抵抗素子の前記第４の方向側の領域に、保護ダイオードを有する第２のＩ／Ｏセルが配置されてもよい。

このようにすれば、保護ダイオードを第１、第２のパッドの近くにレイアウト配置できるようになり、静電気保護耐圧の向上を図れる。

また本発明の一態様では、前記第１のパッドと前記第２のパッドとの間に、前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセルの少なくとも一方が配置されてもよい。

このようにすれば第１、第２のパッドとＩ／Ｏセルの効率的なレイアウト配置を実現できる。

また本発明の一態様では、前記第１の接続ノード又は前記第２の接続ノードの他方に接続される第２の容量回路を含んでもよい。

このようにバッファー回路の入力側及び出力側の両方に容量回路を設ければ、バランスの良い発振動作を実現できる。

また本発明の一態様では、前記バッファー回路の入力側信号線と前記バッファー回路の出力側信号線とが、平面視においてノンオーバラップになるように配線されてもよい。

このようにすれば、入力信号線と出力信号線がクロスして発振性能が劣化する事態を抑止できる。

また本発明の一態様では、前記バッファー回路と前記第１の保護抵抗素子及び前記第２の保護抵抗素子とが、平面視において隣接して配置されてもよい。

このようにすれば、バッファー回路と第１、第２の保護抵抗素子をコンパクトにレイアウト配置することが可能になる。

また本発明の一態様では、前記第１のパッドと前記第２のパッドとの平面視における距離をＬＡとし、前記第１の保護抵抗素子と前記第２の保護抵抗素子との平面視における距離をＬＢとした場合に、ＬＡ＞ＬＢであってもよい。

このようにすれば、第１、第２の保護抵抗素子をバッファー回路に対してより近づけて配置するレイアウト配置を実現できる。

また本発明の一態様では、前記容量回路は、容量値が可変に設定される可変容量回路であり、通常動作時には、前記可変容量回路の容量値はＣＮに設定され、待機時には、前記可変容量回路の容量値はＣＳに設定され、ＣＮ＞ＣＳであってもよい。

本発明の一態様によれば、通常動作時では、可変容量回路の容量値はＣＳよりも大きいＣＮに設定され、待機時では、ＣＮよりも小さいＣＳに設定される。従って、通常動作時では、待機時に比べて発振周波数を高精度にすることができる。一方、待機時には、負荷容量である可変容量回路の容量値が減少することで、省電力化を図れる。従って、待機時での無駄な電力消費を抑止しながら通常動作時において高精度な発振周波数を得ることが可能になる。

また本発明の一態様では、前記待機時に、前記発振回路からの待機時用クロック信号に基づいて動作する待機時用回路を含み、前記待機時用回路は、前記可変容量回路の容量値がＣＳに設定されることで生成された前記待機時用クロック信号に基づいて、動作してもよい。

このようにすれば、集積回路装置の待機時においても、発振回路からの待機時用クロック信号に基づいて待機時用回路を動作させて、待機時に必要な動作を実行できる。

また本発明の一態様では、前記通常動作時に無線通信を行う無線回路を含み、前記無線回路は、前記可変容量回路の容量値がＣＮに設定されることで生成された通常動作時用クロック信号に基づいて、動作してもよい。

このようにすれば、可変容量回路の容量値をＣＮに設定することで得られた高精度の通常動作時用のクロック信号を用いて、無線回路の無線通信を実現できるようになる。

また本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。

本実施形態の構成例。 比較例の構成例。 図３（Ａ）、図３（Ｂ）は抵抗値と動作電流の関係を示す図。 集積回路装置のレイアウト配置の一例。 集積回路装置のレイアウト配置の他の例。 本実施形態の詳細な構成例。 可変容量回路の構成例。 ＭＩＭ構造のキャパシターの説明図。 波形整形回路の構成例。 電流制御回路の構成例。 振幅・電圧変換を説明する信号波形例。 集積回路装置のレイアウト配置の詳細例。 本実施形態の容量値設定手法の説明図。 図１４（Ａ）、図１４（Ｂ）も本実施形態の容量値設定手法の説明図。 集積回路装置の構成例。 集積回路装置の動作説明図。 集積回路装置の詳細な構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置、発振回路の構成
図１に本実施形態の集積回路装置、発振回路の構成例を示す。なお本実施形態の集積回路装置、発振回路の構成は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１に示すように、本実施形態の集積回路装置（発振回路）は、水晶振動子等の振動子ＸＴＡＬの発振用のバッファー回路ＢＦと、第１、第２の保護抵抗素子Ｒ１、Ｒ２と、第１、第２の容量回路ＣＸ１、ＣＸ２（第１、第２のキャパシター）を含む。また第１、第２のパッドＰ１、Ｐ２と、第１、第２のＩ／ＯセルＩＯ１、ＩＯ２を含むことができる。

発振用のバッファー回路ＢＦは、振動子ＸＴＡＬを発振させるためのバッファー回路（増幅回路）であり、図１ではインバーター回路（反転回路）により実現される。このバッファー回路ＢＦは、振動子ＸＴＡＬの一端と他端の間に設けられる。そして図１では、バッファー回路ＢＦの入力ノードがパッドＰ１を介して振動子ＸＴＡＬの一端に接続され、バッファー回路ＢＦの出力ノードがパッドＰ２を介して振動子ＸＴＡＬの他端に接続される。

なお、振動子ＸＴＡＬの一端での信号と他端での信号の位相差が１８０度になるという発振条件を満たしていれば、バッファー回路ＢＦはインバーター回路以外の回路であってもよい。また振動子ＸＴＡＬは、水晶振動子には限定されず、ＳＡＷ（弾性表面波）デバイスなどの種々の振動子を用いることができる。また外付け部品として、振動子ＸＴＡＬの帰還抵抗素子（例えば１Ｍオーム程度の抵抗）を設けてもよい。

第１の保護抵抗素子Ｒ１は、第１のパッドＰ１側の第１の接続ノードＮＣ１と、バッファー回路ＢＦの入力ノードＮＩとの間に設けられる。第２の保護抵抗素子Ｒ２は、第２のパッドＰ２側の第２の接続ノードＮＣ２と、バッファー回路ＢＦの出力ノードＮＱとの間に設けられる。これらの保護抵抗素子Ｒ１、Ｒ２は、パッドＰ１、Ｐ２を介して印加される静電気から、バッファー回路ＢＦのトランジスターのゲートやドレインを保護するためのＥＳＤ保護抵抗として機能する。保護抵抗素子Ｒ１、Ｒ２は、例えば数百オームの抵抗値を有し、例えばポリシリコン抵抗、或いは拡散抵抗などで実現できる。

Ｉ／ＯセルＩＯ１は、接続ノードＮＣ１とＶＳＳノード（広義には第１の電源ノード）との間に設けられる保護ダイオードＤＩ１Ａと、接続ノードＮＣ１とＶＤＤノード（広義には第２の電源ノード）との間に設けられる保護ダイオードＤＩ１Ｂを含む。Ｉ／ＯセルＩＯ２は、接続ノードＮＣ２とＶＳＳノードとの間に設けられる保護ダイオードＤＩ２Ａと、接続ノードＮＣ２とＶＤＤノードとの間に設けられる保護ダイオードＤＩ２Ｂを含む。これらの保護ダイオードＤＩ１Ａ、ＤＩ１Ｂ、ＤＩ２Ａ、ＤＩ２Ｂは、パッドＰ１、Ｐ２からの静電気をＶＤＤ側やＶＳＳ側に逃がすためのＥＳＤ保護素子として機能し、例えば半導体のＰＮ接合により実現される。Ｉ／ＯセルＩＯ１、ＩＯ２は、一般的には、信号の入出力バッファーも含むが、図１ではこの入出力バッファーは使用せずに、保護ダイオードだけを使用している。

パッドＰ１、Ｐ２は、本実施形態の集積回路装置（ＩＣ）と外部デバイスを接続するための外部接続端子である。図１では、バッファー回路ＢＦの入力側はパッドＰ１を介して、外付け部品（外部デバイス）である水晶振動子等の振動子ＸＴＡＬの一端に接続され、バッファー回路ＢＦの出力側はパッドＰ２を介して振動子ＸＴＡＬの他端に接続される。

第１の容量回路ＣＸ１は、バッファー回路ＢＦの入力側の第１の接続ノードＮＣ１に接続される。即ち容量回路ＣＸ１のキャパシターは、接続ノードＮＣ１とＶＳＳノード（第１の電源ノード）との間に設けられる。第２の容量回路ＣＸ２は、バッファー回路ＢＦの出力側の第２の接続ノードＮＣ２に接続される。即ち容量回路ＣＸ２のキャパシターは、接続ノードＮＣ２とＶＳＳノード（第１の電源ノード）との間に設けられる。

なお容量回路ＣＸ１、ＣＸ２は、その容量値が可変に設定される可変容量回路であることが望ましい。従って、以下では、ＣＸ１、ＣＸ２を可変容量回路と呼ぶこととする。

これらの可変容量回路ＣＸ１、ＣＸ２の容量値は、例えば外部からの容量値制御信号等により、所与の範囲内で任意に変更することができる。例えば容量値制御信号によるｎビットでデジタルデータにより２^ｎ段階に容量値を設定できる。或いはバラクター等の容量素子をアナログ的な制御電圧で制御して、容量値を可変に設定してもよい。

なお、ＣＸ１、ＣＸ２は、容量値が可変に設定されない第１、第２のキャパシターであってもよい。また図１では、接続ノードＮＣ１、ＮＣ１の両方に可変容量回路ＣＸ１、ＣＸ２を設けているが、接続ノードＮＣ１、ＮＣ１の一方にのみ可変容量回路を設けてもよい。即ち、可変容量回路（広義には容量回路）は、バッファー回路ＢＦの入力側又は出力側の少なくとも一方側の接続ノードに設けられていればよい。例えば接続ノードＮＣ１、ＮＣ２の一方のノードにのみ可変容量回路を接続し、他方のノードには、容量値が可変に設定されない容量回路（キャパシター）を接続してもよい。或いは他方のノードには内蔵の容量回路を設けずに、外付け部品であるキャパシターを用いるようにしてもよい。

以上の図１の本実施形態によれば、バッファー回路ＢＦの入力ノードＮＩと接続ノードＮＣ１の間に保護抵抗素子Ｒ１が設けられ、バッファー回路ＢＦの出力ノードＮＱと接続ノードＮＣ２の間に保護抵抗素子Ｒ２が設けられる。従って、パッドＰ１を介して静電気が印加された場合に、バッファー回路ＢＦのトランジスターのゲートが静電破壊されてしまう事態を、保護抵抗素子Ｒ１により抑止できる。またパッドＰ２を介して静電気が印加された場合にも、バッファー回路ＢＦのトランジスターのドレインが静電破壊されてしまう事態を、保護抵抗素子Ｒ２により抑止できる。従って、集積回路装置の静電気保護耐圧を高めることができ、信頼性を向上できる。

また図１では、振動子ＸＴＡＬの一端と可変容量回路ＣＸ１との間の第１の経路や、振動子ＸＴＡＬの他端と可変容量回路ＣＸ２の間の第２の経路には、保護抵抗素子が設けられていない。従って、保護抵抗素子の存在が原因となって、発振回路（バッファー回路）の動作電流が増加してしまうのを防止できる。また電源電圧変動が生じた場合の発振周波数変動も少なくできる。

図２に本実施形態の比較例の構成を示す。図２の比較例では、振動子ＸＴＡＬの一端と可変容量回路ＣＸ１との間に保護抵抗素子Ｒ１が設けられ、振動子ＸＴＡＬの他端と可変容量回路ＣＸ２との間に保護抵抗素子Ｒ２が設けられている。即ち図２の比較例では、保護抵抗素子Ｒ１、Ｒ２を、静電気が印加されるパッドＰ１、Ｐ２のなるべく近くに配置することで、静電気保護耐圧の向上を目指している。具体的には、例えばＩ／ＯセルＩＯ１、ＩＯ２が有している保護抵抗素子をＲ１、Ｒ２として用いる。

しかしながら、図２の比較例では、振動子ＸＴＡＬから見た場合に、パッドＰ１と可変容量回路ＣＸ１との間に保護抵抗素子Ｒ１が存在し、パッドＰ２と可変容量回路ＣＸ２との間に保護抵抗素子Ｒ２が存在してしまう。またバッファー回路ＢＦの駆動信号の高周波成分の多くが、振動子ＸＴＡＬ側ではなく、容量回路ＣＸ２側に逃げてしまう。従って、例えば１６ＭＨｚなどの高周波数の発振を維持するためには、バッファー回路ＢＦの高い駆動能力が必要になり、発振回路の動作電流が増えてしまう。即ち、発振信号の振幅を一定の大きさ以上に保って、発振を停止せずに継続するためには、バッファー回路ＢＦに流れる動作電流を多くする必要があり、これは低消費電力化の妨げとなる。

例えば図３（Ａ）は、図２の比較例での保護抵抗素子Ｒ１、Ｒ２の抵抗値と、発振回路の動作電流（バッファー回路に流れるショート電流等）との関係を示す図である。図３（Ａ）に示すように、図２の比較例では、静電気保護耐圧を高めるために保護抵抗素子Ｒ１、Ｒ２の抵抗値を高くすると、それに応じて発振回路の動作電流も増えてしまい、低消費電力化の妨げとなる。

一方、図３（Ｂ）は、図１の本実施形態での保護抵抗素子Ｒ１、Ｒ２の抵抗値と、発振回路の動作電流との関係を示す図である。図３（Ｂ）に示すように、図１の本実施形態では、静電気保護耐圧を高めるために保護抵抗素子Ｒ１、Ｒ２の抵抗値を高くしても、発振回路の動作電流はほとんど増加しない。従って、静電気保護耐圧の向上と低消費電力化を両立して実現することが可能になる。なお図１の本実施形態の構成においても、パッドＰ１と可変容量回路ＣＸ１との間の第１の経路や、パッドＰ２と可変容量回路ＣＸ２との間の第２の経路に、保護抵抗素子Ｒ１、Ｒ２よりも抵抗値が十分に低い抵抗素子を設ける変形実施も可能である。

２．レイアウト配置
図４に本実施形態の集積回路装置のレイアウト配置例を示す。図４では紙面に向かって右側の方向が第１の方向Ｄ１となっており、第１の方向Ｄ１の反対方向が第２の方向Ｄ２になっている。また紙面に向かって上側の方向が第３の方向Ｄ３になっており、第３の方向Ｄ３の反対方向が第４の方向Ｄ４になっている。但し上下左右の方向は図４には限定されず任意であり、例えば第１の方向Ｄ１が左側の方向であったり、第３の方向Ｄ３が下側の方向であってもよい。

そして図４では、バッファー回路ＢＦのＤ１方向側の領域（Ｄ１方向の領域）に、保護抵抗素子Ｒ１が配置され、バッファー回路のＤ２方向側の領域（Ｄ２方向の領域）に、保護抵抗素子Ｒ２が配置される。即ち、バッファー回路ＢＦ、保護抵抗素子Ｒ１、Ｒ２が第１の方向に沿って配置される。更に具体的には、バッファー回路ＢＦと保護抵抗素子Ｒ１、Ｒ２とが、平面視において隣接配置される。ここで隣接配置とは、例えばその間に他の回路ブロックや回路素子が介在せずに配置されることである。

このようなレイアウト配置によれば、バッファー回路ＢＦ及び保護抵抗素子Ｒ１、Ｒ２を、効率的なレイアウトで配置することが可能になり、コンパクトなレイアウト配置を実現できる。また、図１のようにバッファー回路ＢＦの入力ノードＮＩと接続ノードＮＣ１の間に保護抵抗素子Ｒ１を設け、バッファー回路ＢＦの出力ノードＮＱと接続ノードＮＣ２の間に保護抵抗素子Ｒ２を設けるという回路構成を、効率的なレイアウト配置で実現できるようになる。

また図４では、可変容量回路（広義には容量回路）ＣＸ１は、保護抵抗素子Ｒ１のＤ１方向側の領域に配置される。具体的には、容量回路ＣＸ１と保護抵抗素子Ｒ１はＤ１方向に沿って隣接配置される。また可変容量回路（容量回路）ＣＸ２は、保護抵抗素子Ｒ２のＤ２方向側の領域に配置される。具体的には、容量回路ＣＸ２と保護抵抗素子Ｒ２はＤ１方向に沿って隣接配置される。

このようなレイアウト配置によれば、バッファー回路ＢＦ、保護抵抗素子Ｒ１、Ｒ２及び可変容量回路ＣＸ１、ＣＸ２を、効率的なレイアウトで配置することが可能になり、コンパクトなレイアウト配置を実現できる。また、図１のようにパッドＰ１と可変容量回路ＣＸ１を保護抵抗素子を介さずに接続し、パッドＰ２と可変容量回路ＣＸ２を保護抵抗素子を介さずに接続するという回路構成を、効率的なレイアウト配置で実現できるようになる。

また図４では、保護抵抗素子Ｒ１のＤ４方向側の領域に、保護ダイオードＤＩ１Ａ及びＤＩ１Ｂを有するＩ／ＯセルＩＯ１が配置される。また保護抵抗素子Ｒ２のＤ４方向側の領域に、保護ダイオードＤＩ２Ａ、ＤＩ２Ｂを有するＩ／ＯセルＩＯ２が配置される。

このようにすれば、パッドＰ１からの配線が、Ｉ／ＯセルＩＯ１の保護ダイオード上を通過した後に、保護抵抗素子Ｒ１や可変容量回路ＣＸ１に接続されるようになる。またパッドＰ２からの配線が、Ｉ／ＯセルＩＯ２の保護ダイオード上を通過した後に、保護抵抗素子Ｒ２や可変容量回路ＣＸ２に接続されるようになる。従って、パッドＰ１、Ｐ２に対して静電気が印加された場合に、この静電気が早い段階でＩ／ＯセルＩＯ１、ＩＯ２の保護ダイオードを介してＶＳＳ側やＶＤＤ側に逃げるようになり、静電気保護耐圧の向上を図れる。

また図４では、パッドＰ１とＰ２の間に、第１、第２のＩ／ＯセルＩＯ１、ＩＯ２が配置される。このようにすることで、パッドＰ１、Ｐ２とＩ／ＯセルＩＯ１、ＩＯ２の効率的なレイアウト配置を実現できる。またパッドＰ１、Ｐ２に印加された静電気を、Ｉ／ＯセルＩＯ１、ＩＯ２の保護ダイオードを介して、早い段階でＶＳＳ側やＶＤＤ側に放電させることが可能になる。なお、図４では、パッドＰ１とＰ２の間に、Ｉ／ＯセルＩＯ１、ＩＯ２の両方が配置されている場合を示しているが、これらのＩ／Ｏセルの一方のみをパッドＰ１、Ｐ２の間に配置してもよい。即ち、パッドＰ１とＰ２の間には、Ｉ／ＯセルＩＯ１、ＩＯ２の少なくとも一方が配置されていればよい。

また図４では、バッファー回路ＢＦの入力側信号線とバッファー回路ＢＦの出力側信号線とが、平面視においてノンオーバラップになるように配線される。即ちこれらの信号線がクロスしないように配線される。例えば発振時においては、バッファー回路ＢＦの入力側信号線（パッドＰ１からバッファー回路ＢＦのトランジスターのゲートに至る信号線）の信号と、バッファー回路ＢＦの出力側信号線（パッドＰ２からバッファー回路ＢＦのトランジスターのドレインに至る信号線）の信号との位相差は、例えば１８０度になる。従って、これらの入力側信号線と出力側信号線がクロスしてしまうと、発振性能が劣化するおそれがある。

この点、図４では、入力側信号線と出力側信号線は平面視においてノンオーバラップになるように配線されているため、信号線のクロスを原因とする発振性能の劣化を防止できる。

また図４では、パッドＰ１とパッドＰ２との平面視における距離をＬＡとし、保護抵抗素子Ｒ１と保護抵抗素子Ｒ２との平面視における距離をＬＢとした場合に、ＬＡ＞ＬＢの関係が成り立っている。即ち、保護抵抗素子Ｒ１、Ｒ２は、パッドＰ１、Ｐ２間のピッチよりも狭いピッチで配置されている。このようにすれば、保護抵抗素子Ｒ１、Ｒ２がバッファー回路ＢＦに対してより近づくレイアウト配置になり、コンパクトなレイアウト配置を実現できる。なお、ここでの距離ＬＡは、例えばパッドＰ１の中心位置とパッドＰ２の中心位置との間の距離である。また距離ＬＢは、例えば保護抵抗素子Ｒ１の配置領域の中心位置と、保護抵抗素子Ｒ２の配置領域の中心位置との間の距離である。

なお本実施形態の集積回路装置のレイアウト配置は図４の配置に限定されず、種々の変形実施が可能である。例えば図５に他のレイアウト配置例を示す。

図４では、バッファー回路ＢＦと保護抵抗素子Ｒ１、Ｒ２はＤ１方向に沿って配置されていた。これに対して図５では、バッファー回路ＢＦのＤ４方向側に保護抵抗素子Ｒ１、Ｒ２が配置されている。また可変容量回路ＣＸ１は、バッファー回路ＢＦ及び保護抵抗素子Ｒ１のＤ１方向側の領域に配置され、可変容量回路ＣＸ２は、バッファー回路ＢＦ及び保護抵抗素子Ｒ２のＤ２方向側の領域に配置される。

図５のレイアウト配置によっても、バッファー回路ＢＦ、保護抵抗素子Ｒ１、Ｒ２、可変容量回路ＣＸ１、ＣＸ２を、効率的なレイアウトで配置することが可能になり、コンパクトなレイアウト配置を実現できる。また、図１のようにバッファー回路ＢＦの入力ノードＮＩと接続ノードＮＣ１の間に保護抵抗素子Ｒ１を設け、バッファー回路ＢＦの出力ノードＮＱと接続ノードＮＣ２の間に保護抵抗素子Ｒ２を設けるという回路構成を、効率的なレイアウト配置で実現できるようになる。

なお図５においても、図４と同様に、バッファー回路ＢＦと保護抵抗素子Ｒ１、Ｒ２とが平面視において隣接配置されている。また図５においても、保護抵抗素子Ｒ１のＤ４方向側の領域に、保護ダイオードを有するＩ／ＯセルＩＯ１が配置され、保護抵抗素子Ｒ２のＤ４方向側の領域に、保護ダイオードを有するＩ／ＯセルＩＯ２が配置される。またバッファー回路ＢＦの入力側信号線と出力側信号線とが、平面視においてノンオーバラップになるように配線される。更に、パッドＰ１とＰ２との平面視における距離をＬＡとし、保護抵抗素子Ｒ１とＲ２との平面視における距離をＬＢとした場合に、ＬＡ＞ＬＢの関係が成り立っている。

３．詳細な構成例
図６に本実施形態の詳細な構成例を示す。なお本実施形態は図６の構成に限定されず、その構成要件の一部を省略したり、他の構成要件を追加するなどの種々の変形実施が可能である。

図６では、図１の構成要素に加えて、制御回路２０、セレクターＳＥＬ、波形整形回路３０、分周回路４０、電流制御回路５０の構成要素が更に設けられている。

制御回路２０は、各種の制御処理を行うロジック回路である。この制御回路２０は、現在の状態（モード）が通常動作状態（通常動作モード）なのか、待機状態（待機モード）なのかを管理している。

通常動作時用設定ファイル（通常動作時用設定レジスター）には、通常動作時に使用される容量値の設定データが記述（記憶）されている。待機時用設定ファイル（待機時用設定レジスター）には、待機時に使用される容量値の設定データが記述（記憶）されている。

そして通常動作時には、制御回路２０からの指示信号により、セレクターＳＥＬが通常動作時用設定ファイルを選択する。これにより可変容量回路ＣＸ１、ＣＸ２の容量値は、通常動作時用の容量値ＣＮに設定される。一方、待機時には、制御回路２０からの指示信号により、セレクターＳＥＬが待機時用設定ファイルを選択する。これにより可変容量回路ＣＸ１、ＣＸ２の容量値は、待機用の容量値ＣＳに設定される。

波形整形回路３０は、発振信号ＳＯＣの波形整形を行う。具体的には振動子ＸＴＡＬ及びバッファー回路ＢＦにより生成される発振信号ＳＯＣの波形整形を行って、クロック信号ＣＬＫを出力する。そして分周回路４０は、クロック信号ＣＬＫの分周を行う。そして分周回路４０は、通常動作時用のクロック信号ＣＫＮ１、ＣＫＮ２や待機時用のクロック信号ＣＫＳを出力する。

例えば振動子ＸＴＡＬの発振周波数が１６ＭＨｚであり、発振回路が設けられる集積回路装置が無線通信用である場合に、分周回路４０は、通常動作時に、クロック信号ＣＫＮ１として、ベースバンド処理用の１６ＭＨｚのクロック信号を出力する。そしてこの１６ＭＨｚのクロック信号ＣＫＮ１を用いて、受信データの復調処理や送信データの変調処理などのベースバンド処理が実行される。

また分周回路４０は、通常動作時に、クロック信号ＣＫＮ２として、ＰＬＬ（Phase locked Loop）回路用の例えば０．５ＭＨｚ又は１ＭＨｚのクロック信号を出力する。例え
ば受信時には０．５ＭＨｚのクロック信号がＣＫＮ２として出力され、ＣＫＮ２を基準クロック信号として、ＰＬＬ回路により局所周波数信号が生成される。そして例えば２．４ＧＨｚの搬送波周波数の受信信号のダウンコンバージョン処理が行われる。また送信時には１ＭＨｚのクロック信号がＣＫＮ２として出力され、ＣＫＮ２を用いて送信処理が行われる。

また分周回路４０は、待機動作時に、クロック信号ＣＫＳとして、待機時用の例えば３２ＫＨｚのクロック信号を出力する。そして、この３２ＫＨｚの待機時用のクロック信号ＣＫＳを用いて、待機時用回路が動作する。この場合に待機時用のクロック信号ＣＫＳの周波数は３２ＫＨｚというように低周波数であるため、低消費電力化を図れる。

そして図１３〜図１４（Ｂ）で後に詳細に説明するように、通常動作時においては、可変容量回路ＣＸ１、ＣＸ２は大きな容量値ＣＮに設定されるため、例えば１６ＭＨｚ±５０ｐｐｍというような高精度な発振信号を生成できる。従って、この高精度の発振信号を用いて適正な受信処理や送信処理を実現できる。一方、待機時においては、可変容量回路ＣＸ１、ＣＸ２はＣＳに比べて小さな容量値ＣＳに設定されるため、例えば１６ＭＨｚ±５００ｐｐｍというような低精度の発振信号が生成される。しかしながら、待機時用の３２ＫＨｚのクロック信号ＣＫＳには、それほどの精度が必要ないため、問題は生じない。

例えば本実施形態の比較例として、１６ＭＨｚの振動子を用いた第１の発振回路と、３２ＫＨｚの振動子を用いた第２の発振回路を別々に設ける手法も考えられる。この比較例の手法では、例えば通常動作時においては、第１の発振回路だけを動作させて、第２の発振回路を非動作にする。そして第１の発振回路からのクロック信号に基づいて、集積回路装置の通常動作を実現する。一方、待機時においては、第２の発振回路だけを動作させて、第１の発振回路を非動作にする。そして第２の発振回路からのクロック信号に基づいて、集積回路装置の待機時の動作を実現する。

しかしながら、この比較例の手法では、外付け部品として２つの振動子が必要になってしまい、コスト増を招く。これに対して本実施形態によれば、１つの発振回路だけを用いて、通常動作時用のクロック信号と待機時用のクロック信号の両方を生成できるという利点がある。

電流制御回路５０は、バッファー回路ＢＦに流れる電流ＩＢ（動作電流、ショート電流）を制御する。具体的には、電流制御回路５０は、振動子ＸＴＡＬ及びバッファー回路ＢＦにより生成される発振信号ＳＯＣの振幅を検出する。そして発振信号ＳＯＣの振幅が一定になるように、バッファー回路ＢＦに流れる電流ＩＢを制御する。このようにすることで、発振回路の消費電流を最小限に抑えながら、安定した発振状態を維持できるようになる。

なお図６では、波形整形回路３０は、バッファー回路ＢＦの入力側のノードＮＣ１からの発振信号ＳＯＣの波形整形を行っているが、バッファー回路ＢＦの出力側のノードＮＣ２からの発振信号の波形整形を行ってもよい。同様に、図６では電流制御回路５０は、入力側のノードＮＣ１からの発振信号ＳＯＣの振幅を検出しているが、出力側のノードＮＣ２からの発振信号の振幅を検出して、電流ＩＢの制御を行ってもよい。

４．可変容量回路
図７に可変容量回路ＣＸ１、ＣＸ２の構成例を示す。例えば可変容量回路ＣＸ１は、複数のユニットキャパシターＣ１１、Ｃ１２、Ｃ１３、Ｃ１４と複数のスイッチ素子Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４を含む。

ユニットキャパシターＣ１１、Ｃ１２、Ｃ１３、Ｃ１４は、接続ノードＮＣ１とＶＳＳノード（第１の電源ノード）との間に設けられる。そしてＣ１１、Ｃ１２、Ｃ１３、Ｃ１４の容量値は、例えば１：２：４：８になっており、バイナリーに重み付けされている。

スイッチ素子Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４は、接続ノードＮＣ１とＶＳＳノード（ＧＮＤ）との間に設けられる。これらのスイッチ素子Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４は、例えばトランスファーゲート（トランジスター）により実現できる。

そして複数のスイッチ素子Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４の各スイッチ素子は、複数のユニットキャパシターＣ１１、Ｃ１２、Ｃ１３、Ｃ１４のうちの対応するユニットキャパシターと直列に設けられる。即ちＣ１１とＳ１１、Ｃ１２とＳ１２、Ｃ１３とＳ１３、Ｃ１４とＳ１４が直列接続される。

そして外部の制御回路等からの容量値制御信号ＳＣＴＬにより、複数のスイッチ素子Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４がオン・オフされることで、可変容量回路ＣＸ１の容量値が可変に設定される。例えば図７ではスイッチ素子Ｓ１１、Ｓ１２がオンであり、Ｓ１３、Ｓ１４がオフであるため、可変容量回路ＣＸ１の容量値は、Ｃ１１とＣ１２の並列容量値になる。

なお可変容量回路ＣＸ２の構成は可変容量回路ＣＸ１と同様であるため、説明を省略する。また図７では可変容量回路ＣＸ１とＣＸ２のスイッチ素子が同じ容量値制御信号ＳＣＴＬにより制御される場合を示しているが、ＣＸ１とＣＸ２とで異なる容量値制御信号を用いるようにしてもよい。

例えば、発振回路を含む集積回路装置の出荷時（製造時）等において、可変容量回路のスイッチ素子のオン・オフを設定することで、後述する図１４（Ａ）のＡ１に示すように、ターゲット周波数との周波数偏差が０付近になるように、通常動作時における可変容量回路の容量値ＣＮを設定する。これによりクロック周波数をターゲット周波数（例えば１６ＭＨｚ）に設定できる。この状態で、待機時には、容量値ＣＳに設定することで、発振周波数はターゲット周波数からずれるものの、低消費電力化を図れる。

図７のユニットキャパシターＣ１１〜Ｃ１４、Ｃ２１〜Ｃ２４としては、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターを用いることができる。具体的には図８に示す
ように、キャパシターＣ（Ｃ１１〜Ｃ１４、Ｃ２１〜Ｃ２４）の一端の電極は、金属層ＡＬＤの下層金属層ＡＬＣで形成される。またキャパシターＣの他端の電極は、金属層ＡＬＤと下層金属層ＡＬＣとの間に形成されたＭＩＭ用金属層ＡＬＭで形成される。

このようなＭＩＭ構造のキャパシターを採用すれば、絶縁膜（誘電体、酸化膜）の厚さを薄くできるため、小さなレイアウト面積で大きな容量値を得ることができる。またＭＩＭ構造のキャパシターは、電圧依存性が少ないという利点もある。また図６等では、集積回路装置のパッドＰ１、Ｐ２に静電気が印加される場合があり、静電気破壊（ＥＳＤ）が生じるおそれがある。Ｃ１１〜Ｃ１４、Ｃ２１〜Ｃ２４としてＭＩＭ構造のキャパシターを用いれば、ＭＩＭ構造のキャパシターは静電気耐圧が高いため、静電気破壊を抑止できる。

なおＣ１１〜Ｃ１４、Ｃ２１〜Ｃ２４として、例えば両端の電極がポリシリコンで形成されるキャパシターや、一端の電極がポリシリコンで形成され、他端の電極が金属層で形成されるキャパシターなどを用いてもよい。

５．波形整形回路
本実施形態では、発振信号の振幅を極力小さくすることで、低消費電力化を図っている。具体的には電流制御回路５０により、発振信号の振幅が例えば数百ｍＶ（例えば３００ｍＶ）になるように電流制御を行って、低消費電力化を図る。従って、このような数百ｍＶの小振幅の発振信号を、ＣＭＯＳ電圧レベル（例えば１．８Ｖ）のクロック信号ＣＬＫに波形整形する必要があり、このために波形整形回路３０が設けられている。

図９に波形整形回路３０の構成例を示す。なお本実施形態の波形整形回路３０は図９の構成に限定されず、その構成要件の一部を省略したり、他の構成要件を追加するなどの種々の変形実施が可能である。

この波形整形回路３０は、第１、第２の波形整形用のＡＣ結合キャパシターＣＡ１、ＣＡ２と、第１、第２の自己バイアス電圧設定回路ＢＳＣ１、ＢＳＣ２と、波形整形用のバッファー回路３２を含む。

ＡＣ結合キャパシターＣＡ１、ＣＡ２は、発振用のバッファー回路ＢＦの入力側又は出力側の波形整形ノードに一端が接続される。図９では、この波形整形ノードは、発振用のバッファー回路ＢＦの入力側の接続ノードＮＣ１になっている。但し、波形整形ノードは、バッファー回路ＢＦの出力側の接続ノードＮＣ２であってもよい。

そしてＡＣ結合キャパシターＣＡ１、ＣＡ２により、発振信号ＳＯＣのＤＣ成分がカットされて、ＡＣ成分が抽出される。なお、これらのＡＣ結合キャパシターＣＡ１、ＣＡ２は、ＭＩＭ構造のキャパシターであることが望ましい。こうすることで、パッドＰ１、Ｐ２を介して印加された静電気から、内部回路を保護して、内部回路の静電気破壊を防止できる。

自己バイアス電圧設定回路ＢＳＣ１は、ＡＣ結合キャパシターＣＡ１の他端側の第１のバイアスノードＮＢＳ１を、第１のバイアス電圧ＶＢＳ１に設定する。例えばＶＤＤ＝１．８Ｖの場合には、バイアスノードＮＢＳ１のＤＣ電圧レベルを、例えばＶＢＳ１＝０．６Ｖ〜０．８Ｖ程度に設定する。これにより、バイアス電圧ＶＢＳ１を振幅中心にして、発振信号ＳＯＣのＡＣ成分が重畳された信号が生成されるようになる。この自己バイアス電圧設定回路ＢＳＣ１は、ＤＣ電圧源ＤＣ１とバイアス電圧設定用の抵抗ＲＢ１を含む。

自己バイアス電圧設定回路ＢＳＣ２は、ＡＣ結合キャパシターＣＡ２の他端側の第２のバイアスノードＮＢＳ２を、第２のバイアス電圧ＶＢＳ２に設定する。例えばＶＤＤ＝１．８Ｖの場合には、バイアスノードＮＢＳ２のＤＣ電圧レベルを、例えばＶＢＳ２＝１．０〜１．２Ｖ程度に設定する。これにより、バイアス電圧ＶＢＳ２を振幅中心にして、発振信号ＳＯＣのＡＣ成分が重畳された信号が生成されるようになる。この自己バイアス電圧設定回路ＢＳＣ２は、ＤＣ電圧源ＤＣ２とバイアス電圧設定用の抵抗ＲＢ２を含む。

バッファー回路３２は、Ｎ型トランジスターＴＡ１とＰ型トランジスターＴＡ２を含む。Ｎ型トランジスターＴＡ１は、バイアスノードＮＢＳ１によりそのゲートが制御される。Ｐ型トランジスターＴＡ２は、バイアスノードＮＢＳ２によりそのゲートが制御される。これらのＮ型トランジスターＴＡ１とＰ型トランジスターＴＡ２により、インバーターＩＶ０が構成される。そしてインバーターＩＶ０により波形整形されてバッファリングされた信号が、インバーターＩＶ１、ＩＶ２、ＩＶ３により更にバッファリングされて、ＣＭＯＳ電圧レベルの矩形波のクロック信号ＣＬＫが、バッファー回路３２から出力されるようになる。

図９の構成の波形整形回路３０によれば、振幅の小さい発振信号ＳＯＣを、ＡＣ結合キャパシターＣＡ１、ＣＡ２により、低電位側のＶＢＳ１を中心とした信号と、高電位側のＶＢＳ２を中心とした信号に分離する。そして、これらの分離した各信号をバッファー回路３２のトランジスターＴＡ１、ＴＡ２の各ゲートに印加する。これにより、電源電圧ＶＤＤに対して発振信号ＳＯＣの振幅が十分に小さい場合にも、発振信号ＳＯＣの波形整形を行って、ＣＭＯＳ電圧レベルのクロック信号ＣＬＫを生成できるようになる。

６．電流制御回路
本実施形態では、特に待機時における発振回路の消費電力を低減するために、電流制御回路５０が、バッファー回路ＢＦに流れる電流ＩＢを制御する。例えば発振信号ＳＯＣの振幅が小さくなり発振が停止しそうになると、これを検知して電流ＩＢを増加させる。これにより振幅が増加して発振が継続する。一方、発振信号ＳＯＣの振幅が大きくなると、電流ＩＢを減少させる。これにより振幅が減少して振幅が一定に保たれる。こうすることで、発振信号ＳＯＣの振幅を小さな振幅で一定に保てるため、低消費電力化を図れる。そして、このように発振信号ＳＯＣの振幅が小さくても、図９により説明した波形整形回路３０を用いることで、低振幅のサイン波の発振信号ＳＯＣから、ＣＭＯＳ電圧レベルの矩形波のクロック信号ＣＬＫを生成できる。

図１０に電流制御回路５０の構成例を示す。なお本実施形態の電流制御回路５０は図１０の構成に限定されず、その構成要件の一部を省略したり、他の構成要件を追加するなどの種々の変形実施が可能である。

この電流制御回路５０は、振幅検出用のＡＣ結合キャパシターＣＢと、振幅・電圧変換回路５２と、電圧・電流変換回路５４を含む。

ＡＣ結合キャパシターＣＢは、発振用のバッファー回路ＢＦの入力側又は出力側の振幅検出ノードに一端が接続される。図６では、この振幅検出ノードは、発振用のバッファー回路ＢＦの入力側の接続ノードＮＣ１になっている。但し、振幅検出ノードは、発振用のバッファー回路ＢＦの出力側の接続ノードＮＣ２であってもよい。

そしてＡＣ結合キャパシターＣＢにより、発振信号ＳＯＣのＤＣ成分がカットされて、ＡＣ成分が抽出される。なお、ＡＣ結合キャパシターＣＢは、ＭＩＭ構造のキャパシターであることが望ましい。こうすることで、パッドＰ１、Ｐ２を介して印加された静電気から、内部回路を保護して、内部回路の静電気破壊を防止できる。

振幅・電圧変換回路５２は、ＡＣ結合キャパシターＣＢの他端に接続され、発振信号ＳＯＣの振幅を電圧に変換する。即ち発振信号ＳＯＣのＡＣ成分の振幅を、振幅が大きくなるほど大きくなる電圧に変換する。

図１１に、振幅・電圧変換回路５２による振幅・電圧変換の信号波形例を示す。図１１に示すように、ＡＣ結合キャパシターＣＢによりＤＣカットを行った後の信号ＳＢは、振幅が数百ｍＶの信号になっている。振幅・電圧変換回路５２は、この信号ＳＢの振幅に応じた電圧ＶＢを出力する。例えば信号ＳＢの振幅が小さい場合には、その振幅に応じた電圧ＶＢ１を出力し、信号ＳＢの信号が大きい場合には、その振幅に応じた電圧ＶＢ２を出力する。この振幅・電圧変換回路５２は、信号ＳＢの平滑処理を行う回路などにより実現できる。

電圧・電流変換回路５４は、振幅・電圧変換回路５２からの電圧ＶＢに基づいて、発振用のバッファー回路ＢＦに流れる電流ＩＢを制御する。例えば図１１において、信号ＳＢの振幅が小さく、振幅・電圧変換回路５２からの電圧ＶＢ＝ＶＢ１が小さい場合には、バッファー回路ＢＦに流れる電流ＩＢを大きくする。一方、信号ＳＢの振幅が大きく、振幅・電圧変換回路５２からの電圧ＶＢ＝ＶＢ２が大きい場合には、バッファー回路ＢＦに流れる電流ＩＢを小さくする。

このようにすれば、発振信号ＳＯＣの振幅が小さい場合には、バッファー回路ＢＦのトランジスターＴＢ１、ＴＢ２に流れる電流ＩＢ（動作電流、ショート電流）が大きくなり、発振信号ＳＯＣの振幅が増加するようになる。一方、発振信号ＳＯＣの振幅が大きい場合には、バッファー回路ＢＦのトランジスターＴＢ１、ＴＢ２に流れる電流ＩＢが小さくなり、発振信号ＳＯＣの振幅が減少するようになる。従って、発振信号の振幅を、小さな振幅で一定に保てるようになり、低消費電力化を図れる。

７．詳細なレイアウト配置
図１２に本実施形態の集積回路装置の詳細なレイアウト配置例を示す。なお本実施形態のレイアウト配置は図１２に限定されず、種々の変形実施が可能である。

図１２では、図６の波形整形回路３０、分周回路４０、電流制御回路５０のレイアウト配置例が更に示されている。

図１２に示すように波形整形回路３０は、容量回路ＣＸ１のＤ１方向側の領域に配置される。具体的には容量回路ＣＸ１と波形整形回路３０はＤ１方向に沿って隣接配置されている。また分周回路４０は、波形整形回路３０のＤ３方向側に配置される。具体的には波形整形回路３０と分周回路４０は、Ｄ３方向に沿って隣接配置されている。なお図６の波形整形回路３０の波形整形ノードを、バッファー回路ＢＦの出力側の接続ノードＮＣ２にした場合には、波形整形回路３０を、容量回路ＣＸ２のＤ２方向側の領域に配置すればよい。

図１２に示すように波形整形回路３０や分周回路４０をレイアウト配置すれば、パッドＰ１からの信号線を、ショートパスで波形整形回路３０に接続できるようになる。従って、効率的なレイアウト配線が可能になり、余分な寄生容量が重畳されてしまう事態を防止できる。また波形整形回路３０に入力される小振幅の発振信号ＳＯＣにノイズが重畳して誤動作が生じるなどの事態を防止できる。

また図１２では、電流制御回路５０は、バッファー回路ＢＦのＤ３方向側の領域に配置される。具体的には、バッファー回路ＢＦと電流制御回路５０はＤ３方向に沿って隣接配置される。また電流制御回路５０は、可変容量回路ＣＸ１とＣＸ２の間の領域に配置されている。

図１２に示すように電流制御回路５０を配置すれば、電流制御回路５０とバッファー回路ＢＦをショートパスで接続できるようになる。従って、バッファー回路ＢＦに流れる電流ＩＢを電流制御回路５０により制御する場合に、ノイズ等が重畳して誤動作が生じるなどの事態を防止できる。またバッファー回路ＢＦの入力側信号線と出力側信号線とがクロスしないレイアウト配線も、容易に実現できるようになる。

なお図１２においても、パッドＰ１とＰ２との平面視における距離をＬＡとし、保護抵抗素子Ｒ１とＲ２との平面視における距離をＬＢとした場合に、ＬＡ＞ＬＢの関係が成り立っている。

８．容量値の設定手法
次に可変容量回路ＣＸ１、ＣＸ２の容量値の設定手法について説明する。図１３に示すように本実施形態では、通常動作時には、可変容量回路ＣＸ１の容量値はＣＮに設定され、待機時には、可変容量回路ＣＸ１の容量値はＣＳに設定され、ＣＮ＞ＣＳの関係が成り立つ。同様に、通常動作時には、可変容量回路ＣＸ２の容量値はＣＮに設定され、待機時には、可変容量回路ＣＸ２の容量値はＣＳに設定され、ＣＮ＞ＣＳの関係が成り立つ。

なお可変容量回路ＣＸ１とＣＸ２の容量値（ＣＮ、ＣＳ）は、発振時のバランスを考えると同じ容量値であることが望ましいが、異なる容量値であってもよい。また、待機時とは、集積回路装置が通常動作を行わずに待機モード（スリープモード、スタンバイモード）に移行している期間であり、例えば通常動作時よりも低消費電力動作になる期間である。また通常動作時とは、例えば無線用の集積回路装置であれば、無線の受信動作や送信動作など、その集積回路装置が本来予定している通常の処理・動作を行っている期間である。

例えば本実施形態では、高精度周波数を必要とする通常動作モード（第１のモード）なのか、それほどの高精度周波数が必要ではない待機モード（第２のモード）なのかを、事前に検知する。そして通常動作モードでは、可変容量回路ＣＸ１、ＣＸ２の容量値を大きな容量値ＣＮに設定する。こうすることで、発振信号により生成されるクロック信号の周波数精度を高くできる。一方、待機モードでは、可変容量回路ＣＸ１、ＣＸ２の容量値を小さな容量値ＣＳに設定する。こうすることで、図１３に示すように動作電流を小さくすることができ、低消費電力化を図れる。

即ち、無線の受信や送信などの通常動作時には、可変容量回路ＣＸ１、ＣＸ２は大きな容量値ＣＮに設定されるため、バッファー回路ＢＦの負荷容量が増えることにより、図１３に示すように通常動作時電流ＩＤＤＮは大きくなる。一方、低消費電力動作モードである待機時には、可変容量回路は小さな容量値ＣＳに設定されるため、バッファー回路ＢＦの負荷容量が減ることにより、待機時電流ＩＤＤＳは通常動作時電流ＩＤＤＮに比べて小さくなる。従って、高精度周波数が不要な待機モードにおいて、発振回路の動作電流を低減できる。

図１４（Ａ）は、可変容量回路の容量値と周波数偏差の関係を示す図である。ここで周波数偏差は、発振のターゲット周波数からの周波数のずれを表すものである。

図１４（Ａ）に示すように、可変容量回路の容量値（内蔵発振容量値）が大きくなるほど、周波数偏差（ターゲット周波数からの周波数のずれ）は小さくなり、発振周波数の精度が高くなる。従って、通常動作時に、図１４（Ａ）のＡ１に示すように大きな容量値ＣＮに設定することで、高い周波数精度のクロック信号を得ることができる。一方、待機時では、Ａ２に示すように小さな容量値ＣＳに設定することで、周波数精度は低下するが、待機モードであるため、それほど問題は生じない。

図１４（Ｂ）は、可変容量回路の容量値と動作電流の関係を示す図である。図１４（Ｂ）に示すように、可変容量回路の容量値が大きくなるほど、発振回路の動作電流（消費電流）は増加する。従って、待機時に、図１４（Ｂ）のＡ４に示すように小さな容量値ＣＳに設定することで、Ａ３に示す通常動作時に比べて動作電流を少なくすることができ、低消費電力化を図れる。

例えば図１４（Ａ）のＡ１に示すように、ターゲット周波数（例えば１６ＭＨｚ）に対する周波数偏差が０付近になるように容量値をＣＮに設定することで、発振回路の発振周波数をターゲット周波数に設定できる。この場合に、ターゲット周波数に設定するための容量値ＣＮは、配線・基板・素子の寄生容量やプロセス変動などの外部要因で変動するため、例えば集積回路装置の出荷時等において、周波数偏差が０付近になる最適な容量値ＣＮに設定する。これにより、例えば通信における搬送波周波数の周波数精度に関する規格を満足することが可能になる。

ところが、このような高精度な周波数設定は、通常動作では必要であるものの、通信等の通常動作が行われない待機時においては不要になる。そこで待機時では、周波数偏差が大きくなるにもかかわらず、敢えて図１４（Ａ）のＡ２に示すように小さな容量値ＣＳに設定する。これにより図１４（Ｂ）のＡ４に示すように待機時の動作電流を小さくできる。例えば図１４（Ｂ）のＡ３の通常動作時では７〜８μＡであった動作電流を、Ａ４の待機時には、３〜４μＡに低減できる。そして待機時において消費電流の多くを占めるものは、発振回路の消費電流であるため、Ａ４に示すように発振回路の消費電流を低減することで、待機時における集積回路装置の消費電流を大幅に削減できる。

なお、待機時の容量値ＣＳは例えば０ｐＦであってもよい。即ち可変容量回路の容量値を０にする。このようにしても、配線・基板・回路素子の寄生容量が発振用の容量として機能して、待機時における発振を維持できる。

９．集積回路装置
図１５に集積回路装置の回路構成例を示す。図１５は、集積回路装置が無線通信用ＩＣである場合の構成例である。但し本実施形態はこれに限定されず、例えばセンサー用ＩＣなどの種々の集積回路装置に適用できる。

図１５の集積回路装置は、発振回路１００と、無線回路１１０と、待機時用回路１２０を含む。

発振回路１００は、通常動作時用クロック信号ＣＫＮ１、ＣＫＮ２を生成して、無線回路１１０に出力する。また待機時用クロック信号ＣＫＳを生成して、待機時用回路１２０に出力する。

無線回路１１０は、通常動作時に無線通信を行う回路である。この無線回路１１０は、例えば無線通信用の受信回路、送信回路や、ＰＬＬ回路を含む。なお受信回路と送信回路の一方のみが設けられる構成であってもよい。

無線回路１１０は、図１３〜図１４（Ｂ）で説明したように、可変容量回路ＣＸ１、ＣＸ２の容量値がＣＮに設定されることで生成された通常動作時用クロック信号ＣＫＮ１、ＣＫＮ２に基づいて動作する。即ち高精度のクロック信号ＣＫＮ１、ＣＫＮ２に基づいて動作する。

そして無線通信においては、搬送波周波数（例えば２．４ＧＨｚ）の変動（周波数偏差）を、所定変動幅（所定周波数偏差）に収める必要がある。例えば通信規格で規定される変動幅（例えば５０ｐｐｍ）に収める必要がある。

この点、本実施形態では、図１４（Ａ）等で説明したように無線通信の搬送波周波数の変動が所定変動幅に収まるように、通常動作時における可変容量回路の容量値ＣＮが設定される。従って、無線通信の規格を満たすことができ、適正な無線通信を実現できる。

待機時用回路１２０は、集積回路装置の待機時に、発振回路１００からの待機時用クロック信号ＣＫＳに基づいて動作する。具体的には可変容量回路ＣＸ１、ＣＸ２の容量値がＣＳに設定されることで生成された待機時用クロック信号ＣＫＳに基づいて、動作する。

例えば待機時においては、図６の分周回路４０が、１６ＭＨｚのクロック信号ＣＬＫを分周して、３２ＫＨｚの待機時用クロック信号ＣＫＳを出力する。そして待機時用回路１２０は、この３２ＫＨｚの待機時用クロック信号ＣＫＳに基づいて動作する。従って、１６ＭＨｚのクロック信号で動作する場合に比べて低消費電力化を図れ、待機時における消費電力を低減できる。

更に具体的には待機時用回路１２０は、待機期間をカウントする待機時用カウンター１２２を含む。そして待機時用カウンター１２２は、待機時用クロック信号ＣＫＳを用いてカウント処理を行って、待機期間をカウントする。この場合に、待機期間の変動が所定変動幅（例えば５００ｐｐｍ）に収まるように、待機時における可変容量回路ＣＸ１、ＣＸ２の容量値ＣＳが設定される。

例えば図１６は、無線通信用ＩＣである本実施形態の集積回路装置の動作説明図である。待機時においては、例えばスレーブ（クライアント）側の無線通信用ＩＣは待機モードになっており、待機時用クロック信号に基づいて動作する。この時、マスター（ホスト）側の無線通信用ＩＣについても、待機モードで動作するようにしてもよい。

そして通常動作時には、無線通信用ＩＣは待機モードから通常動作モードに移行する。そしてマスター側が無線で情報を送信（ＴＸ）して、その情報をスレーブ側が受信（ＲＸ）したり、スレーブ側が無線で情報を送信して、その情報をマスター側が受信するという一連の無線通信が実行される。そして、これらの一連の無線通信が終了すると、無線通信用ＩＣは通常動作モードから待機モードに移行する。

そして、このように待機モードに移行した場合に、次の一連の無線通信を開始するまでの期間である待機期間を計測する必要がある。図１５の待機時用カウンター１２２は、この待機期間を計測するためのカウント処理を行う。そして待機時用カウンター１２２のカウント処理の結果に基づいて、マスター側とスレーブ側の通信処理より決められた待機期間が経過したと判断されると、無線通信用ＩＣは、待機モードから通常動作モードに移行する。そして、一連の無線通信を実行する。

そしてこのような待機期間のカウント処理には、例えば搬送波周波数のような高精度の周波数精度は不要である。このため、待機時用カウンター１２２は、容量値ＣＳに設定することで得られる低精度のクロック信号ＣＫＳに基づいてカウント処理を行う。但し、この待機期間の長さについて、例えばマスター側とスレーブ側の間にずれが生じると、動作の不具合が生じたり、無駄な電力が消費されてしまうおそれがある。このため、待機期間の変動が所定変動幅に収まるように、待機時における可変容量回路ＣＸ１、ＣＸ２の容量値ＣＳが設定されることになる。

図１７に無線通信用の集積回路装置の詳細な構成例を示す。この集積回路装置は、受信回路２３０、復調回路２３６、送信回路２４０、変調回路２４６、発振回路２４７、ＰＬＬ回路２４８、制御回路２５０を含む。

受信回路２３０は、低ノイズアンプＬＮＡ、ミキサー２３２、フィルター部２３４を含む。低ノイズアンプＬＮＡは、アンテナＡＮＴから入力されるＲＦの受信信号を低ノイズで増幅する処理を行う。ミキサー２３２は、増幅後の受信信号と、ＰＬＬ回路２４８からのローカル信号（局所周波数信号）のミキシング（混合）処理を行って、ダウンコンバージョンを実行する。フィルター部２３４は、ダウンコンバージョン後の受信信号のフィルター処理を行う。具体的には、フィルター部２３４は、複素フィルターなどで実現されるバンドパスのフィルター処理を行い、イメージ除去を行いながらベースバンド信号を抽出する。

復調回路２３６は、受信回路２３０からの信号に基づいて復調処理を行う。例えば送信側においてＦＳＫ（周波数シフトキーイング）で変調された信号の復調処理を行い、復調後の受信信号を制御回路２５０に出力する。

変調回路２４６は、制御回路２５０からの送信信号の変調処理を行う。例えば送信信号をＦＳＫで変調し、変調後の送信信号を送信回路２４０に出力する。そして送信回路２４０は、パワーアンプＰＡにより増幅した送信信号をアンテナＡＮＴに対して出力する。

ＰＬＬ回路２４８は、ＶＣＯ（電圧制御発振器）などにより構成され、発振回路２４７からのクロック信号に基づいて、ローカル信号等を生成する。

制御回路２５０は、集積回路装置の全体の制御や、ベースバンドでのデジタル処理などを実行する。また制御回路２５０は、例えばリンク層回路２５２やホストＩ／Ｆ（インターフェース）２５４を有し、リンク層のプロトコル処理や、外部のホストとのインターフェース処理などを実行する。

１０．電子機器
図１８に本実施形態の集積回路装置３１０を含む電子機器の構成例を示す。この電子機器は、アンテナＡＮＴ、集積回路装置３１０、ホスト３２０、検出装置３３０、センサー３４０、電源部３５０を含む。なお本実施形態の電子機器は図１８の構成に限定されず、その構成要素の一部（例えば検出装置、センサー、電源部等）を省略したり、他の構成要素（例えば操作部、出力部）を追加するなどの種々の変形実施が可能である。

集積回路装置３１０は、図１５、図１７のような回路構成で実現される無線回路装置であり、アンテナＡＮＴからの信号の受信処理や、アンテナＡＮＴへの信号の送信処理を行う。ホスト３２０は、電子機器の全体の制御を行ったり、集積回路装置３１０や検出装置３３０の制御を行う。検出装置３３０は、センサー３４０（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行って、Ａ／Ｄ変換後のデジタルデータをホスト３２０に出力する。センサー３４０は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。電源部３５０は、集積回路装置３１０、ホスト３２０、検出装置３３０等に電源を供給するものであり、例えば乾電池（丸形乾電池等）やバッテリーなどにより電源を供給する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源ノード、第２の電源ノード等）と共に記載された用語（ＶＳＳノード、ＶＤＤノード等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

ＢＦ 発振用バッファー回路、
ＣＸ１、ＣＸ２ 第１、第２の可変容量回路（容量回路）、
ＸＴＡＬ 振動子、Ｐ１、Ｐ２ 第１、第２のパッド、
ＮＣ１、ＮＣ２ 第１、第２の接続ノード、Ｒ１、Ｒ２ 第１、第２の保護抵抗素子、
ＤＩ１Ａ、ＤＩ１Ｂ、ＤＩ２Ａ、ＤＩ２Ｂ 保護ダイオード、
Ｃ１１〜Ｃ１４、Ｃ２１〜Ｃ２４ ユニットキャパシター、
Ｓ１１〜Ｓ１４、Ｓ２１〜Ｓ２４ スイッチ素子、
ＣＡ１、ＣＡ２、波形整形用ＡＣ結合キャパシター、
ＣＢ 振幅検出用ＡＣ結合キャパシター、
ＢＳＣ１、ＢＳＣ２ 第１、第２の自己バイアス電圧設定回路、
２０ 制御回路、３０ 波形整形回路、３２ バッファー回路、４０ 分周回路、
５０ 電流制御回路、５２ 振幅・電圧変換回路、５４ 電圧・電流変換回路、
１００ 発振回路、１１０ 無線回路、１２０ 待機時用回路、
１２２ 待機時用カウンター、２３０ 受信回路、２３２ ミキサー部、
２３４ フィルター部、２３６ 復調回路、２４０ 送信回路、２４６ 変調回路、
２４７ 発振回路、２４８ ＰＬＬ回路、２５０ 制御回路、
２５２ リンク層回路、２５４ ホストＩ／Ｆ、３１０ 集積回路装置、
３２０ ホスト、３３０ 検出装置、３４０ センサー、３５０ 電源部

Claims (10)

1. 半導体基板に、
   振動子を発振させるためのバッファー回路と、
   前記バッファー回路の発振信号を制御する負荷容量を備え、前記負荷容量の値を第１の容量値にする第１のモードと、前記負荷容量の値を前記第１の容量値よりも小さい第２の容量値に制御する第２のモードと、に切り替える、容量を可変できる容量回路と、
   前記振動子からの信号が入力され、前記バッファー回路の入力側に信号を出力する第１の保護抵抗素子と、
   前記バッファー回路の出力側からの信号が入力され、前記振動子へ信号を出力する第２の保護抵抗素子と、
   前記振動子及び前記バッファー回路により生成される発振信号の波形整形を行って、クロック信号を出力する波形整形回路と、
   が配置された集積回路装置において、
   前記バッファー回路は、前記第１の保護抵抗素子と前記第２の保護抵抗素子との間の領域に配置され、
   前記第２の保護抵抗素子から前記第１の保護抵抗素子へ向かう方向を第１の方向とし、前記第１の方向の反対方向を第２の方向とした場合に、
   前記容量回路は、
   前記第１の保護抵抗素子の前記第１の方向側の領域又は前記第２の保護抵抗素子の前記第２の方向側の領域に配置され、
   前記波形整形回路は、
   前記容量回路の前記第１の方向側の領域又は前記容量回路の前記第２の方向側の領域に配置されることを特徴とする集積回路装置。
2. 請求項１において、
   前記振動子及び前記バッファー回路により生成される発振信号の振幅を検出し、前記発振信号の振幅が一定になるように、前記バッファー回路に流れる電流を制御する電流制御回路を含み、
   前記第１の方向に直交する方向を第３の方向とした場合に、
   前記電流制御回路は、
   前記バッファー回路の前記第３の方向側の領域に配置されることを特徴とする集積回路装置。
3. 半導体基板に、
   振動子を発振させるためのバッファー回路と、
   前記バッファー回路の発振信号を制御する負荷容量を備え、前記負荷容量の値を第１の容量値にする第１のモードと、前記負荷容量の値を前記第１の容量値よりも小さい第２の容量値に制御する第２のモードと、に切り替える、容量を可変できる容量回路と、
   前記振動子からの信号が入力され、前記バッファー回路の入力側に信号を出力する第１の保護抵抗素子と、
   前記バッファー回路の出力側からの信号が入力され、前記振動子へ信号を出力する第２の保護抵抗素子と、
   前記振動子及び前記バッファー回路により生成される発振信号の振幅を検出し、前記発振信号の振幅が一定になるように、前記バッファー回路に流れる電流を制御する電流制御回路と、
   が配置された集積回路装置において、
   前記バッファー回路は、前記第１の保護抵抗素子と前記第２の保護抵抗素子との間の領域に配置され、
   前記第２の保護抵抗素子から前記第１の保護抵抗素子へ向かう方向を第１の方向とし、前記第１の方向の反対方向を第２の方向とした場合に、
   前記容量回路は、
   前記第１の保護抵抗素子の前記第１の方向側の領域又は前記第２の保護抵抗素子の前記第２の方向側の領域に配置され、
   前記第１の方向に直交する方向を第３の方向とした場合に、
   前記電流制御回路は、
   前記バッファー回路の前記第３の方向側の領域に配置されることを特徴とする集積回路装置。
4. 請求項２又は３において、
   前記第３の方向の反対方向を第４の方向とした場合に、
   前記第１の保護抵抗素子の前記第４の方向側の領域に、保護ダイオードを有する第１のＩ／Ｏセルが配置され、
   前記第２の保護抵抗素子の前記第４の方向側の領域に、保護ダイオードを有する第２のＩ／Ｏセルが配置されることを特徴とする集積回路装置。
5. 請求項４において、
   前記振動子の一端に接続される第１のパッドと、前記振動子の他端に接続される第２のパッドと、を備え、
   前記第１のパッドと前記第２のパッドとの間に、前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセルの少なくとも一方が配置されることを特徴とする集積回路装置。
6. 請求項１乃至５のいずれかにおいて、
   前記バッファー回路の入力側又は出力側に接続される第２の容量回路を含むことを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記バッファー回路の入力側信号線と前記バッファー回路の出力側信号線とが、平面視において重ならないように配線されることを特徴とする集積回路装置。
8. 請求項１乃至７のいずれかにおいて、
   前記バッファー回路と前記第１の保護抵抗素子及び前記第２の保護抵抗素子とが、平面視において隣接して配置されることを特徴とする集積回路装置。
9. 請求項５において、
   前記第１のパッドと前記第２のパッドとの平面視における距離をＬＡとし、前記第１の保護抵抗素子と前記第２の保護抵抗素子との平面視における距離をＬＢとした場合に、ＬＡ＞ＬＢであることを特徴とする集積回路装置。
10. 請求項１乃至９のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。

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