JPH0982965A - 半導体装置 - Google Patents
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- JPH0982965A JPH0982965A JP8936096A JP8936096A JPH0982965A JP H0982965 A JPH0982965 A JP H0982965A JP 8936096 A JP8936096 A JP 8936096A JP 8936096 A JP8936096 A JP 8936096A JP H0982965 A JPH0982965 A JP H0982965A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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Abstract
(57)【要約】
【目的】 ドレイン・ゲート間容量が小さく、ＦＥＴの
オフ時に電圧が高く、スルーレートが高い信号が印加さ
れてもオンとならない半導体装置を実現することを目的
にする。 【構成】 本発明は、ベース層とソース層とからなる２
重拡散層が形成される縦型２重拡散ＭＯＳ形ＦＥＴが設
けられる半導体装置に改良を加えたものである。本装置
は、ドレイン層上に形成されるフィールド酸化膜と、２
重拡散層上に形成されるゲート酸化膜と、を有し、ゲー
ト酸化膜の上にフィールド酸化膜の側壁に形成されるサ
イドウォールをゲート電極にすることを特徴とする装置
である。
オフ時に電圧が高く、スルーレートが高い信号が印加さ
れてもオンとならない半導体装置を実現することを目的
にする。 【構成】 本発明は、ベース層とソース層とからなる２
重拡散層が形成される縦型２重拡散ＭＯＳ形ＦＥＴが設
けられる半導体装置に改良を加えたものである。本装置
は、ドレイン層上に形成されるフィールド酸化膜と、２
重拡散層上に形成されるゲート酸化膜と、を有し、ゲー
ト酸化膜の上にフィールド酸化膜の側壁に形成されるサ
イドウォールをゲート電極にすることを特徴とする装置
である。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ＩＣテスタな
どに用いられる半導体リレーのＶＤＭＯＳ形ＦＥＴ（縦
型２重拡散ＭＯＳ形ＦＥＴ）が形成される半導体装置に
関し、ドレイン・ゲート間容量が小さいＶＤＭＯＳ形Ｆ
ＥＴが形成される半導体装置に関するものである。
どに用いられる半導体リレーのＶＤＭＯＳ形ＦＥＴ（縦
型２重拡散ＭＯＳ形ＦＥＴ）が形成される半導体装置に
関し、ドレイン・ゲート間容量が小さいＶＤＭＯＳ形Ｆ
ＥＴが形成される半導体装置に関するものである。
【０００２】
【従来の技術】ＩＣテスタは、被試験対象（ＩＣ）の試
験を行う装置をリレーマトリックスによって切り替えて
目的のＩＣのピンに接続して、ＩＣの試験を行ってい
る。このリレーマトリックスのリレーは機械式リレー
で、接点寿命は約５，０００万回で、ＩＣテスタの使用
状態によっては約１年で故障に至ってしまう。
験を行う装置をリレーマトリックスによって切り替えて
目的のＩＣのピンに接続して、ＩＣの試験を行ってい
る。このリレーマトリックスのリレーは機械式リレー
で、接点寿命は約５，０００万回で、ＩＣテスタの使用
状態によっては約１年で故障に至ってしまう。
【０００３】この故障を防止するために、半導体を利用
した半導体リレーが考えられる。しかし、一般に半導体
リレーは、出力容量が大きく、ＩＣテスタでは利用でき
ない。つまり、被試験対象のリーク電流を計測する場合
などでは、オフ状態の半導体リレーの浮遊容量をすべて
充電しなければ、正確な測定ができない。そのため、被
試験対象のテストを行う時間が多くかかってしまう。従
って、半導体リレー自身の特性として、オフ状態には小
さな出力容量が要求されている。
した半導体リレーが考えられる。しかし、一般に半導体
リレーは、出力容量が大きく、ＩＣテスタでは利用でき
ない。つまり、被試験対象のリーク電流を計測する場合
などでは、オフ状態の半導体リレーの浮遊容量をすべて
充電しなければ、正確な測定ができない。そのため、被
試験対象のテストを行う時間が多くかかってしまう。従
って、半導体リレー自身の特性として、オフ状態には小
さな出力容量が要求されている。
【０００４】このようなＩＣテスタに用いられる半導体
リレーの例を図１２に示す。図において、ＬＥＤは発光
ダイオード、ＰＤは電圧出力型のフォトダイオードアレ
イで、発光ダイオードＬＥＤからの光を受けて、電圧を
出力する。Ｑ１，Ｑ２はＦＥＴで、フォトダイオードア
レイＰＤからの電圧を受けてドレイン・ソース間に電流
を流す。Ｃは制御回路で、フォトダイオードアレイＰＤ
によりＦＥＴＱ１，Ｑ２に与えられた電流を放電する。
例えば、制御回路Ｃの簡単な構成は、フォトダイオード
ＰＤに並列に設けられる抵抗で構成される。
リレーの例を図１２に示す。図において、ＬＥＤは発光
ダイオード、ＰＤは電圧出力型のフォトダイオードアレ
イで、発光ダイオードＬＥＤからの光を受けて、電圧を
出力する。Ｑ１，Ｑ２はＦＥＴで、フォトダイオードア
レイＰＤからの電圧を受けてドレイン・ソース間に電流
を流す。Ｃは制御回路で、フォトダイオードアレイＰＤ
によりＦＥＴＱ１，Ｑ２に与えられた電流を放電する。
例えば、制御回路Ｃの簡単な構成は、フォトダイオード
ＰＤに並列に設けられる抵抗で構成される。
【０００５】上記の半導体リレーに用いられるＦＥＴは
高耐圧を要求されるため、ＶＤＭＯＳ形ＦＥＴで、一般
的構造は例えば特開昭６１−２９６７６９号公報に記載
されている。しかし、微細加工により、ＶＤＭＯＳ形Ｆ
ＥＴのポリシリコン窓を小さくして、低オン抵抗で、低
出力容量のＦＥＴを実現している。このようなＶＤＭＯ
Ｓ形ＦＥＴを図１３，１４に示す。図１３は断面構成図
で、図１４は上面構成図である。
高耐圧を要求されるため、ＶＤＭＯＳ形ＦＥＴで、一般
的構造は例えば特開昭６１−２９６７６９号公報に記載
されている。しかし、微細加工により、ＶＤＭＯＳ形Ｆ
ＥＴのポリシリコン窓を小さくして、低オン抵抗で、低
出力容量のＦＥＴを実現している。このようなＶＤＭＯ
Ｓ形ＦＥＴを図１３，１４に示す。図１３は断面構成図
で、図１４は上面構成図である。
【０００６】図において、１１はＮ+基板で、ドレイン
層となる。１２はＮ-エピタキシャル層で、Ｎ+基板１１
上に形成され、Ｎ+基板と同様にドレイン層となる。１
３はＰベース層で、Ｎ-エピタキシャル層１２に形成さ
れる。１４はＰ+層で、Ｐベース層１３に形成され、Ｐ
ベース層１３とオーミック接合させる。１５はＮ+層
で、Ｐベース層１３に形成されると共に、Ｐ+層１４の
外周部に形成され、ソース層となる。
層となる。１２はＮ-エピタキシャル層で、Ｎ+基板１１
上に形成され、Ｎ+基板と同様にドレイン層となる。１
３はＰベース層で、Ｎ-エピタキシャル層１２に形成さ
れる。１４はＰ+層で、Ｐベース層１３に形成され、Ｐ
ベース層１３とオーミック接合させる。１５はＮ+層
で、Ｐベース層１３に形成されると共に、Ｐ+層１４の
外周部に形成され、ソース層となる。
【０００７】１６はゲート電極（ポリシリコン）で、Ｎ
-エピタキシャル層１２，Ｐベース層１３，Ｎ+層１５の
一部の上にゲート酸化膜１６ａを介して形成される。１
６ｂは酸化膜スペーサで、ゲート電極１６に隣接して、
ゲート酸化膜１６ａ上に形成される。１６ｃはチタンシ
リサイド膜（ＴｉＳｉ2）で、ゲート電極１６上に形成
される。１７はチタンシリサイド膜（ＴｉＳｉ2）で、
Ｐ+層１４と、ゲート酸化膜１６ａ，酸化膜スペーサ１
６ｂが形成されていないＮ+層１５との上に形成され
る。１８は中間絶縁膜で、酸化膜スペーサ１６ｂ，チタ
ンシリサイド膜１６ｃ，チタンシリサイド膜１７の一部
の上に形成される。１９はソース電極（Ａｌ）で、中間
絶縁膜１８に覆われないチタンシリサイド膜１７と、中
間絶縁膜１８との上に形成される。
-エピタキシャル層１２，Ｐベース層１３，Ｎ+層１５の
一部の上にゲート酸化膜１６ａを介して形成される。１
６ｂは酸化膜スペーサで、ゲート電極１６に隣接して、
ゲート酸化膜１６ａ上に形成される。１６ｃはチタンシ
リサイド膜（ＴｉＳｉ2）で、ゲート電極１６上に形成
される。１７はチタンシリサイド膜（ＴｉＳｉ2）で、
Ｐ+層１４と、ゲート酸化膜１６ａ，酸化膜スペーサ１
６ｂが形成されていないＮ+層１５との上に形成され
る。１８は中間絶縁膜で、酸化膜スペーサ１６ｂ，チタ
ンシリサイド膜１６ｃ，チタンシリサイド膜１７の一部
の上に形成される。１９はソース電極（Ａｌ）で、中間
絶縁膜１８に覆われないチタンシリサイド膜１７と、中
間絶縁膜１８との上に形成される。
【０００８】そして、ＰＷはポリシリコン窓、ＣＷはコ
ンタクト穴、Ｌｇはポリシリコン窓の間隔を表す。ここ
で、チタンシリサイド膜１７は、ソース電極１９のコン
タクトホールがずれた場合も、ソース電極１９からの電
圧がＮ+層１５に確実に与えることができるように設け
られている。
ンタクト穴、Ｌｇはポリシリコン窓の間隔を表す。ここ
で、チタンシリサイド膜１７は、ソース電極１９のコン
タクトホールがずれた場合も、ソース電極１９からの電
圧がＮ+層１５に確実に与えることができるように設け
られている。
【０００９】
【発明が解決しようとする課題】デジタルＩＣテスタで
は、テスト信号として振幅−３〜＋１０Ｖ程度の高周波
信号を取り扱っている。半導体リレーがオフ状態（すな
わち発光ダイオードＬＥＤに電流を流していない状態）
の時に、電圧が高く、スルーレートが高い信号が印加さ
れると、電流がドレイン・ゲート，ゲート・ソースと流
れる。そのため、ゲート電圧はドレイン・ゲート間容量
ＣDGとゲート・ソース間容量ＣGSの容量比で決定される
ことになる。そして、ゲート・ソース間の電圧がＶＤＭ
ＯＳ形ＦＥＴのしきい値電圧より大きくなると、半導体
リレーがオフ状態にかかわらず、オン状態になってしま
う。この現象を防ぐためには、ＣDG<<ＣGSとしゲート・
ソース間に発生する電圧を抑える必要がある。
は、テスト信号として振幅−３〜＋１０Ｖ程度の高周波
信号を取り扱っている。半導体リレーがオフ状態（すな
わち発光ダイオードＬＥＤに電流を流していない状態）
の時に、電圧が高く、スルーレートが高い信号が印加さ
れると、電流がドレイン・ゲート，ゲート・ソースと流
れる。そのため、ゲート電圧はドレイン・ゲート間容量
ＣDGとゲート・ソース間容量ＣGSの容量比で決定される
ことになる。そして、ゲート・ソース間の電圧がＶＤＭ
ＯＳ形ＦＥＴのしきい値電圧より大きくなると、半導体
リレーがオフ状態にかかわらず、オン状態になってしま
う。この現象を防ぐためには、ＣDG<<ＣGSとしゲート・
ソース間に発生する電圧を抑える必要がある。
【００１０】そこで、ゲート・ソース間に比較的大きな
容量を外付けし、ＦＥＴのオフ時にオンしないようにし
て防ぐことが考えられる。しかし、容量が増えることに
なるので、ＩＣテスタの高速試験に適応できなくなって
しまうという問題点があった。
容量を外付けし、ＦＥＴのオフ時にオンしないようにし
て防ぐことが考えられる。しかし、容量が増えることに
なるので、ＩＣテスタの高速試験に適応できなくなって
しまうという問題点があった。
【００１１】本発明の目的は、ドレイン・ゲート間容量
が小さく、ＦＥＴのオフ時に電圧が高く、スルーレート
が高い信号が印加されてもオンとならない半導体装置を
実現することにある。
が小さく、ＦＥＴのオフ時に電圧が高く、スルーレート
が高い信号が印加されてもオンとならない半導体装置を
実現することにある。
【００１２】
【課題を解決するための手段】本発明は、ベース層とソ
ース層とからなる２重拡散層が形成される縦型２重拡散
ＭＯＳ形ＦＥＴが設けられる半導体装置において、ドレ
イン層上に形成されるフィールド酸化膜と、前記２重拡
散層上に形成されるゲート酸化膜と、を有し、前記ゲー
ト酸化膜の上に前記フィールド酸化膜の側壁に形成され
るサイドウォールをゲート電極にすることを特徴とする
ものである。
ース層とからなる２重拡散層が形成される縦型２重拡散
ＭＯＳ形ＦＥＴが設けられる半導体装置において、ドレ
イン層上に形成されるフィールド酸化膜と、前記２重拡
散層上に形成されるゲート酸化膜と、を有し、前記ゲー
ト酸化膜の上に前記フィールド酸化膜の側壁に形成され
るサイドウォールをゲート電極にすることを特徴とする
ものである。
【００１３】このような本発明では、フィールド酸化膜
の側壁に形成されるサイドウォールをゲート電極にした
ので、ゲート電極を形成するためにマスクが必要でな
く、ドレイン・ゲート間容量が小さくなる。
の側壁に形成されるサイドウォールをゲート電極にした
ので、ゲート電極を形成するためにマスクが必要でな
く、ドレイン・ゲート間容量が小さくなる。
【００１４】
【実施の形態】以下図面を用いて本発明を説明する。図
１，２は本発明の一実施の形態を示した構成図である。
図１は、図２の上面構成図のＡ−Ａ’断面を示した断面
構成図である。
１，２は本発明の一実施の形態を示した構成図である。
図１は、図２の上面構成図のＡ−Ａ’断面を示した断面
構成図である。
【００１５】図において、１は基板（Ｎ+）で、ドレイ
ン層となる。２はエピタキシャル層（Ｎ-）で、基板１
上に形成され、基板１と同様にドレイン層となる。３は
２重拡散層で、ベース層３１（Ｐ）とソース層３２（Ｎ
+）とからなる。ベース層３１は、エピタキシャル層２
に形成され、上面から見ると棒状に近い長方形状になっ
ている。ソース層３２は、ベース層３１に形成され、上
面から見ると同じく棒状に近い長方形状になっている。
ン層となる。２はエピタキシャル層（Ｎ-）で、基板１
上に形成され、基板１と同様にドレイン層となる。３は
２重拡散層で、ベース層３１（Ｐ）とソース層３２（Ｎ
+）とからなる。ベース層３１は、エピタキシャル層２
に形成され、上面から見ると棒状に近い長方形状になっ
ている。ソース層３２は、ベース層３１に形成され、上
面から見ると同じく棒状に近い長方形状になっている。
【００１６】４はフィールド酸化膜で、２重拡散層３間
のエピタキシャル層２（ドレイン層）上に形成され、上
面から見ると棒状に近い長方形に形成されている。５は
ゲート酸化膜で、２重拡散層３上に２重拡散層３より広
く形成される。つまり、フィールド酸化膜４が形成され
ていないところに形成される。６はゲート電極（ポリシ
リコン）で、フィールド酸化膜４の側壁にサイドウォー
ルにより形成され、ゲート酸化膜５を介してエピタキシ
ャル層２の一部とベース層３１とソース層３２の一部と
の上に形成される。７は中間絶縁膜で、フィールド酸化
膜４，ゲート酸化膜５，ゲート電極６を覆うように形成
される。８は保護膜で、中間絶縁膜７を覆うように形成
される。
のエピタキシャル層２（ドレイン層）上に形成され、上
面から見ると棒状に近い長方形に形成されている。５は
ゲート酸化膜で、２重拡散層３上に２重拡散層３より広
く形成される。つまり、フィールド酸化膜４が形成され
ていないところに形成される。６はゲート電極（ポリシ
リコン）で、フィールド酸化膜４の側壁にサイドウォー
ルにより形成され、ゲート酸化膜５を介してエピタキシ
ャル層２の一部とベース層３１とソース層３２の一部と
の上に形成される。７は中間絶縁膜で、フィールド酸化
膜４，ゲート酸化膜５，ゲート電極６を覆うように形成
される。８は保護膜で、中間絶縁膜７を覆うように形成
される。
【００１７】６０はゲート電極コンタクトホールで、ゲ
ート電極６と配線するために設けられる。３１０，３２
０もコンタクトホールで、それぞれベース層３１，ソー
ス層３２と配線するために設けられる。
ート電極６と配線するために設けられる。３１０，３２
０もコンタクトホールで、それぞれベース層３１，ソー
ス層３２と配線するために設けられる。
【００１８】このような装置の製造方法を以下で説明す
る。図３は、図１，２の装置の製造方法を説明する図で
ある。 （１）基板１上にエピタキシャル成長させ、エピタキシ
ャル層２を形成する。 （２）エピタキシャル層２上に酸化膜を成長させ、異方
性エッチングしてフィールド酸化膜４を形成する。
る。図３は、図１，２の装置の製造方法を説明する図で
ある。 （１）基板１上にエピタキシャル成長させ、エピタキシ
ャル層２を形成する。 （２）エピタキシャル層２上に酸化膜を成長させ、異方
性エッチングしてフィールド酸化膜４を形成する。
【００１９】（３）フィールド酸化膜４間のエピタキシ
ャル層２上に酸化膜を成長させ、ゲート酸化膜５を形成
する。 （４）フィールド酸化膜４とゲート酸化膜５上にポリシ
リコン６０を堆積する。そして、ポリシリコン６０にリ
ンをドープする。
ャル層２上に酸化膜を成長させ、ゲート酸化膜５を形成
する。 （４）フィールド酸化膜４とゲート酸化膜５上にポリシ
リコン６０を堆積する。そして、ポリシリコン６０にリ
ンをドープする。
【００２０】（５）ポリシリコン６０を異方性エッチン
グ装置により垂直にエッチングする。これにより、フィ
ールド酸化膜４の側面にサイドウォールを形成し、サイ
ドウォールをゲート電極６とする。 （６）Ｐ形不純物のイオンを注入し熱拡散を行い、つづ
いて、Ｎ形不純物のイオンを注入し熱拡散を行う。これ
により、エピタキシャル層２に２重拡散層３（ベース層
３１，ソース層３２）を形成する。そして、この後は、
中間絶縁膜堆積，コンタクトホール形成，アルミ配線形
成，保護膜形成の順に行い、図１，２の装置が形成され
る。
グ装置により垂直にエッチングする。これにより、フィ
ールド酸化膜４の側面にサイドウォールを形成し、サイ
ドウォールをゲート電極６とする。 （６）Ｐ形不純物のイオンを注入し熱拡散を行い、つづ
いて、Ｎ形不純物のイオンを注入し熱拡散を行う。これ
により、エピタキシャル層２に２重拡散層３（ベース層
３１，ソース層３２）を形成する。そして、この後は、
中間絶縁膜堆積，コンタクトホール形成，アルミ配線形
成，保護膜形成の順に行い、図１，２の装置が形成され
る。
【００２１】このような装置は、以下のような効果があ
る。 フィールド酸化膜４の側壁に形成されるサイドウォー
ルをゲート電極６にしたので、ドレイン・ゲート間容量
を小さくすることができる。図４はシミュレーション結
果を示した図で、図６，７に示される従来例と本発明の
実施例との比較結果である。横軸はポリシリコン窓の間
隔、縦軸は、オン抵抗Ｒon×出力容量Ｃoutの値を表
す。□は従来例のシミュレーション結果を示し、●は本
発明の実施例を示す。図から明らかなように、オン抵抗
Ｒon×出力容量Ｃoutの値は、従来の装置より約３０％
程度改善されたことがわかる。
る。 フィールド酸化膜４の側壁に形成されるサイドウォー
ルをゲート電極６にしたので、ドレイン・ゲート間容量
を小さくすることができる。図４はシミュレーション結
果を示した図で、図６，７に示される従来例と本発明の
実施例との比較結果である。横軸はポリシリコン窓の間
隔、縦軸は、オン抵抗Ｒon×出力容量Ｃoutの値を表
す。□は従来例のシミュレーション結果を示し、●は本
発明の実施例を示す。図から明らかなように、オン抵抗
Ｒon×出力容量Ｃoutの値は、従来の装置より約３０％
程度改善されたことがわかる。
【００２２】ドレイン・ゲート間容量を小さくするこ
とができるので、出力容量，入力容量も小さくなる。入
力容量が小さくなれば、より高速なスイッチングが行え
る。 フィールド酸化膜４の側壁に形成されるサイドウォー
ルをゲート電極としているので、ゲート電極を作成する
ときにマスクを必要としないで製造することができる構
造を提供することができる。
とができるので、出力容量，入力容量も小さくなる。入
力容量が小さくなれば、より高速なスイッチングが行え
る。 フィールド酸化膜４の側壁に形成されるサイドウォー
ルをゲート電極としているので、ゲート電極を作成する
ときにマスクを必要としないで製造することができる構
造を提供することができる。
【００２３】２重拡散層３を形成するときも、フィー
ルド酸化膜４とサイドウォール（ゲート電極６）がマス
クの代わりとなるので、マスクを必要としないで製造す
ることができる構造を提供することができる。 ドレイン・ゲート間容量が極めて小さくできるので、
ミラー効果による影響を受けにくい高速動作が可能なス
イッチング素子を実現できる。
ルド酸化膜４とサイドウォール（ゲート電極６）がマス
クの代わりとなるので、マスクを必要としないで製造す
ることができる構造を提供することができる。 ドレイン・ゲート間容量が極めて小さくできるので、
ミラー効果による影響を受けにくい高速動作が可能なス
イッチング素子を実現できる。
【００２４】ゲート電極を分割して構成したものが、
例えば特開平７−７８９８２号公報に示されているが、
これはゲート電極を分割するために中心のゲート電極を
エッチングして除去しなければならない。そのため、マ
スクの位置合わせ精度やエッチングの際のオーバエッチ
量を考慮に入れるとドレイン・ゲート間容量を小さくす
るのは技術的に難しい。しかし、本発明では、サイドウ
ォールをゲート電極６にしたので、エピタキシャル層２
（ドレイン層）とゲート電極６とがゲート酸化膜５を介
して重なる部分は多くならずに形成することができる。
つまり、上記の製造方法によれば、２重拡散層３の位置
はフィールド酸化膜４とゲート電極６とにより決まるの
で、エピタキシャル層２（ドレイン層）とゲート電極６
とがゲート酸化膜５を介して重なる部分を小さくするこ
とが容易にでき、ドレイン・ゲート間容量を小さくする
ことができる。
例えば特開平７−７８９８２号公報に示されているが、
これはゲート電極を分割するために中心のゲート電極を
エッチングして除去しなければならない。そのため、マ
スクの位置合わせ精度やエッチングの際のオーバエッチ
量を考慮に入れるとドレイン・ゲート間容量を小さくす
るのは技術的に難しい。しかし、本発明では、サイドウ
ォールをゲート電極６にしたので、エピタキシャル層２
（ドレイン層）とゲート電極６とがゲート酸化膜５を介
して重なる部分は多くならずに形成することができる。
つまり、上記の製造方法によれば、２重拡散層３の位置
はフィールド酸化膜４とゲート電極６とにより決まるの
で、エピタキシャル層２（ドレイン層）とゲート電極６
とがゲート酸化膜５を介して重なる部分を小さくするこ
とが容易にでき、ドレイン・ゲート間容量を小さくする
ことができる。
【００２５】次に本発明の他の実施の形態を以下に示
す。図５は他の実施の形態を示した断面構成図である。
図１と同一のものは同一符号を付して説明を省略する。
図において、９は埋め込み拡散層（Ｐ）で、２重拡散層
３の下にベース層３１に隣接して、ベース層３１と同一
の極性で、フィールド酸化膜４の側壁の位置より大きく
エピタキシャル層２（ドレイン層）に形成される。
す。図５は他の実施の形態を示した断面構成図である。
図１と同一のものは同一符号を付して説明を省略する。
図において、９は埋め込み拡散層（Ｐ）で、２重拡散層
３の下にベース層３１に隣接して、ベース層３１と同一
の極性で、フィールド酸化膜４の側壁の位置より大きく
エピタキシャル層２（ドレイン層）に形成される。
【００２６】５０はゲート酸化膜で、２重拡散層３上に
コンタクトホールを有して形成される。６１はゲート電
極（ポリシリコン）で、フィールド酸化膜４の側壁にサ
イドウォールにより形成され、ゲート酸化膜５０を介し
てエピタキシャル層２の一部とベース層３１とソース層
３２の一部との上に形成される。７０は中間絶縁膜で、
フィールド酸化膜４，ゲート酸化膜５０，ゲート電極６
１を覆うように形成されると共に、ゲート酸化膜５０に
形成されたコンタクトホールと同一の位置にコンタクト
ホールが形成される。
コンタクトホールを有して形成される。６１はゲート電
極（ポリシリコン）で、フィールド酸化膜４の側壁にサ
イドウォールにより形成され、ゲート酸化膜５０を介し
てエピタキシャル層２の一部とベース層３１とソース層
３２の一部との上に形成される。７０は中間絶縁膜で、
フィールド酸化膜４，ゲート酸化膜５０，ゲート電極６
１を覆うように形成されると共に、ゲート酸化膜５０に
形成されたコンタクトホールと同一の位置にコンタクト
ホールが形成される。
【００２７】３２１はソース電極（Ａｌ）で、ゲート酸
化膜５０と中間絶縁膜７０とにより形成されるコンタク
トホールに、ソース層３２と電気的に接続して形成する
と共に、中間絶縁膜７０を覆って形成される。
化膜５０と中間絶縁膜７０とにより形成されるコンタク
トホールに、ソース層３２と電気的に接続して形成する
と共に、中間絶縁膜７０を覆って形成される。
【００２８】このような装置の製造方法を以下で説明す
る。図６，７は図５の装置の製造方法を示した説明図で
ある。 （１）基板１上にエピタキシャル成長させ、エピタキシ
ャル層２０を形成する。 （２）エピタキシャル層２０上に酸化膜を形成し、埋め
込み拡散層の形成部分を酸化膜をエッチングで除去し、
Ｐ形不純物イオンを注入し熱拡散を行う。そして、酸化
膜を除去し、埋め込み拡散層９０を形成する。
る。図６，７は図５の装置の製造方法を示した説明図で
ある。 （１）基板１上にエピタキシャル成長させ、エピタキシ
ャル層２０を形成する。 （２）エピタキシャル層２０上に酸化膜を形成し、埋め
込み拡散層の形成部分を酸化膜をエッチングで除去し、
Ｐ形不純物イオンを注入し熱拡散を行う。そして、酸化
膜を除去し、埋め込み拡散層９０を形成する。
【００２９】（３）エピタキシャル成長させ、エピタキ
シャル層２と埋め込み拡散層９とを形成する。 （４）エピタキシャル層２上に酸化膜を成長させ、異方
性エッチングしてフィールド酸化膜４を形成する。
シャル層２と埋め込み拡散層９とを形成する。 （４）エピタキシャル層２上に酸化膜を成長させ、異方
性エッチングしてフィールド酸化膜４を形成する。
【００３０】（５）フィールド酸化膜４間のエピタキシ
ャル層２上に酸化膜を成長させ、ゲート酸化膜５を形成
する。 （６）フィールド酸化膜４とゲート酸化膜５上にポリシ
リコン６０を堆積する。そして、ポリシリコン６０にリ
ンをドープする。
ャル層２上に酸化膜を成長させ、ゲート酸化膜５を形成
する。 （６）フィールド酸化膜４とゲート酸化膜５上にポリシ
リコン６０を堆積する。そして、ポリシリコン６０にリ
ンをドープする。
【００３１】（７）ポリシリコン６０を異方性エッチン
グ装置により垂直にエッチングする。これにより、フィ
ールド酸化膜４の側面にサイドウォールを形成し、サイ
ドウォールをゲート電極６とする。 （８）Ｐ形不純物のイオンを注入し熱拡散を行い、つづ
いて、Ｎ形不純物のイオンを注入し熱拡散を行う。これ
により、エピタキシャル層２に２重拡散層３（ベース層
３１，ソース層３２）を形成する。
グ装置により垂直にエッチングする。これにより、フィ
ールド酸化膜４の側面にサイドウォールを形成し、サイ
ドウォールをゲート電極６とする。 （８）Ｐ形不純物のイオンを注入し熱拡散を行い、つづ
いて、Ｎ形不純物のイオンを注入し熱拡散を行う。これ
により、エピタキシャル層２に２重拡散層３（ベース層
３１，ソース層３２）を形成する。
【００３２】（９）酸化膜を形成し、酸化膜をエッチン
グしてコンタクトホールをソース層３２が表れるように
形成する。この酸化膜は、中間絶縁膜７０となる。そし
て、アルミニュウムを蒸着してソース電極３２１を形成
する。
グしてコンタクトホールをソース層３２が表れるように
形成する。この酸化膜は、中間絶縁膜７０となる。そし
て、アルミニュウムを蒸着してソース電極３２１を形成
する。
【００３３】ここで、図５において、ソース電極３２１
とベース層３１とのコンタクトが示されていないが、実
際には、ソース電極３２１を形成する前、つまり、アル
ミニュウムを蒸着する前にＰ形不純物イオンを注入し、
熱拡散を行い、ソース電極３２１とベース層３１とのコ
ンタクトをとったり、他の部分で、コンタクトをとって
いる。
とベース層３１とのコンタクトが示されていないが、実
際には、ソース電極３２１を形成する前、つまり、アル
ミニュウムを蒸着する前にＰ形不純物イオンを注入し、
熱拡散を行い、ソース電極３２１とベース層３１とのコ
ンタクトをとったり、他の部分で、コンタクトをとって
いる。
【００３４】このような装置は、以下のような効果があ
る。図１，２の装置の電位分布図，電界分布図をシミュ
レーションにより求め、図８，９に示す。図において、
Ａ点，Ｂ点，Ｃ点，Ｄ点の位置はそれぞれ対応してい
る。
る。図１，２の装置の電位分布図，電界分布図をシミュ
レーションにより求め、図８，９に示す。図において、
Ａ点，Ｂ点，Ｃ点，Ｄ点の位置はそれぞれ対応してい
る。
【００３５】図８，９から明らかなようにゲート電極６
の直下のエピタキシャル層２の表面で電界集中が起こ
り、素子の耐圧が決定されてしまう。ここで、エピタキ
シャル層２の濃度Ｎepi＝４×１０16［１／ｃｍ3］，ベ
ース層３１の表面濃度Ｃs＝４×１０17［１／ｃｍ3］，
ソース層３２の表面濃度Ｃs＝１．５×１０20［１／ｃ
ｍ3］でシミュレーションは行われており、耐圧は２４
［Ｖ］となる。
の直下のエピタキシャル層２の表面で電界集中が起こ
り、素子の耐圧が決定されてしまう。ここで、エピタキ
シャル層２の濃度Ｎepi＝４×１０16［１／ｃｍ3］，ベ
ース層３１の表面濃度Ｃs＝４×１０17［１／ｃｍ3］，
ソース層３２の表面濃度Ｃs＝１．５×１０20［１／ｃ
ｍ3］でシミュレーションは行われており、耐圧は２４
［Ｖ］となる。
【００３６】図５の装置の電位分布図，電界分布図をシ
ミュレーションにより求め、図１０，１１に示す。図に
おいて、図８，９と同様に、Ａ点，Ｂ点，Ｃ点，Ｄ点の
位置はそれぞれ対応している。ここでは、Ｐ形不純物イ
オンを注入して、熱拡散を行ってソース電極３２１とベ
ース層３１とのコンタクトをとった構成によるシミュレ
ーションを示す。
ミュレーションにより求め、図１０，１１に示す。図に
おいて、図８，９と同様に、Ａ点，Ｂ点，Ｃ点，Ｄ点の
位置はそれぞれ対応している。ここでは、Ｐ形不純物イ
オンを注入して、熱拡散を行ってソース電極３２１とベ
ース層３１とのコンタクトをとった構成によるシミュレ
ーションを示す。
【００３７】埋め込み拡散層９が高電圧印加の際に自ら
空乏化し、図１，２の装置より空乏層の領域を多く均一
に形成するので、図１０，１１より明らかなように電界
集中が緩和される。ここで、濃度は上記のシミュレーシ
ョンと同じ値で、ソース電極３２１とベース層３１との
コンタクトのためのＰ+の表面濃度はＣS＝５×１０
19［１／ｃｍ3］としている。耐圧はシミュレーション
により３６．８［Ｖ］となる。つまり、図１，２の装置
より耐圧は約５０％改善される。
空乏化し、図１，２の装置より空乏層の領域を多く均一
に形成するので、図１０，１１より明らかなように電界
集中が緩和される。ここで、濃度は上記のシミュレーシ
ョンと同じ値で、ソース電極３２１とベース層３１との
コンタクトのためのＰ+の表面濃度はＣS＝５×１０
19［１／ｃｍ3］としている。耐圧はシミュレーション
により３６．８［Ｖ］となる。つまり、図１，２の装置
より耐圧は約５０％改善される。
【００３８】また、フィールド酸化膜４上にソース電極
３２１を設けたので、フィールドプレート効果によりさ
らに電界集中が緩和できる。但し、フィールド酸化膜４
上にソース電極３２１を形成するので、ドレイン・ソー
ス間容量が大きくなり、出力容量は劣化するが、フィー
ルド酸化膜４が十分厚ければ、出力容量の劣化はわずか
である。
３２１を設けたので、フィールドプレート効果によりさ
らに電界集中が緩和できる。但し、フィールド酸化膜４
上にソース電極３２１を形成するので、ドレイン・ソー
ス間容量が大きくなり、出力容量は劣化するが、フィー
ルド酸化膜４が十分厚ければ、出力容量の劣化はわずか
である。
【００３９】なお、本発明は上記実施の形態に限定され
るものではなく、以下のものでもよい。実施例において
は、ＮチャンネルＭＯＳ形ＦＥＴを示したが、Ｐチャン
ネルＭＯＳ形ＦＥＴでもよい。この場合、Ｐ形半導体と
Ｎ形半導体のそれぞれを逆の極性にする。
るものではなく、以下のものでもよい。実施例において
は、ＮチャンネルＭＯＳ形ＦＥＴを示したが、Ｐチャン
ネルＭＯＳ形ＦＥＴでもよい。この場合、Ｐ形半導体と
Ｎ形半導体のそれぞれを逆の極性にする。
【００４０】また、エピタキシャル層２上にフィールド
酸化膜４を形成する構成を示したが、基板上に形成する
ようにしてもよい。なぜならば、エピタキシャル層２が
形成されている理由は、ドレイン層の抵抗を下げるため
のものである。従って、本発明はこれに限定されるもの
ではない。
酸化膜４を形成する構成を示したが、基板上に形成する
ようにしてもよい。なぜならば、エピタキシャル層２が
形成されている理由は、ドレイン層の抵抗を下げるため
のものである。従って、本発明はこれに限定されるもの
ではない。
【００４１】そして、本発明は、図３に示す製造方法に
限定されるものではなく、例えば、２重拡散層３を最後
に形成する方法でなくとも、図３における（１）のとき
でも形成することができる。但し、２重拡散層３を形成
するためにマスクが必要となる。
限定されるものではなく、例えば、２重拡散層３を最後
に形成する方法でなくとも、図３における（１）のとき
でも形成することができる。但し、２重拡散層３を形成
するためにマスクが必要となる。
【００４２】
【発明の効果】請求項１によれば、以下のような効果が
ある。 フィールド酸化膜の側壁に形成されるサイドウォール
をゲート電極にしたので、ドレイン・ゲート間容量を小
さくすることができる。 ドレイン・ゲート間容量を小さくすることができるの
で、出力容量，入力容量も小さくなる。入力容量が小さ
くなれば、より高速なスイッチングが行える。 酸化膜の側壁に形成されるサイドウォールをゲート電
極としているので、ゲート電極を作成するときにマスク
を必要としないで製造することができる構造を提供する
ことができる。
ある。 フィールド酸化膜の側壁に形成されるサイドウォール
をゲート電極にしたので、ドレイン・ゲート間容量を小
さくすることができる。 ドレイン・ゲート間容量を小さくすることができるの
で、出力容量，入力容量も小さくなる。入力容量が小さ
くなれば、より高速なスイッチングが行える。 酸化膜の側壁に形成されるサイドウォールをゲート電
極としているので、ゲート電極を作成するときにマスク
を必要としないで製造することができる構造を提供する
ことができる。
【００４３】２重拡散層を形成するときも、フィール
ド酸化膜とサイドウォール（ゲート電極）がマスクの代
わりとなるので、マスクを必要としないで製造すること
ができる構造を提供することができる。 ドレイン・ゲート間容量が極めて小さくできるので、
ミラー効果による影響を受けにくい高速動作が可能なス
イッチング素子を実現できる。
ド酸化膜とサイドウォール（ゲート電極）がマスクの代
わりとなるので、マスクを必要としないで製造すること
ができる構造を提供することができる。 ドレイン・ゲート間容量が極めて小さくできるので、
ミラー効果による影響を受けにくい高速動作が可能なス
イッチング素子を実現できる。
【００４４】請求項２によれば、２重拡散層の下にベー
ス層と同一の極性で、フィールド酸化膜の側壁より大き
く埋め込み拡散層を設けたので、電界集中を緩和でき、
高耐圧化を図ることができる。
ス層と同一の極性で、フィールド酸化膜の側壁より大き
く埋め込み拡散層を設けたので、電界集中を緩和でき、
高耐圧化を図ることができる。
【図１】本発明の一実施の形態を示した断面構成図であ
る。
る。
【図２】本発明の一実施の形態を示した上面構成図であ
る。
る。
【図３】図１，２の装置の製造方法を示した説明図であ
る。
る。
【図４】従来例と図１，２の装置のシミュレーション結
果を示した図である。
果を示した図である。
【図５】本発明の他の実施の形態を示した断面構成図で
ある。
ある。
【図６】図５の装置の製造方法を示した説明図である。
【図７】図５の装置の製造方法を示した説明図である。
【図８】図１，２の装置の電位分布図である。
【図９】図１，２の装置の電界分布図である。
【図１０】図５の装置の電位分布図である。
【図１１】図５の装置の電界分布図である。
【図１２】半導体リレーの例を示した構成図である。
【図１３】ＶＤＭＯＳ形ＦＥＴの構成を示した断面構成
図である。
図である。
【図１４】ＶＤＭＯＳ形ＦＥＴの構成を示した上面構成
図である。
図である。
１ 基板 ２ エピタキシャル層 ３ ２重拡散層 ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ９ 埋め込み拡散層 ３１ ベース層 ３２ ソース層
Claims (2)
- 【請求項１】 ベース層とソース層とからなる２重拡散
層が形成される縦型２重拡散ＭＯＳ形ＦＥＴが設けられ
る半導体装置において、 ドレイン層上に形成されるフィールド酸化膜と、 前記２重拡散層上に形成されるゲート酸化膜と、を有
し、前記ゲート酸化膜の上に前記フィールド酸化膜の側
壁に形成されるサイドウォールをゲート電極にすること
を特徴とする半導体装置。 - 【請求項２】 ２重拡散層の下にベース層に隣接して、
ベース層と同一の極性で、フィールド酸化膜の側壁の位
置より大きくドレイン層に形成される埋め込み拡散層を
有することを特徴とする請求項１の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8936096A JP3166148B2 (ja) | 1995-07-11 | 1996-04-11 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-174526 | 1995-07-11 | ||
| JP17452695 | 1995-07-11 | ||
| JP8936096A JP3166148B2 (ja) | 1995-07-11 | 1996-04-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982965A true JPH0982965A (ja) | 1997-03-28 |
| JP3166148B2 JP3166148B2 (ja) | 2001-05-14 |
Family
ID=26430780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8936096A Expired - Fee Related JP3166148B2 (ja) | 1995-07-11 | 1996-04-11 | 半導体装置 |
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|---|---|
| JP (1) | JP3166148B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000051294A (ko) * | 1999-01-20 | 2000-08-16 | 김덕중 | 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법 |
| EP1103074A2 (en) * | 1998-08-05 | 2001-05-30 | Spectrian, Inc. | Mosfet having self-aligned gate and buried shield and method of making same |
| WO2003005414A2 (en) | 2001-07-05 | 2003-01-16 | International Rectifier Corporation | Power mosfet with deep implanted junctions |
| WO2004017419A1 (en) | 2002-08-16 | 2004-02-26 | Semiconductor Components Industries L.L.C. | Vertical gate semiconductor device with a self-aligned structure |
| JP2005159352A (ja) * | 2003-11-21 | 2005-06-16 | Infineon Technologies Ag | Ｌｄｍｏｓトランジスタ装置、集積回路およびその製造方法 |
| EP1659638A1 (en) | 2004-11-19 | 2006-05-24 | STMicroelectronics S.r.l. | Power MOS device and corresponding manufacturing method |
| JP2007158198A (ja) * | 2005-12-08 | 2007-06-21 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
| US7410851B2 (en) | 2001-07-05 | 2008-08-12 | International Rectifier Corporation | Low voltage superjunction MOSFET |
| US7663186B2 (en) | 2002-03-29 | 2010-02-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7875936B2 (en) | 2004-11-19 | 2011-01-25 | Stmicroelectronics, S.R.L. | Power MOS electronic device and corresponding realizing method |
| US8013384B2 (en) | 2004-11-19 | 2011-09-06 | Stmicroelectronics, S.R.L. | Method for manufacturing a high integration density power MOS device |
-
1996
- 1996-04-11 JP JP8936096A patent/JP3166148B2/ja not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1103074A2 (en) * | 1998-08-05 | 2001-05-30 | Spectrian, Inc. | Mosfet having self-aligned gate and buried shield and method of making same |
| EP1103074A4 (en) * | 1998-08-05 | 2007-10-17 | Cree Microwave Llc | MUSFET WITH A SELF-ADJUSTED GATE AND WITH A BURIED SHIELD AND METHOD OF PRODUCTION |
| KR20000051294A (ko) * | 1999-01-20 | 2000-08-16 | 김덕중 | 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법 |
| EP1417721A2 (en) * | 2001-07-05 | 2004-05-12 | International Rectifier Corporation | Power mosfet with deep implanted junctions |
| WO2003005414A2 (en) | 2001-07-05 | 2003-01-16 | International Rectifier Corporation | Power mosfet with deep implanted junctions |
| EP1417721A4 (en) * | 2001-07-05 | 2008-04-09 | Int Rectifier Corp | TEC A GRID MOS POWER WITH JONCTIONS IMPLANTED DEEPLY |
| US7410851B2 (en) | 2001-07-05 | 2008-08-12 | International Rectifier Corporation | Low voltage superjunction MOSFET |
| US7663186B2 (en) | 2002-03-29 | 2010-02-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO2004017419A1 (en) | 2002-08-16 | 2004-02-26 | Semiconductor Components Industries L.L.C. | Vertical gate semiconductor device with a self-aligned structure |
| EP1535344B1 (en) * | 2002-08-16 | 2012-11-21 | Semiconductor Components Industries, LLC | Vertical gate semiconductor device with a self-aligned structure |
| JP2005159352A (ja) * | 2003-11-21 | 2005-06-16 | Infineon Technologies Ag | Ｌｄｍｏｓトランジスタ装置、集積回路およびその製造方法 |
| EP1659638A1 (en) | 2004-11-19 | 2006-05-24 | STMicroelectronics S.r.l. | Power MOS device and corresponding manufacturing method |
| US7875936B2 (en) | 2004-11-19 | 2011-01-25 | Stmicroelectronics, S.R.L. | Power MOS electronic device and corresponding realizing method |
| US8013384B2 (en) | 2004-11-19 | 2011-09-06 | Stmicroelectronics, S.R.L. | Method for manufacturing a high integration density power MOS device |
| US8420487B2 (en) | 2004-11-19 | 2013-04-16 | Stmicroelectronics S.R.L. | Power MOS electronic device and corresponding realizing method |
| JP2007158198A (ja) * | 2005-12-08 | 2007-06-21 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3166148B2 (ja) | 2001-05-14 |
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