JP3166148B2 - 半導体装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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Description
【0001】
【産業上の利用分野】本発明は、例えば、ICテスタな
どに用いられる半導体リレーのVDMOS形FET(縦
型2重拡散MOS形FET)が形成される半導体装置に
関し、ドレイン・ゲート間容量が小さいVDMOS形F
ETが形成される半導体装置に関するものである。
どに用いられる半導体リレーのVDMOS形FET(縦
型2重拡散MOS形FET)が形成される半導体装置に
関し、ドレイン・ゲート間容量が小さいVDMOS形F
ETが形成される半導体装置に関するものである。
【0002】
【従来の技術】ICテスタは、被試験対象(IC)の試
験を行う装置をリレーマトリックスによって切り替えて
目的のICのピンに接続して、ICの試験を行ってい
る。このリレーマトリックスのリレーは機械式リレー
で、接点寿命は約5,000万回で、ICテスタの使用
状態によっては約1年で故障に至ってしまう。
験を行う装置をリレーマトリックスによって切り替えて
目的のICのピンに接続して、ICの試験を行ってい
る。このリレーマトリックスのリレーは機械式リレー
で、接点寿命は約5,000万回で、ICテスタの使用
状態によっては約1年で故障に至ってしまう。
【0003】この故障を防止するために、半導体を利用
した半導体リレーが考えられる。しかし、一般に半導体
リレーは、出力容量が大きく、ICテスタでは利用でき
ない。つまり、被試験対象のリーク電流を計測する場合
などでは、オフ状態の半導体リレーの浮遊容量をすべて
充電しなければ、正確な測定ができない。そのため、被
試験対象のテストを行う時間が多くかかってしまう。従
って、半導体リレー自身の特性として、オフ状態には小
さな出力容量が要求されている。
した半導体リレーが考えられる。しかし、一般に半導体
リレーは、出力容量が大きく、ICテスタでは利用でき
ない。つまり、被試験対象のリーク電流を計測する場合
などでは、オフ状態の半導体リレーの浮遊容量をすべて
充電しなければ、正確な測定ができない。そのため、被
試験対象のテストを行う時間が多くかかってしまう。従
って、半導体リレー自身の特性として、オフ状態には小
さな出力容量が要求されている。
【0004】このようなICテスタに用いられる半導体
リレーの例を図12に示す。図において、LEDは発光
ダイオード、PDは電圧出力型のフォトダイオードアレ
イで、発光ダイオードLEDからの光を受けて、電圧を
出力する。Q1,Q2はFETで、フォトダイオードア
レイPDからの電圧を受けてドレイン・ソース間に電流
を流す。Cは制御回路で、フォトダイオードアレイPD
によりFETQ1,Q2に与えられた電流を放電する。
例えば、制御回路Cの簡単な構成は、フォトダイオード
PDに並列に設けられる抵抗で構成される。
リレーの例を図12に示す。図において、LEDは発光
ダイオード、PDは電圧出力型のフォトダイオードアレ
イで、発光ダイオードLEDからの光を受けて、電圧を
出力する。Q1,Q2はFETで、フォトダイオードア
レイPDからの電圧を受けてドレイン・ソース間に電流
を流す。Cは制御回路で、フォトダイオードアレイPD
によりFETQ1,Q2に与えられた電流を放電する。
例えば、制御回路Cの簡単な構成は、フォトダイオード
PDに並列に設けられる抵抗で構成される。
【0005】上記の半導体リレーに用いられるFETは
高耐圧を要求されるため、VDMOS形FETで、一般
的構造は例えば特開昭61−296769号公報に記載
されている。しかし、微細加工により、VDMOS形F
ETのポリシリコン窓を小さくして、低オン抵抗で、低
出力容量のFETを実現している。このようなVDMO
S形FETを図13,14に示す。図13は断面構成図
で、図14は上面構成図である。
高耐圧を要求されるため、VDMOS形FETで、一般
的構造は例えば特開昭61−296769号公報に記載
されている。しかし、微細加工により、VDMOS形F
ETのポリシリコン窓を小さくして、低オン抵抗で、低
出力容量のFETを実現している。このようなVDMO
S形FETを図13,14に示す。図13は断面構成図
で、図14は上面構成図である。
【0006】図において、11はN+基板で、ドレイン
層となる。12はN-エピタキシャル層で、N+基板11
上に形成され、N+基板と同様にドレイン層となる。1
3はPベース層で、N-エピタキシャル層12に形成さ
れる。14はP+層で、Pベース層13に形成され、P
ベース層13とオーミック接合させる。15はN+層
で、Pベース層13に形成されると共に、P+層14の
外周部に形成され、ソース層となる。
層となる。12はN-エピタキシャル層で、N+基板11
上に形成され、N+基板と同様にドレイン層となる。1
3はPベース層で、N-エピタキシャル層12に形成さ
れる。14はP+層で、Pベース層13に形成され、P
ベース層13とオーミック接合させる。15はN+層
で、Pベース層13に形成されると共に、P+層14の
外周部に形成され、ソース層となる。
【0007】16はゲート電極(ポリシリコン)で、N
-エピタキシャル層12,Pベース層13,N+層15の
一部の上にゲート酸化膜16aを介して形成される。1
6bは酸化膜スペーサで、ゲート電極16に隣接して、
ゲート酸化膜16a上に形成される。16cはチタンシ
リサイド膜(TiSi2)で、ゲート電極16上に形成
される。17はチタンシリサイド膜(TiSi2)で、
P+層14と、ゲート酸化膜16a,酸化膜スペーサ1
6bが形成されていないN+層15との上に形成され
る。18は中間絶縁膜で、酸化膜スペーサ16b,チタ
ンシリサイド膜16c,チタンシリサイド膜17の一部
の上に形成される。19はソース電極(Al)で、中間
絶縁膜18に覆われないチタンシリサイド膜17と、中
間絶縁膜18との上に形成される。
-エピタキシャル層12,Pベース層13,N+層15の
一部の上にゲート酸化膜16aを介して形成される。1
6bは酸化膜スペーサで、ゲート電極16に隣接して、
ゲート酸化膜16a上に形成される。16cはチタンシ
リサイド膜(TiSi2)で、ゲート電極16上に形成
される。17はチタンシリサイド膜(TiSi2)で、
P+層14と、ゲート酸化膜16a,酸化膜スペーサ1
6bが形成されていないN+層15との上に形成され
る。18は中間絶縁膜で、酸化膜スペーサ16b,チタ
ンシリサイド膜16c,チタンシリサイド膜17の一部
の上に形成される。19はソース電極(Al)で、中間
絶縁膜18に覆われないチタンシリサイド膜17と、中
間絶縁膜18との上に形成される。
【0008】そして、PWはポリシリコン窓、CWはコ
ンタクト穴、Lgはポリシリコン窓の間隔を表す。ここ
で、チタンシリサイド膜17は、ソース電極19のコン
タクトホールがずれた場合も、ソース電極19からの電
圧がN+層15に確実に与えることができるように設け
られている。
ンタクト穴、Lgはポリシリコン窓の間隔を表す。ここ
で、チタンシリサイド膜17は、ソース電極19のコン
タクトホールがずれた場合も、ソース電極19からの電
圧がN+層15に確実に与えることができるように設け
られている。
【0009】
【発明が解決しようとする課題】デジタルICテスタで
は、テスト信号として振幅−3〜+10V程度の高周波
信号を取り扱っている。半導体リレーがオフ状態(すな
わち発光ダイオードLEDに電流を流していない状態)
の時に、電圧が高く、スルーレートが高い信号が印加さ
れると、電流がドレイン・ゲート,ゲート・ソースと流
れる。そのため、ゲート電圧はドレイン・ゲート間容量
CDGとゲート・ソース間容量CGSの容量比で決定される
ことになる。そして、ゲート・ソース間の電圧がVDM
OS形FETのしきい値電圧より大きくなると、半導体
リレーがオフ状態にかかわらず、オン状態になってしま
う。この現象を防ぐためには、CDG<<CGSとしゲート・
ソース間に発生する電圧を抑える必要がある。
は、テスト信号として振幅−3〜+10V程度の高周波
信号を取り扱っている。半導体リレーがオフ状態(すな
わち発光ダイオードLEDに電流を流していない状態)
の時に、電圧が高く、スルーレートが高い信号が印加さ
れると、電流がドレイン・ゲート,ゲート・ソースと流
れる。そのため、ゲート電圧はドレイン・ゲート間容量
CDGとゲート・ソース間容量CGSの容量比で決定される
ことになる。そして、ゲート・ソース間の電圧がVDM
OS形FETのしきい値電圧より大きくなると、半導体
リレーがオフ状態にかかわらず、オン状態になってしま
う。この現象を防ぐためには、CDG<<CGSとしゲート・
ソース間に発生する電圧を抑える必要がある。
【0010】そこで、ゲート・ソース間に比較的大きな
容量を外付けし、FETのオフ時にオンしないようにし
て防ぐことが考えられる。しかし、容量が増えることに
なるので、ICテスタの高速試験に適応できなくなって
しまうという問題点があった。
容量を外付けし、FETのオフ時にオンしないようにし
て防ぐことが考えられる。しかし、容量が増えることに
なるので、ICテスタの高速試験に適応できなくなって
しまうという問題点があった。
【0011】本発明の目的は、ドレイン・ゲート間容量
が小さく、FETのオフ時に電圧が高く、スルーレート
が高い信号が印加されてもオンとならない半導体装置を
実現することにある。
が小さく、FETのオフ時に電圧が高く、スルーレート
が高い信号が印加されてもオンとならない半導体装置を
実現することにある。
【0012】
【課題を解決するための手段】本発明は、ベース層とソ
ース層とからなる2重拡散層が形成される縦型2重拡散
MOS形FETが設けられる半導体装置において、ドレ
イン層上に異方性エッチングにより形成されるフィール
ド酸化膜と、前記2重拡散層上に形成されるゲート酸化
膜と、を有し、前記ゲート酸化膜の上に前記フィールド
酸化膜の側壁にポリシリコンで異方性エッチングにより
形成されるサイドウォールをゲート電極にし、このゲー
ト電極を前記2重拡散層の形成時のマスクとすることを
特徴とするものである。
ース層とからなる2重拡散層が形成される縦型2重拡散
MOS形FETが設けられる半導体装置において、ドレ
イン層上に異方性エッチングにより形成されるフィール
ド酸化膜と、前記2重拡散層上に形成されるゲート酸化
膜と、を有し、前記ゲート酸化膜の上に前記フィールド
酸化膜の側壁にポリシリコンで異方性エッチングにより
形成されるサイドウォールをゲート電極にし、このゲー
ト電極を前記2重拡散層の形成時のマスクとすることを
特徴とするものである。
【0013】このような本発明では、フィールド酸化膜
の側壁に形成されるサイドウォールをゲート電極にした
ので、ゲート電極を形成するためにマスクが必要でな
く、ドレイン・ゲート間容量が小さくなる。
の側壁に形成されるサイドウォールをゲート電極にした
ので、ゲート電極を形成するためにマスクが必要でな
く、ドレイン・ゲート間容量が小さくなる。
【0014】
【実施の形態】以下図面を用いて本発明を説明する。図
1,2は本発明の一実施の形態を示した構成図である。
図1は、図2の上面構成図のA−A’断面を示した断面
構成図である。
1,2は本発明の一実施の形態を示した構成図である。
図1は、図2の上面構成図のA−A’断面を示した断面
構成図である。
【0015】図において、1は基板(N+)で、ドレイ
ン層となる。2はエピタキシャル層(N-)で、基板1
上に形成され、基板1と同様にドレイン層となる。3は
2重拡散層で、ベース層31(P)とソース層32(N
+)とからなる。ベース層31は、エピタキシャル層2
に形成され、上面から見ると棒状に近い長方形状になっ
ている。ソース層32は、ベース層31に形成され、上
面から見ると同じく棒状に近い長方形状になっている。
ン層となる。2はエピタキシャル層(N-)で、基板1
上に形成され、基板1と同様にドレイン層となる。3は
2重拡散層で、ベース層31(P)とソース層32(N
+)とからなる。ベース層31は、エピタキシャル層2
に形成され、上面から見ると棒状に近い長方形状になっ
ている。ソース層32は、ベース層31に形成され、上
面から見ると同じく棒状に近い長方形状になっている。
【0016】4はフィールド酸化膜で、2重拡散層3間
のエピタキシャル層2(ドレイン層)上に形成され、上
面から見ると棒状に近い長方形に形成されている。5は
ゲート酸化膜で、2重拡散層3上に2重拡散層3より広
く形成される。つまり、フィールド酸化膜4が形成され
ていないところに形成される。6はゲート電極(ポリシ
リコン)で、フィールド酸化膜4の側壁にサイドウォー
ルにより形成され、ゲート酸化膜5を介してエピタキシ
ャル層2の一部とベース層31とソース層32の一部と
の上に形成される。7は中間絶縁膜で、フィールド酸化
膜4,ゲート酸化膜5,ゲート電極6を覆うように形成
される。8は保護膜で、中間絶縁膜7を覆うように形成
される。
のエピタキシャル層2(ドレイン層)上に形成され、上
面から見ると棒状に近い長方形に形成されている。5は
ゲート酸化膜で、2重拡散層3上に2重拡散層3より広
く形成される。つまり、フィールド酸化膜4が形成され
ていないところに形成される。6はゲート電極(ポリシ
リコン)で、フィールド酸化膜4の側壁にサイドウォー
ルにより形成され、ゲート酸化膜5を介してエピタキシ
ャル層2の一部とベース層31とソース層32の一部と
の上に形成される。7は中間絶縁膜で、フィールド酸化
膜4,ゲート酸化膜5,ゲート電極6を覆うように形成
される。8は保護膜で、中間絶縁膜7を覆うように形成
される。
【0017】60はゲート電極コンタクトホールで、ゲ
ート電極6と配線するために設けられる。310,32
0もコンタクトホールで、それぞれベース層31,ソー
ス層32と配線するために設けられる。
ート電極6と配線するために設けられる。310,32
0もコンタクトホールで、それぞれベース層31,ソー
ス層32と配線するために設けられる。
【0018】このような装置の製造方法を以下で説明す
る。図3は、図1,2の装置の製造方法を説明する図で
ある。 (1)基板1上にエピタキシャル成長させ、エピタキシ
ャル層2を形成する。 (2)エピタキシャル層2上に酸化膜を成長させ、異方
性エッチングしてフィールド酸化膜4を形成する。
る。図3は、図1,2の装置の製造方法を説明する図で
ある。 (1)基板1上にエピタキシャル成長させ、エピタキシ
ャル層2を形成する。 (2)エピタキシャル層2上に酸化膜を成長させ、異方
性エッチングしてフィールド酸化膜4を形成する。
【0019】(3)フィールド酸化膜4間のエピタキシ
ャル層2上に酸化膜を成長させ、ゲート酸化膜5を形成
する。 (4)フィールド酸化膜4とゲート酸化膜5上にポリシ
リコン60を堆積する。そして、ポリシリコン60にリ
ンをドープする。
ャル層2上に酸化膜を成長させ、ゲート酸化膜5を形成
する。 (4)フィールド酸化膜4とゲート酸化膜5上にポリシ
リコン60を堆積する。そして、ポリシリコン60にリ
ンをドープする。
【0020】(5)ポリシリコン60を異方性エッチン
グ装置により垂直にエッチングする。これにより、フィ
ールド酸化膜4の側面にサイドウォールを形成し、サイ
ドウォールをゲート電極6とする。 (6)P形不純物のイオンを注入し熱拡散を行い、つづ
いて、N形不純物のイオンを注入し熱拡散を行う。これ
により、エピタキシャル層2に2重拡散層3(ベース層
31,ソース層32)を形成する。そして、この後は、
中間絶縁膜堆積,コンタクトホール形成,アルミ配線形
成,保護膜形成の順に行い、図1,2の装置が形成され
る。
グ装置により垂直にエッチングする。これにより、フィ
ールド酸化膜4の側面にサイドウォールを形成し、サイ
ドウォールをゲート電極6とする。 (6)P形不純物のイオンを注入し熱拡散を行い、つづ
いて、N形不純物のイオンを注入し熱拡散を行う。これ
により、エピタキシャル層2に2重拡散層3(ベース層
31,ソース層32)を形成する。そして、この後は、
中間絶縁膜堆積,コンタクトホール形成,アルミ配線形
成,保護膜形成の順に行い、図1,2の装置が形成され
る。
【0021】このような装置は、以下のような効果があ
る。 フィールド酸化膜4の側壁に形成されるサイドウォー
ルをゲート電極6にしたので、ドレイン・ゲート間容量
を小さくすることができる。図4はシミュレーション結
果を示した図で、図6,7に示される従来例と本発明の
実施例との比較結果である。横軸はポリシリコン窓の間
隔、縦軸は、オン抵抗Ron×出力容量Coutの値を表
す。□は従来例のシミュレーション結果を示し、●は本
発明の実施例を示す。図から明らかなように、オン抵抗
Ron×出力容量Coutの値は、従来の装置より約30%
程度改善されたことがわかる。
る。 フィールド酸化膜4の側壁に形成されるサイドウォー
ルをゲート電極6にしたので、ドレイン・ゲート間容量
を小さくすることができる。図4はシミュレーション結
果を示した図で、図6,7に示される従来例と本発明の
実施例との比較結果である。横軸はポリシリコン窓の間
隔、縦軸は、オン抵抗Ron×出力容量Coutの値を表
す。□は従来例のシミュレーション結果を示し、●は本
発明の実施例を示す。図から明らかなように、オン抵抗
Ron×出力容量Coutの値は、従来の装置より約30%
程度改善されたことがわかる。
【0022】ドレイン・ゲート間容量を小さくするこ
とができるので、出力容量,入力容量も小さくなる。入
力容量が小さくなれば、より高速なスイッチングが行え
る。 フィールド酸化膜4の側壁に形成されるサイドウォー
ルをゲート電極としているので、ゲート電極を作成する
ときにマスクを必要としないで製造することができる構
造を提供することができる。
とができるので、出力容量,入力容量も小さくなる。入
力容量が小さくなれば、より高速なスイッチングが行え
る。 フィールド酸化膜4の側壁に形成されるサイドウォー
ルをゲート電極としているので、ゲート電極を作成する
ときにマスクを必要としないで製造することができる構
造を提供することができる。
【0023】2重拡散層3を形成するときも、フィー
ルド酸化膜4とサイドウォール(ゲート電極6)がマス
クの代わりとなるので、マスクを必要としないで製造す
ることができる構造を提供することができる。 ドレイン・ゲート間容量が極めて小さくできるので、
ミラー効果による影響を受けにくい高速動作が可能なス
イッチング素子を実現できる。
ルド酸化膜4とサイドウォール(ゲート電極6)がマス
クの代わりとなるので、マスクを必要としないで製造す
ることができる構造を提供することができる。 ドレイン・ゲート間容量が極めて小さくできるので、
ミラー効果による影響を受けにくい高速動作が可能なス
イッチング素子を実現できる。
【0024】ゲート電極を分割して構成したものが、
例えば特開平7−78982号公報に示されているが、
これはゲート電極を分割するために中心のゲート電極を
エッチングして除去しなければならない。そのため、マ
スクの位置合わせ精度やエッチングの際のオーバエッチ
量を考慮に入れるとドレイン・ゲート間容量を小さくす
るのは技術的に難しい。しかし、本発明では、サイドウ
ォールをゲート電極6にしたので、エピタキシャル層2
(ドレイン層)とゲート電極6とがゲート酸化膜5を介
して重なる部分は多くならずに形成することができる。
つまり、上記の製造方法によれば、2重拡散層3の位置
はフィールド酸化膜4とゲート電極6とにより決まるの
で、エピタキシャル層2(ドレイン層)とゲート電極6
とがゲート酸化膜5を介して重なる部分を小さくするこ
とが容易にでき、ドレイン・ゲート間容量を小さくする
ことができる。
例えば特開平7−78982号公報に示されているが、
これはゲート電極を分割するために中心のゲート電極を
エッチングして除去しなければならない。そのため、マ
スクの位置合わせ精度やエッチングの際のオーバエッチ
量を考慮に入れるとドレイン・ゲート間容量を小さくす
るのは技術的に難しい。しかし、本発明では、サイドウ
ォールをゲート電極6にしたので、エピタキシャル層2
(ドレイン層)とゲート電極6とがゲート酸化膜5を介
して重なる部分は多くならずに形成することができる。
つまり、上記の製造方法によれば、2重拡散層3の位置
はフィールド酸化膜4とゲート電極6とにより決まるの
で、エピタキシャル層2(ドレイン層)とゲート電極6
とがゲート酸化膜5を介して重なる部分を小さくするこ
とが容易にでき、ドレイン・ゲート間容量を小さくする
ことができる。
【0025】次に本発明の他の実施の形態を以下に示
す。図5は他の実施の形態を示した断面構成図である。
図1と同一のものは同一符号を付して説明を省略する。
図において、9は埋め込み拡散層(P)で、2重拡散層
3の下にベース層31に隣接して、ベース層31と同一
の極性で、フィールド酸化膜4の側壁の位置より大きく
エピタキシャル層2(ドレイン層)に形成される。
す。図5は他の実施の形態を示した断面構成図である。
図1と同一のものは同一符号を付して説明を省略する。
図において、9は埋め込み拡散層(P)で、2重拡散層
3の下にベース層31に隣接して、ベース層31と同一
の極性で、フィールド酸化膜4の側壁の位置より大きく
エピタキシャル層2(ドレイン層)に形成される。
【0026】50はゲート酸化膜で、2重拡散層3上に
コンタクトホールを有して形成される。61はゲート電
極(ポリシリコン)で、フィールド酸化膜4の側壁にサ
イドウォールにより形成され、ゲート酸化膜50を介し
てエピタキシャル層2の一部とベース層31とソース層
32の一部との上に形成される。70は中間絶縁膜で、
フィールド酸化膜4,ゲート酸化膜50,ゲート電極6
1を覆うように形成されると共に、ゲート酸化膜50に
形成されたコンタクトホールと同一の位置にコンタクト
ホールが形成される。
コンタクトホールを有して形成される。61はゲート電
極(ポリシリコン)で、フィールド酸化膜4の側壁にサ
イドウォールにより形成され、ゲート酸化膜50を介し
てエピタキシャル層2の一部とベース層31とソース層
32の一部との上に形成される。70は中間絶縁膜で、
フィールド酸化膜4,ゲート酸化膜50,ゲート電極6
1を覆うように形成されると共に、ゲート酸化膜50に
形成されたコンタクトホールと同一の位置にコンタクト
ホールが形成される。
【0027】321はソース電極(Al)で、ゲート酸
化膜50と中間絶縁膜70とにより形成されるコンタク
トホールに、ソース層32と電気的に接続して形成する
と共に、中間絶縁膜70を覆って形成される。
化膜50と中間絶縁膜70とにより形成されるコンタク
トホールに、ソース層32と電気的に接続して形成する
と共に、中間絶縁膜70を覆って形成される。
【0028】このような装置の製造方法を以下で説明す
る。図6,7は図5の装置の製造方法を示した説明図で
ある。 (1)基板1上にエピタキシャル成長させ、エピタキシ
ャル層20を形成する。 (2)エピタキシャル層20上に酸化膜を形成し、埋め
込み拡散層の形成部分を酸化膜をエッチングで除去し、
P形不純物イオンを注入し熱拡散を行う。そして、酸化
膜を除去し、埋め込み拡散層90を形成する。
る。図6,7は図5の装置の製造方法を示した説明図で
ある。 (1)基板1上にエピタキシャル成長させ、エピタキシ
ャル層20を形成する。 (2)エピタキシャル層20上に酸化膜を形成し、埋め
込み拡散層の形成部分を酸化膜をエッチングで除去し、
P形不純物イオンを注入し熱拡散を行う。そして、酸化
膜を除去し、埋め込み拡散層90を形成する。
【0029】(3)エピタキシャル成長させ、エピタキ
シャル層2と埋め込み拡散層9とを形成する。 (4)エピタキシャル層2上に酸化膜を成長させ、異方
性エッチングしてフィールド酸化膜4を形成する。
シャル層2と埋め込み拡散層9とを形成する。 (4)エピタキシャル層2上に酸化膜を成長させ、異方
性エッチングしてフィールド酸化膜4を形成する。
【0030】(5)フィールド酸化膜4間のエピタキシ
ャル層2上に酸化膜を成長させ、ゲート酸化膜5を形成
する。 (6)フィールド酸化膜4とゲート酸化膜5上にポリシ
リコン60を堆積する。そして、ポリシリコン60にリ
ンをドープする。
ャル層2上に酸化膜を成長させ、ゲート酸化膜5を形成
する。 (6)フィールド酸化膜4とゲート酸化膜5上にポリシ
リコン60を堆積する。そして、ポリシリコン60にリ
ンをドープする。
【0031】(7)ポリシリコン60を異方性エッチン
グ装置により垂直にエッチングする。これにより、フィ
ールド酸化膜4の側面にサイドウォールを形成し、サイ
ドウォールをゲート電極6とする。 (8)P形不純物のイオンを注入し熱拡散を行い、つづ
いて、N形不純物のイオンを注入し熱拡散を行う。これ
により、エピタキシャル層2に2重拡散層3(ベース層
31,ソース層32)を形成する。
グ装置により垂直にエッチングする。これにより、フィ
ールド酸化膜4の側面にサイドウォールを形成し、サイ
ドウォールをゲート電極6とする。 (8)P形不純物のイオンを注入し熱拡散を行い、つづ
いて、N形不純物のイオンを注入し熱拡散を行う。これ
により、エピタキシャル層2に2重拡散層3(ベース層
31,ソース層32)を形成する。
【0032】(9)酸化膜を形成し、酸化膜をエッチン
グしてコンタクトホールをソース層32が表れるように
形成する。この酸化膜は、中間絶縁膜70となる。そし
て、アルミニュウムを蒸着してソース電極321を形成
する。
グしてコンタクトホールをソース層32が表れるように
形成する。この酸化膜は、中間絶縁膜70となる。そし
て、アルミニュウムを蒸着してソース電極321を形成
する。
【0033】ここで、図5において、ソース電極321
とベース層31とのコンタクトが示されていないが、実
際には、ソース電極321を形成する前、つまり、アル
ミニュウムを蒸着する前にP形不純物イオンを注入し、
熱拡散を行い、ソース電極321とベース層31とのコ
ンタクトをとったり、他の部分で、コンタクトをとって
いる。
とベース層31とのコンタクトが示されていないが、実
際には、ソース電極321を形成する前、つまり、アル
ミニュウムを蒸着する前にP形不純物イオンを注入し、
熱拡散を行い、ソース電極321とベース層31とのコ
ンタクトをとったり、他の部分で、コンタクトをとって
いる。
【0034】このような装置は、以下のような効果があ
る。図1,2の装置の電位分布図,電界分布図をシミュ
レーションにより求め、図8,9に示す。図において、
A点,B点,C点,D点の位置はそれぞれ対応してい
る。
る。図1,2の装置の電位分布図,電界分布図をシミュ
レーションにより求め、図8,9に示す。図において、
A点,B点,C点,D点の位置はそれぞれ対応してい
る。
【0035】図8,9から明らかなようにゲート電極6
の直下のエピタキシャル層2の表面で電界集中が起こ
り、素子の耐圧が決定されてしまう。ここで、エピタキ
シャル層2の濃度Nepi=4×1016[1/cm3],ベ
ース層31の表面濃度Cs=4×1017[1/cm3],
ソース層32の表面濃度Cs=1.5×1020[1/c
m3]でシミュレーションは行われており、耐圧は24
[V]となる。
の直下のエピタキシャル層2の表面で電界集中が起こ
り、素子の耐圧が決定されてしまう。ここで、エピタキ
シャル層2の濃度Nepi=4×1016[1/cm3],ベ
ース層31の表面濃度Cs=4×1017[1/cm3],
ソース層32の表面濃度Cs=1.5×1020[1/c
m3]でシミュレーションは行われており、耐圧は24
[V]となる。
【0036】図5の装置の電位分布図,電界分布図をシ
ミュレーションにより求め、図10,11に示す。図に
おいて、図8,9と同様に、A点,B点,C点,D点の
位置はそれぞれ対応している。ここでは、P形不純物イ
オンを注入して、熱拡散を行ってソース電極321とベ
ース層31とのコンタクトをとった構成によるシミュレ
ーションを示す。
ミュレーションにより求め、図10,11に示す。図に
おいて、図8,9と同様に、A点,B点,C点,D点の
位置はそれぞれ対応している。ここでは、P形不純物イ
オンを注入して、熱拡散を行ってソース電極321とベ
ース層31とのコンタクトをとった構成によるシミュレ
ーションを示す。
【0037】埋め込み拡散層9が高電圧印加の際に自ら
空乏化し、図1,2の装置より空乏層の領域を多く均一
に形成するので、図10,11より明らかなように電界
集中が緩和される。ここで、濃度は上記のシミュレーシ
ョンと同じ値で、ソース電極321とベース層31との
コンタクトのためのP+の表面濃度はCS=5×10
19[1/cm3]としている。耐圧はシミュレーション
により36.8[V]となる。つまり、図1,2の装置
より耐圧は約50%改善される。
空乏化し、図1,2の装置より空乏層の領域を多く均一
に形成するので、図10,11より明らかなように電界
集中が緩和される。ここで、濃度は上記のシミュレーシ
ョンと同じ値で、ソース電極321とベース層31との
コンタクトのためのP+の表面濃度はCS=5×10
19[1/cm3]としている。耐圧はシミュレーション
により36.8[V]となる。つまり、図1,2の装置
より耐圧は約50%改善される。
【0038】また、フィールド酸化膜4上にソース電極
321を設けたので、フィールドプレート効果によりさ
らに電界集中が緩和できる。但し、フィールド酸化膜4
上にソース電極321を形成するので、ドレイン・ソー
ス間容量が大きくなり、出力容量は劣化するが、フィー
ルド酸化膜4が十分厚ければ、出力容量の劣化はわずか
である。
321を設けたので、フィールドプレート効果によりさ
らに電界集中が緩和できる。但し、フィールド酸化膜4
上にソース電極321を形成するので、ドレイン・ソー
ス間容量が大きくなり、出力容量は劣化するが、フィー
ルド酸化膜4が十分厚ければ、出力容量の劣化はわずか
である。
【0039】なお、本発明は上記実施の形態に限定され
るものではなく、以下のものでもよい。実施例において
は、NチャンネルMOS形FETを示したが、Pチャン
ネルMOS形FETでもよい。この場合、P形半導体と
N形半導体のそれぞれを逆の極性にする。
るものではなく、以下のものでもよい。実施例において
は、NチャンネルMOS形FETを示したが、Pチャン
ネルMOS形FETでもよい。この場合、P形半導体と
N形半導体のそれぞれを逆の極性にする。
【0040】また、エピタキシャル層2上にフィールド
酸化膜4を形成する構成を示したが、基板上に形成する
ようにしてもよい。なぜならば、エピタキシャル層2が
形成されている理由は、ドレイン層の抵抗を下げるため
のものである。従って、本発明はこれに限定されるもの
ではない。
酸化膜4を形成する構成を示したが、基板上に形成する
ようにしてもよい。なぜならば、エピタキシャル層2が
形成されている理由は、ドレイン層の抵抗を下げるため
のものである。従って、本発明はこれに限定されるもの
ではない。
【0041】そして、本発明は、図3に示す製造方法に
限定されるものではなく、例えば、2重拡散層3を最後
に形成する方法でなくとも、図3における(1)のとき
でも形成することができる。但し、2重拡散層3を形成
するためにマスクが必要となる。
限定されるものではなく、例えば、2重拡散層3を最後
に形成する方法でなくとも、図3における(1)のとき
でも形成することができる。但し、2重拡散層3を形成
するためにマスクが必要となる。
【0042】
【発明の効果】請求項1によれば、以下のような効果が
ある。 フィールド酸化膜の側壁に形成されるサイドウォール
をゲート電極にしたので、ドレイン・ゲート間容量を小
さくすることができる。 ドレイン・ゲート間容量を小さくすることができるの
で、出力容量,入力容量も小さくなる。入力容量が小さ
くなれば、より高速なスイッチングが行える。 酸化膜の側壁に形成されるサイドウォールをゲート電
極としているので、ゲート電極を作成するときにマスク
を必要としないで製造することができる構造を提供する
ことができる。
ある。 フィールド酸化膜の側壁に形成されるサイドウォール
をゲート電極にしたので、ドレイン・ゲート間容量を小
さくすることができる。 ドレイン・ゲート間容量を小さくすることができるの
で、出力容量,入力容量も小さくなる。入力容量が小さ
くなれば、より高速なスイッチングが行える。 酸化膜の側壁に形成されるサイドウォールをゲート電
極としているので、ゲート電極を作成するときにマスク
を必要としないで製造することができる構造を提供する
ことができる。
【0043】2重拡散層を形成するときも、フィール
ド酸化膜とサイドウォール(ゲート電極)がマスクの代
わりとなるので、マスクを必要としないで製造すること
ができる構造を提供することができる。 ドレイン・ゲート間容量が極めて小さくできるので、
ミラー効果による影響を受けにくい高速動作が可能なス
イッチング素子を実現できる。
ド酸化膜とサイドウォール(ゲート電極)がマスクの代
わりとなるので、マスクを必要としないで製造すること
ができる構造を提供することができる。 ドレイン・ゲート間容量が極めて小さくできるので、
ミラー効果による影響を受けにくい高速動作が可能なス
イッチング素子を実現できる。
【0044】請求項2によれば、2重拡散層の下にベー
ス層と同一の極性で、フィールド酸化膜の側壁より大き
く埋め込み拡散層を設けたので、電界集中を緩和でき、
高耐圧化を図ることができる。
ス層と同一の極性で、フィールド酸化膜の側壁より大き
く埋め込み拡散層を設けたので、電界集中を緩和でき、
高耐圧化を図ることができる。
【図1】本発明の一実施の形態を示した断面構成図であ
る。
る。
【図2】本発明の一実施の形態を示した上面構成図であ
る。
る。
【図3】図1,2の装置の製造方法を示した説明図であ
る。
る。
【図4】従来例と図1,2の装置のシミュレーション結
果を示した図である。
果を示した図である。
【図5】本発明の他の実施の形態を示した断面構成図で
ある。
ある。
【図6】図5の装置の製造方法を示した説明図である。
【図7】図5の装置の製造方法を示した説明図である。
【図8】図1,2の装置の電位分布図である。
【図9】図1,2の装置の電界分布図である。
【図10】図5の装置の電位分布図である。
【図11】図5の装置の電界分布図である。
【図12】半導体リレーの例を示した構成図である。
【図13】VDMOS形FETの構成を示した断面構成
図である。
図である。
【図14】VDMOS形FETの構成を示した上面構成
図である。
図である。
1 基板 2 エピタキシャル層 3 2重拡散層 4 フィールド酸化膜 5 ゲート酸化膜 6 ゲート電極 9 埋め込み拡散層 31 ベース層 32 ソース層
Claims (2)
- 【請求項1】 ベース層とソース層とからなる2重拡散
層が形成される縦型2重拡散MOS形FETが設けられ
る半導体装置において、 ドレイン層上に異方性エッチングにより形成されるフィ
ールド酸化膜と、 前記2重拡散層上に形成されるゲート酸化膜と、 を有し、前記ゲート酸化膜の上に前記フィールド酸化膜
の側壁にポリシリコンで異方性エッチングにより形成さ
れるサイドウォールをゲート電極にし、このゲート電極
を前記2重拡散層の形成時のマスクとすることを特徴と
する半導体装置。 - 【請求項2】 2重拡散層の下にベース層に隣接して、
ベース層と同一の極性で、フィールド酸化膜の側壁の間
隔より大きくドレイン層に形成される埋め込み拡散層を
有することを特徴とする請求項1の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8936096A JP3166148B2 (ja) | 1995-07-11 | 1996-04-11 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17452695 | 1995-07-11 | ||
JP7-174526 | 1995-07-11 | ||
JP8936096A JP3166148B2 (ja) | 1995-07-11 | 1996-04-11 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0982965A JPH0982965A (ja) | 1997-03-28 |
JP3166148B2 true JP3166148B2 (ja) | 2001-05-14 |
Family
ID=26430780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8936096A Expired - Fee Related JP3166148B2 (ja) | 1995-07-11 | 1996-04-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3166148B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6215152B1 (en) * | 1998-08-05 | 2001-04-10 | Cree, Inc. | MOSFET having self-aligned gate and buried shield and method of making same |
KR20000051294A (ko) * | 1999-01-20 | 2000-08-16 | 김덕중 | 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법 |
US6639276B2 (en) * | 2001-07-05 | 2003-10-28 | International Rectifier Corporation | Power MOSFET with ultra-deep base and reduced on resistance |
US7410851B2 (en) | 2001-07-05 | 2008-08-12 | International Rectifier Corporation | Low voltage superjunction MOSFET |
JP3906105B2 (ja) | 2002-03-29 | 2007-04-18 | 株式会社東芝 | 半導体装置 |
US7045845B2 (en) * | 2002-08-16 | 2006-05-16 | Semiconductor Components Industries, L.L.C. | Self-aligned vertical gate semiconductor device |
SE0303106D0 (sv) * | 2003-11-21 | 2003-11-21 | Infineon Technologies Ag | Ldmos transistor device, integrated circuit, and fabrication method thereof |
ITMI20042244A1 (it) | 2004-11-19 | 2005-02-19 | St Microelectronics Srl | Dispositivo elettronico mos di potenza e relativo metodo di realizzazione |
US7875936B2 (en) | 2004-11-19 | 2011-01-25 | Stmicroelectronics, S.R.L. | Power MOS electronic device and corresponding realizing method |
ITMI20042243A1 (it) | 2004-11-19 | 2005-02-19 | St Microelectronics Srl | Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione |
JP5014622B2 (ja) * | 2005-12-08 | 2012-08-29 | オンセミコンダクター・トレーディング・リミテッド | 絶縁ゲート型半導体装置の製造方法 |
-
1996
- 1996-04-11 JP JP8936096A patent/JP3166148B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0982965A (ja) | 1997-03-28 |
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |