JPS63220289A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
- Publication number
- JPS63220289A JPS63220289A JP62055718A JP5571887A JPS63220289A JP S63220289 A JPS63220289 A JP S63220289A JP 62055718 A JP62055718 A JP 62055718A JP 5571887 A JP5571887 A JP 5571887A JP S63220289 A JPS63220289 A JP S63220289A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- thin film
- gate
- drain
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims description 8
- 239000002184 metal Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000010408 film Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000005611 electricity Effects 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 230000003068 static effect Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 241000218645 Cedrus Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011149 active material Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229940050561 matrix product Drugs 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔圧条上の利用分野〕
本発明は、アクティブマトリックス成品ディスプレイに
もちいらｎる４１４＠）ランジスタアレイに関し、’１
に、Ｎ奄気抹ｄ索子が付〃口さｎたアレイ基板に関する
。
もちいらｎる４１４＠）ランジスタアレイに関し、’１
に、Ｎ奄気抹ｄ索子が付〃口さｎたアレイ基板に関する
。
薄膜トランジスタ（ＴＰＴ）ｔ−用いたアクティブマト
リックス液晶ディスプレイＨ１ＴＦＴがアレイ化され几
基板と透明導電膜が形成された対向基板を過当な間隔を
あけて貼り合わせ、そのスペースに液晶材を封入し、Ｔ
ＰＴの駆動回路を付加することにより製造される。第５
図は、製造された液晶ディスプレイの等１曲回路図であ
る。ＴＦＴアレイ基板においてに、ゲートライン１とド
レインライン２が交叉して配線され、その交点部にＴＰ
Ｔ６が杉底さｎており、ＴＰＴ６のソース電極に接続さ
れた透明電極と対同基敬Ｖζエク、欣晶材を誘電体とし
て、コンデンサ７が形成さｎる。表示動作は、ＴＦＴア
レイのドレイン配線２に時系列画像信号を、またゲート
配線１に一重次走食１５号をガロえてＴＰＴ６のオン・
オフを操作してコンデンサ７の光放電を行ない、画律信
号覗圧をコンデンサ７すなわち液晶層に印加することに
より行なわｎる。ｗＪ６図に、ＴＰＴの一餠閤図である
。Ｔバ６においてａ、ガラス基板８上にゲート配線１が
形成さ扛、ゲート絶縁膜９を隔てて、素子アイランドア
モルファス５ｉ（ａ−８ｉ）層１０，１１ドレイン配融
２等が形成されている。ソース電極１５に透明を憔１４
が接続されている。トランジスタの活性材料としてはア
モルファスシリコンが一般的であジ、以゛ド、アモルフ
ァスシリコンを用いた薄膜トランジスタについて述べる
こととする。
リックス液晶ディスプレイＨ１ＴＦＴがアレイ化され几
基板と透明導電膜が形成された対向基板を過当な間隔を
あけて貼り合わせ、そのスペースに液晶材を封入し、Ｔ
ＰＴの駆動回路を付加することにより製造される。第５
図は、製造された液晶ディスプレイの等１曲回路図であ
る。ＴＦＴアレイ基板においてに、ゲートライン１とド
レインライン２が交叉して配線され、その交点部にＴＰ
Ｔ６が杉底さｎており、ＴＰＴ６のソース電極に接続さ
れた透明電極と対同基敬Ｖζエク、欣晶材を誘電体とし
て、コンデンサ７が形成さｎる。表示動作は、ＴＦＴア
レイのドレイン配線２に時系列画像信号を、またゲート
配線１に一重次走食１５号をガロえてＴＰＴ６のオン・
オフを操作してコンデンサ７の光放電を行ない、画律信
号覗圧をコンデンサ７すなわち液晶層に印加することに
より行なわｎる。ｗＪ６図に、ＴＰＴの一餠閤図である
。Ｔバ６においてａ、ガラス基板８上にゲート配線１が
形成さ扛、ゲート絶縁膜９を隔てて、素子アイランドア
モルファス５ｉ（ａ−８ｉ）層１０，１１ドレイン配融
２等が形成されている。ソース電極１５に透明を憔１４
が接続されている。トランジスタの活性材料としてはア
モルファスシリコンが一般的であジ、以゛ド、アモルフ
ァスシリコンを用いた薄膜トランジスタについて述べる
こととする。
上述した従来のアクティブマトリックス液晶ディスプレ
イにおいてＢ、ａ−８ｉ ＴＦＴアレイのゲート配線と
ドレイン配線に、Ａｅｍｗにエリ電気的に絶縁されてい
るため、種々の静電気−：害が発生する欠点がある。す
なわち、先に述べ次液晶パネル化工程および駆動回路接
続工程において発生する静電気により、ゲート配線もし
くａドレイン配＃２が帯電することにより、ゲート配−
およびドレイン配線２に実際の駆動電圧を大幅に上回る
電圧が印加さｎ、絶縁膜の絶縁破壊、絶縁膜中トラップ
へのキャリア注入による素子特性の変化がおこり、スイ
ッチング素子として不良となってしまうのである。この
静電気障害は１通常の結晶系デバイスにおいても、大き
な問題であり、アバランシェダイオード、パンチスルー
トランジスタ等が保弗素子として用いられているが、こ
ｎらの保護素子が、ａ−８ｉ ＴＦＴにおいては、材
料およびプロセス面から製作困蛯であるため、ａ−３ｉ
ＴＦＴアレイにおいてに、十分な能力をもつ保護素子を
工程を大幅に増やすことなくつくり込むことになされて
いなかった。
イにおいてＢ、ａ−８ｉ ＴＦＴアレイのゲート配線と
ドレイン配線に、Ａｅｍｗにエリ電気的に絶縁されてい
るため、種々の静電気−：害が発生する欠点がある。す
なわち、先に述べ次液晶パネル化工程および駆動回路接
続工程において発生する静電気により、ゲート配線もし
くａドレイン配＃２が帯電することにより、ゲート配−
およびドレイン配線２に実際の駆動電圧を大幅に上回る
電圧が印加さｎ、絶縁膜の絶縁破壊、絶縁膜中トラップ
へのキャリア注入による素子特性の変化がおこり、スイ
ッチング素子として不良となってしまうのである。この
静電気障害は１通常の結晶系デバイスにおいても、大き
な問題であり、アバランシェダイオード、パンチスルー
トランジスタ等が保弗素子として用いられているが、こ
ｎらの保護素子が、ａ−８ｉ ＴＦＴにおいては、材
料およびプロセス面から製作困蛯であるため、ａ−３ｉ
ＴＦＴアレイにおいてに、十分な能力をもつ保護素子を
工程を大幅に増やすことなくつくり込むことになされて
いなかった。
本発明のａ−８ｔ ＴＦＴアレイα、電位の基準となる
金属配縁とこの金属配縁と各ゲート配線および各ドレイ
ン配線を電気的に接続する非姻形素子具体的に框、２端
子動作アモルファスシリコンＴＰＴもしくは、金鵜−Ｐ
３＃物−金Ｊｉｉ（ＭＩＭ）ダイオードｔ″有している
。
金属配縁とこの金属配縁と各ゲート配線および各ドレイ
ン配線を電気的に接続する非姻形素子具体的に框、２端
子動作アモルファスシリコンＴＰＴもしくは、金鵜−Ｐ
３＃物−金Ｊｉｉ（ＭＩＭ）ダイオードｔ″有している
。
すなわち本発明に、ｃ７″Ｌば、２４子動作ａ−８ｉＴ
ＦＴもしくはＭＩＭダイオードが各ゲート配線及び各ド
レイン配線と基準電位配線とを非線形抵抗として、電気
的に結合しているため、液晶パネル化工程及び駆動回路
接続工程において発生する静電気により発生するゲート
ラインおよびドレインライン間の電圧を抑制し、静電気
障害の問題が屏決できる。
ＦＴもしくはＭＩＭダイオードが各ゲート配線及び各ド
レイン配線と基準電位配線とを非線形抵抗として、電気
的に結合しているため、液晶パネル化工程及び駆動回路
接続工程において発生する静電気により発生するゲート
ラインおよびドレインライン間の電圧を抑制し、静電気
障害の問題が屏決できる。
次に本発明について図面を参照して説明する。
８ｇ１図は、本発明の一実施例の等価回路図である。各
ゲート配１ｌＩｓ１、および各ドレイン配ａ２は基準電
位配！３と２端子動作ＴＦＴ４・５によって接続されて
いる。谷ゲート配線１およびドレイン配＋ｌｉ！２には
、駆動ＩＣＩ ３からｍ号が与えらｎて表示用ＴＦＴ６
ｅ操作しコンデンサ中の成品と駆動している。ゲート配
線１に付〃口された２端子動作Ｔ Ｐ Ｔ ４．５の機
能について説明する。各配Ｉｓ１゜２に付カロされた２
端子動作ＴＰＴ４．５の一方のゲート′＃を僕は、ゲー
ト配線１に接続されており。
ゲート配１ｌＩｓ１、および各ドレイン配ａ２は基準電
位配！３と２端子動作ＴＦＴ４・５によって接続されて
いる。谷ゲート配線１およびドレイン配＋ｌｉ！２には
、駆動ＩＣＩ ３からｍ号が与えらｎて表示用ＴＦＴ６
ｅ操作しコンデンサ中の成品と駆動している。ゲート配
線１に付〃口された２端子動作Ｔ Ｐ Ｔ ４．５の機
能について説明する。各配Ｉｓ１゜２に付カロされた２
端子動作ＴＰＴ４．５の一方のゲート′＃を僕は、ゲー
ト配線１に接続されており。
４寝トランジスタ４，５の他方のゲート電極に。
基準電筐配ｆＭ３に接続されている。この様に２４Ａ子
動作のａ−８ｉ ＴＦＴ４．５ｔ−２ｍｌ付加するとゲ
ート配線１および基準電位配線３に電圧全印加したとき
の電圧−電流特性は、第２図に示さｎるものとなり、パ
ネル化工程において、ゲート配線１が静電気にエフ、基
準電位配線３の電位に対し。
動作のａ−８ｉ ＴＦＴ４．５ｔ−２ｍｌ付加するとゲ
ート配線１および基準電位配線３に電圧全印加したとき
の電圧−電流特性は、第２図に示さｎるものとなり、パ
ネル化工程において、ゲート配線１が静電気にエフ、基
準電位配線３の電位に対し。
正負に帯電すると、その電荷を打ちけす方向に、ゲート
配線１−基準電位記ｌ１ｓ３間に電流が流れ。
配線１−基準電位記ｌ１ｓ３間に電流が流れ。
静電気によるゲート配ｌ１ｊｌと基準電位配＃３との間
、ひいては、ゲート配線ｌとドレイ／配線２間に発生す
る電圧を抑制できる。
、ひいては、ゲート配線ｌとドレイ／配線２間に発生す
る電圧を抑制できる。
第３凶は、ゲートラインに付加さｎた２端子動作ＴＦＴ
の縦断面図でおる。基準電位記＃３ぼ表示用ＴＦＴアレ
イ形成におけるドレイン配線と同時に行なえるため、上
記した２端子動作ＴＦＴは、通常のＴＦＴアレイ形成に
おいて、ドレイン配線工程の前にコンタクトホールをも
うける工程を追加すｎば１作製することができる。ガラ
ス基板８上の複叙のゲート配線ｌと基準′ｄＬ泣補助配
−３１とを有し、そｎらの上にゲート絶縁膜９と高抵抗
ａ−８ｉｌＯとを有し％高抵抗ａ−８ｉ １０ ＶＣｖ
Ｃツユス・ドレイン電極となるｎ ａ−８ｉ １１
ｆ有している。
の縦断面図でおる。基準電位記＃３ぼ表示用ＴＦＴアレ
イ形成におけるドレイン配線と同時に行なえるため、上
記した２端子動作ＴＦＴは、通常のＴＦＴアレイ形成に
おいて、ドレイン配線工程の前にコンタクトホールをも
うける工程を追加すｎば１作製することができる。ガラ
ス基板８上の複叙のゲート配線ｌと基準′ｄＬ泣補助配
−３１とを有し、そｎらの上にゲート絶縁膜９と高抵抗
ａ−８ｉｌＯとを有し％高抵抗ａ−８ｉ １０ ＶＣｖ
Ｃツユス・ドレイン電極となるｎ ａ−８ｉ １１
ｆ有している。
ｎ＋ａ−３ｉ１１の内側のもの置忘ａ基準電位配線３で
接続さｎて基準電位補助配線３１に接続されている。ｎ
”ａ−８ｔ １１の外側のものは配線２１で図示してい
ない部分で接続さｎてゲート配？Ｉｊ１につながｎてお
り、ゲート配線１にこｎに工って接続されている。
接続さｎて基準電位補助配線３１に接続されている。ｎ
”ａ−８ｔ １１の外側のものは配線２１で図示してい
ない部分で接続さｎてゲート配？Ｉｊ１につながｎてお
り、ゲート配線１にこｎに工って接続されている。
第４図げ１本発明の他の実施例の縦断面図でありＭ−Ｉ
Ｍダイオードを利用するものである。基準電位配線３は
、ガラス基板８上に形成され、その上にＳｉが過剰であ
るＳｉＮ Ｘ膜９がプラズマＣＶＤによって形成され、
その上にａ−８ｉＴＦ’ｆ’が形成さｎる。Ｓｉが過剰
なＳｉＮＸｍは１例えば、電圧の６米に比例する非線形
な伝導を示すため、ゲートラインと基準電位記ＩＩＭは
非線形素子に工って結合さｎることとなり、Ｉ＃電気に
よるゲートライン・ドレインライン間電圧発生を抑制で
きるのに。
Ｍダイオードを利用するものである。基準電位配線３は
、ガラス基板８上に形成され、その上にＳｉが過剰であ
るＳｉＮ Ｘ膜９がプラズマＣＶＤによって形成され、
その上にａ−８ｉＴＦ’ｆ’が形成さｎる。Ｓｉが過剰
なＳｉＮＸｍは１例えば、電圧の６米に比例する非線形
な伝導を示すため、ゲートラインと基準電位記ＩＩＭは
非線形素子に工って結合さｎることとなり、Ｉ＃電気に
よるゲートライン・ドレインライン間電圧発生を抑制で
きるのに。
実施例１に述べた通りである。この実り例では、ａ−８
ｔ ＴＦＴｋ用いないため、ａｉ々のスイッチング素子
アレイの保禮素子として容易に通用し得る利点がめる。
ｔ ＴＦＴｋ用いないため、ａｉ々のスイッチング素子
アレイの保禮素子として容易に通用し得る利点がめる。
以上説明したように不発明Ｕ、 ａ−８ｉＴＦＴアレ
イ基板のゲートライン、ドレインの端子部に非１形素子
をもうけ、ゲートライン、ドレインラインをある電位基
準となる配線と上記非−形素子にエフ、電気的に結合す
ることにエフ、以呻の王様において発生する静電気によ
るゲートライン・ドレインライン間の電圧を抑制し、
ａ−３ｉ ＴＦＴの静電気１１ｉ１″４の全生金低減で
きる効果がある。
イ基板のゲートライン、ドレインの端子部に非１形素子
をもうけ、ゲートライン、ドレインラインをある電位基
準となる配線と上記非−形素子にエフ、電気的に結合す
ることにエフ、以呻の王様において発生する静電気によ
るゲートライン・ドレインライン間の電圧を抑制し、
ａ−３ｉ ＴＦＴの静電気１１ｉ１″４の全生金低減で
きる効果がある。
第１図は不発明の一実施例の等価回路図、第２図は、第
１図の回路構成によるゲート（ドレイン）−基準電位配
線間の電圧−を流特注図、第３図鴎第１図の２端子ＴＰ
Ｔの縦断面図、第４凶は、本発明の他の実施例の縦断面
図、第５図は、従来のＴＦＴアレイ基板の等１曲回路図
、第６図は、アモルファスシリコンＴＦＴの縦ｗｒ面図
である。 ｌ・・・・・・ゲートライン、２・・・・・・ドレイン
ライン。 ３・・・・・・基準電位配線、４，５・・・・・・２端
子部作ＴＦＴ。 ６・・・・・・表示用ＴＰＴ、７・・・・・・液晶容量
％８・・・・・・ガラス基板、９・・・・・・ゲート絶
縁膜、１０・・・・・・１−ａ−８ｉ膜、１１−ｎ”−
ａ−８ｔ膜、 １２−・・・・・Ｓｉリッチな５ｉＮＸ
膜、１３・・・・・・駆動ＩＣ，２１・・・・・・配線
、３１・・・・・・基準電位補助配線。 第２図 第３図 １ ゲーＦ＃こ線 ヲ ゲーＦｖ！縁榎第４図 第５図
１図の回路構成によるゲート（ドレイン）−基準電位配
線間の電圧−を流特注図、第３図鴎第１図の２端子ＴＰ
Ｔの縦断面図、第４凶は、本発明の他の実施例の縦断面
図、第５図は、従来のＴＦＴアレイ基板の等１曲回路図
、第６図は、アモルファスシリコンＴＦＴの縦ｗｒ面図
である。 ｌ・・・・・・ゲートライン、２・・・・・・ドレイン
ライン。 ３・・・・・・基準電位配線、４，５・・・・・・２端
子部作ＴＦＴ。 ６・・・・・・表示用ＴＰＴ、７・・・・・・液晶容量
％８・・・・・・ガラス基板、９・・・・・・ゲート絶
縁膜、１０・・・・・・１−ａ−８ｉ膜、１１−ｎ”−
ａ−８ｔ膜、 １２−・・・・・Ｓｉリッチな５ｉＮＸ
膜、１３・・・・・・駆動ＩＣ，２１・・・・・・配線
、３１・・・・・・基準電位補助配線。 第２図 第３図 １ ゲーＦ＃こ線 ヲ ゲーＦｖ！縁榎第４図 第５図
Claims (1)
- 複数のゲート電極配線および複数のドレイン電極配線が
交叉するように配線され、各交叉点に薄膜トランジスタ
が形成された薄膜トランジスタアレイにおいて、基準電
位の与えられる基準電位配線と各ゲート配線およびドレ
イン配線との間に個別に電気的に結合した２端子動作薄
膜トランジスタもしくは金属−絶縁物−金属ダイオード
を有することを特徴とする薄膜トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055718A JPS63220289A (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055718A JPS63220289A (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63220289A true JPS63220289A (ja) | 1988-09-13 |
| JPH0567953B2 JPH0567953B2 (ja) | 1993-09-27 |
Family
ID=13006650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055718A Granted JPS63220289A (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220289A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0627490A (ja) * | 1992-07-10 | 1994-02-04 | Alps Electric Co Ltd | マトリクス配線基板およびその製造方法 |
| JPH0651347A (ja) * | 1992-06-03 | 1994-02-25 | Alps Electric Co Ltd | マトリクス配線基板およびその製造方法 |
| US5373377A (en) * | 1992-02-21 | 1994-12-13 | Kabushiki Kaisha Toshiba | Liquid crystal device with shorting ring and transistors for electrostatic discharge protection |
| JPH08262485A (ja) * | 1995-03-20 | 1996-10-11 | Nec Corp | 液晶表示装置 |
| US5606340A (en) * | 1993-08-18 | 1997-02-25 | Kabushiki Kaisha Toshiba | Thin film transistor protection circuit |
| EP0831357A2 (en) * | 1996-09-18 | 1998-03-25 | Sony Corporation | Liquid crystal display device |
| US5744837A (en) * | 1994-11-17 | 1998-04-28 | Kabushiki Kaisha Toshiba | Semiconductor device comprising a matrix array, and thin-film transistor liquid-crystal display device |
| US5825439A (en) * | 1994-12-22 | 1998-10-20 | Kabushiki Kaisha Toshiba | Array substrate for display |
| US6304305B1 (en) | 1997-10-20 | 2001-10-16 | Nec Corporation | Active matrix liquid crystal display |
| KR100370305B1 (ko) * | 1995-08-04 | 2003-01-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브 매트릭스 디바이스 제조 방법 |
| US6570630B2 (en) | 1997-03-26 | 2003-05-27 | Sharp Kabushiki Kaisha | Display panel |
| JP2010107976A (ja) * | 2008-10-03 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2010107977A (ja) * | 2008-10-03 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| WO2010147032A1 (ja) | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
| DE102013113851B4 (de) * | 2012-12-28 | 2016-08-04 | Lg Display Co., Ltd. | Anzeigevorrichtung |
| US10291021B2 (en) | 2015-10-23 | 2019-05-14 | Nlt Technologies, Ltd. | Protection circuit and electronic device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5289477A (en) * | 1976-01-22 | 1977-07-27 | Toshiba Corp | Input protecting circuit |
| JPS59126663A (ja) * | 1983-01-11 | 1984-07-21 | Seiko Epson Corp | 半導体装置 |
| JPS59143368A (ja) * | 1983-02-03 | 1984-08-16 | Seiko Epson Corp | 半導体装置 |
| JPS6086587A (ja) * | 1983-10-18 | 1985-05-16 | セイコーインスツルメンツ株式会社 | 液晶表示装置 |
| JPS62187885A (ja) * | 1986-02-14 | 1987-08-17 | 富士通株式会社 | 表示装置の静電気による破壊防止方法 |
| JPS6310558A (ja) * | 1986-07-02 | 1988-01-18 | Hitachi Ltd | 液晶表示装置 |
-
1987
- 1987-03-10 JP JP62055718A patent/JPS63220289A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5289477A (en) * | 1976-01-22 | 1977-07-27 | Toshiba Corp | Input protecting circuit |
| JPS59126663A (ja) * | 1983-01-11 | 1984-07-21 | Seiko Epson Corp | 半導体装置 |
| JPS59143368A (ja) * | 1983-02-03 | 1984-08-16 | Seiko Epson Corp | 半導体装置 |
| JPS6086587A (ja) * | 1983-10-18 | 1985-05-16 | セイコーインスツルメンツ株式会社 | 液晶表示装置 |
| JPS62187885A (ja) * | 1986-02-14 | 1987-08-17 | 富士通株式会社 | 表示装置の静電気による破壊防止方法 |
| JPS6310558A (ja) * | 1986-07-02 | 1988-01-18 | Hitachi Ltd | 液晶表示装置 |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373377A (en) * | 1992-02-21 | 1994-12-13 | Kabushiki Kaisha Toshiba | Liquid crystal device with shorting ring and transistors for electrostatic discharge protection |
| JPH0651347A (ja) * | 1992-06-03 | 1994-02-25 | Alps Electric Co Ltd | マトリクス配線基板およびその製造方法 |
| JPH0627490A (ja) * | 1992-07-10 | 1994-02-04 | Alps Electric Co Ltd | マトリクス配線基板およびその製造方法 |
| US5606340A (en) * | 1993-08-18 | 1997-02-25 | Kabushiki Kaisha Toshiba | Thin film transistor protection circuit |
| US5744837A (en) * | 1994-11-17 | 1998-04-28 | Kabushiki Kaisha Toshiba | Semiconductor device comprising a matrix array, and thin-film transistor liquid-crystal display device |
| US5825439A (en) * | 1994-12-22 | 1998-10-20 | Kabushiki Kaisha Toshiba | Array substrate for display |
| JPH08262485A (ja) * | 1995-03-20 | 1996-10-11 | Nec Corp | 液晶表示装置 |
| KR100433361B1 (ko) * | 1995-08-04 | 2004-05-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 디바이스, 액티브 매트릭스 디바이스 및 전기광학디바이스의 제조 방법 |
| KR100370305B1 (ko) * | 1995-08-04 | 2003-01-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브 매트릭스 디바이스 제조 방법 |
| KR100369917B1 (ko) * | 1995-08-04 | 2003-06-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체디바이스제조방법및액티브매트릭스디바이스제조방법 |
| EP0831357A2 (en) * | 1996-09-18 | 1998-03-25 | Sony Corporation | Liquid crystal display device |
| EP0831357B1 (en) * | 1996-09-18 | 2005-04-06 | Sony Corporation | Liquid crystal display device |
| US6570630B2 (en) | 1997-03-26 | 2003-05-27 | Sharp Kabushiki Kaisha | Display panel |
| US6765630B2 (en) | 1997-03-26 | 2004-07-20 | Sharp Kabushiki Kaisha | Display panel |
| US6304305B1 (en) | 1997-10-20 | 2001-10-16 | Nec Corporation | Active matrix liquid crystal display |
| JP2010107977A (ja) * | 2008-10-03 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2010107976A (ja) * | 2008-10-03 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US9082688B2 (en) | 2008-10-03 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9570470B2 (en) | 2008-10-03 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10367006B2 (en) | 2008-10-03 | 2019-07-30 | Semiconductor Energy Laboratory Co., Ltd. | Display Device |
| WO2010147032A1 (ja) | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
| US8921857B2 (en) | 2009-06-18 | 2014-12-30 | Sharp Kabushiki Kaisha | Semiconductor device |
| DE102013113851B4 (de) * | 2012-12-28 | 2016-08-04 | Lg Display Co., Ltd. | Anzeigevorrichtung |
| US10291021B2 (en) | 2015-10-23 | 2019-05-14 | Nlt Technologies, Ltd. | Protection circuit and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0567953B2 (ja) | 1993-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63220289A (ja) | 薄膜トランジスタアレイ | |
| US6175394B1 (en) | Capacitively coupled field effect transistors for electrostatic discharge protection in flat panel displays | |
| JPS59501562A (ja) | 薄膜トランジスタとコンデンサとを用いた表示スクリーンの製造方法 | |
| JP3007025B2 (ja) | アクティブマトリクス型液晶表示装置及びその製造方法 | |
| US7391397B2 (en) | Display device | |
| CN102473368A (zh) | 有源矩阵基板和有源矩阵型显示装置 | |
| EP0279171B1 (en) | Active matrix liquid crystal display device | |
| US6166713A (en) | Active matrix display device | |
| JP2589820B2 (ja) | アクティブマトリクス表示装置 | |
| JPH0213928A (ja) | 薄膜トランジスタアレイ | |
| JP3251401B2 (ja) | 半導体装置 | |
| JPH0451120A (ja) | 薄膜電界効果型トランジスタ駆動液晶表示素子アレイ | |
| US6744479B2 (en) | Active matrix display device | |
| JPS61179486A (ja) | 半導体装置 | |
| US20050225543A1 (en) | Display circuit having asymmetrical nonlinear resistive elements | |
| JPH0820641B2 (ja) | 液晶表示装置の製造方法 | |
| JP3466530B2 (ja) | 液晶表示装置およびそれに用いられる半導体装置の製造方法 | |
| JP2000267137A (ja) | 液晶表示装置 | |
| JPS5821784A (ja) | マトリクス形液晶表示装置 | |
| US7045373B2 (en) | Manufacturing method for in-plane switching mode LCD unit with fewer masking process | |
| US6549250B2 (en) | Structure capable of preventing damage caused by static electricity | |
| JPH052189A (ja) | 液晶表示装置 | |
| JPH0748563B2 (ja) | 薄膜トランジスタ装置 | |
| JP3148461B2 (ja) | 液晶表示モジュールの信号配線構造 | |
| JPS5942584A (ja) | マトリツクス型液晶表示装置 |