KR100369917B1 - 반도체디바이스제조방법및액티브매트릭스디바이스제조방법 - Google Patents
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Abstract
본 발명은 제조하에서 반도체 디바이스들이 임의의 특정 제조 단계를 부가하지 않고 플라즈마에 의해 인가된 펄스형 고전위에 의해 파괴되는 것을 방지하는 기술을 제공한다. 박막 트랜지스터의 게이트 전극으로 연장하는 제 1 배선이 형성된다. 제 1절연막은 그 제 1 배선 상에 형성된다. 박막트랜지스터의 소스 영역에 접속된 제 2 배선이 절연막 상에 형성된다. 제 2 절연막은 제 2 배선 상에 형성된다. 다음으로, 도전 패턴은 제 2 절연막상에 형성된다. 방전 패턴은 제 1 및/또는 제 2 배선에 형성되고, 제 1 및/또는 제 2 배선은 도전 패턴의 형성과 동시에 절단된다.
Description
(발명의 분야)
본 명세서에 기재된 본 발명은 집적화된 박막 반도체 디바이스(integrated thin film semiconductor device)를 제조하는 방법에 관한 것이다. 또한 본 명세서에 기재된 본 발명은 액티브 매트릭스형 액정 디스플레이(active matrix type liquid crystal display)를 제조하는 방법에 관한 것이다.
(발명의 배경)
액티브 매트릭스형 액정 디스플레이는 통상적으로 공지되었다. 액티브 매트릭스형 액정 디스플레이는 박막 트랜지스터가 유리 기판 상에 수십만 개의 단위로 제공된 화소 전극의 각각에 제공되는 구성을 갖는다. 각각의 화소 전극에 제공된 박막 트랜지스터는 화소 전극을 출입하는(going in and out) 전하를 제어하는 기능을 지니고 있다.
화소 전극들에 제공된 박막 트랜지스터들을 구동하기 위한 박막 트랜지스터 회로("구동 회로"로 언급)가 동일한 유리 기판 상에 집적화되는 다른 구성이 공지되어 있다. 이는 "주변 일체형 액티브 매트릭스형(peripheral-integrated active matrix type)"으로 언급된다.
이러한 액티브 매트릭스형 액정 디스플레이의 제조 동안, 유리 기판 상에 집적화된 박막 트랜지스터들의 일부가 동작 불량(malfunction)으로 있는 현상이 일어난다.
본 발명자들은 이 문제점을 활발하게 연구하여 이하에 기술된 결론에 도달했다.
액터브 매트릭스형 액정 디스플레이와 같은 집적화된 반도체 디바이스가 제조되는 경우, 절연막들 및 배선의 형성은 플라즈마 CVD 법 또는 스피터링 법 및 플라즈마 에칭을 사용하여 실행된다.
도 3은 플라즈마 생성 동안 이온들의 에너지(상대 값)와 양(상대 값)간의 관계를 개략적으로 도시한다. 일반적으로, 도 3에서 사선들에 의해 표시된 바와 같이 기판에 플라즈마 손상(plasma damage)을 주는 높은 에너지 이온이 비교적 적지 않게 존재한다.
반면에, 플라즈마 CVD나 스퍼터링을 사용하여 형성된 절연막이 미세하지 못하고 약 수십 볼트 이하만큼 낮은 내전압(withstand voltage)을 갖는다는 것이 사실이다. 또한, 기판이 실질적으로 완전 절연체인 유리 또는 석영(quartz)으로 만들어지기 때문에 사용된 기판은 매우 쉽게 대전된다는 문제점이 있다.
도 4b는 도 4a의 기호들을 사용하여 도시된 바와 같이 박막 트랜지스터를 제조하는 한 단계를 도시한다. 도 4b는 층간 절연막(31)을 형성하는 상태를 도시한다.
이 경우, 층간 절연막(31)이 플라즈마 CVD 또는 스퍼터링을, 사용하여 형성된다고 가정된다. 도 3에 도시된 바와 같이 높은 에너지를 갖는 이온들이, 막을 형성하는 동안 샘플(sample)과 충돌함은 말할 나위도 없다.
일반적으로, 소스(S) 전극과 게이트(G) 전극은 서로 접속되지 않는다. 그러므로, 비록 국부적이기는 하나, 플라즈마를 사용하는 단계 동안, 소스(S) 전극과 게이트(G) 전극간의 전위차가 순간적으로 수십 볼트 내지 수백 볼트 범위의 값에 이르는 상황이 발생할 수 있다.
소스 및 게이트 전극들은 그 사이에 있는 액티브층(32)과 게이트 절연막(30)이 제공된다. CVD 또는 스퍼터링을 사용하여 형성된 게이트 절연막(30)의 내전압은 수십 볼트 이하이다. 그러므로, 상기 기술된 상황에 있어서, 게이트 절연막(30)은 전기적으로 파괴된다.
이는 박막 트랜지스터가 동작 불량이 되게 한다. 이 문제점은 소스와 게이트 전극을 전기적으로 단락시킴으로써 해결될 수 있으며, 즉, 상기 층간 절연막(31)의 형성 동안 동일한 전위를 갖는다. 그러나, 디바이스가 최종적으로 동작되는 상태에서, 소스 및 게이트 전극들은 직접 전기적으로 단락될 수 없다.
이점을 고려할 때, 도 4b에 도시된 공정에서, 소스 및 게이트 전극들은 최종 단계까지 전기적으로 단락되어야 하고, 그 후에 접속이 끊어져야 한다.
도 4b에 도시된 바와 같이 제조 단계들에서 반도체 디바이스들이 파괴되는 문제점을 해결하는 기술을 제공하는 것이 본 발명의 목적이다. 특히, 제조하에서 반도체 디바이스들이 플라즈마에 의해 가해진 펄스형 고전위(이러한 고전위는 국소적으로 그리고 순간적으로 가해짐)로 인해 파괴되는 것을 방지하는 기술을 제공하는 것이 본 발명의 목적이다.
도 1은 액티브 매트릭스형 액정 디스플레이의 구성을 개략적으로 도시한 도면.
도 2a 내지 도 2e는 액티브 매트릭스형 회로의 제조 단계들을 도시한 도면.
도 3은 플라즈마에서 이온 에너지의 분포를 도시한 도면.
도 4a 및 도 4b는 종래의 박막 트랜지스터를 제조하는 단계들을 도시한 도면.
도 5a 및 도 5b는 액티브 매트릭스형 회로의 예를 도시한 도면.
도 6a 및 도 6b는 본 발명의 실시예에 따른 방전 패턴의 예들을 도시한 도면.
도 7은 본 발명에 따른 기록 패턴을 도시한 도면.
도 8a 내지 도 8d는 본 발명의 전기 광학 디바이스를 이용하는 응용들의 예들을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
31 : 충간 절연막 100 : 제 1 배선
101 : 게이트 배선 102 : 소스 배선
106 : 박막 트랜지스터 110 : 게이트 전극
206 : 제 1 절연막 207 : 제 2 절연막
211 : 소스 전극 214 : 도전 패턴
도 2a 내지 도 2e에서 제조 단계들의 특정 예에서 도시된 바와 같이, 본 명세서에 기재된 본 발명은, 한 양태에서,
박막 트랜지스터의 게이트 전극으로 연장하는 제 1 배선(wiring)(100)을 형성하는 단계와,
상기 제 1 배선상에 제 1 절연막(206)을 형성하는 단계와,
상기 절연막상에 박막 트랜지스터의 소스 영역(211)에 접속된 제 2 배선(102)을 형성하는 단계와,
상기 제 2 배선상에 제 2 절연막(207)을 형성하는 단계와,
상기 제 2 절연막상에 도전 패턴(214)을 형성하는 단계를 포함하고,
상기 제 1 및/또는 제 2 배선은 방전 패턴(도 6a 및 도 6b 참조 또는 도 7 참조)을 가지도록 형성되고,
상기 도전 패턴을 형성함과 동시에 상기 제 1 및/또는 제 2 배선들은 절단되는(도 2e 참조) 것을 특징으로 한다.
상기 기술된 구성에서, 각 절연막들은 다층 구조를 가질 수 있다.
본 발명의 다른 양태에 따라, 도 2a 내지 도 2e에서 제조 단계들의 특정 예에 도시된 바와 같이,
제 1 의 다수의 배선들(101)을 형성하는 단계와,
상기 제 1 의 다수의 배선들 상에 제 1 절연막(206)을 형성하는 단계와,
상기 제 1 절연막 상에 격자(lattice)의 형태로 상기 제 1 의 다수의 배선들에 직각인 제 2 의 다수의 배선들(102)을 형성하는 단계와,
상기 제 2 의 다수의 배선들 상에 제 2 절연막(207)을 형성하는 단계와,
상기 제 2 절연막 상에 도전 패턴(214)을 형성하는 단계를 포함하고,
상기 제 1 및/또는 제 2 배선들은 방전 패턴(도 6a 및 도 6b 참조 또는 도 7 참조)을 가지도록 형성되고,
상기 제 1 및/또는 제 2 배선들은 상기 도전 패턴의 형성과 동시에 절단(도 2e 참조)되는 것을 특징으로 하는, 액티브 매트릭스 회로(도 1 참조)를 제조하는 공정이 제공된다.
본 발명은, 다른 양태에서,
액티브 매트릭스 회로를 구성하는 배선들을 형성하는 단계와,
상기 배선들 상에 절연막을 형성하는 단계와,
상기 절연막 상에 도전 패턴을 형성하는 단계를 포함하고,
상기 배선들은 방전 패턴을 포함하고,
상기 방전 패턴을 포함하는 그 배선들은, 상기 도전 패턴이 형성되면 절단되는 것을 특징으로 한다.
예를 들어, 이 구성은 도 6a, 도 6b 및 도 7에 도시된 바와 같이 방전 패턴들이 도 1에서 100 및 114로 나타낸 단락 배선들에 형성되고 화소 전극(214)의 패터닝동안 매트릭스의 형태로 제공된 배선들(101 및 102)과 분리될 때 사용된다.
본 발명은, 다른 양태에서,
액티브 매트릭스 회로를 구성하는 배선들을 형성하는 단계와,
상기 배선들 상에 절연막을 형성하는 단계와,
상기 절연막 상에 도전 패턴을 형성하는 단계를 포함하고,
상기 배선들이 방전 패턴을 포함하고,
상기 방전 패턴은, 상기 도전 패턴이 형성될 때, 상기 액티브 매트릭스 회로를 구성하는 배선들로부터 분리되는 것을 특징으로 한다.
도 2a 내지 도 2e에 도시된 공정에서, 배선들을 상호 접속하기 위한 상기 배선들(100 및 114)은 상기 화소 전극(214)의 패터닝동안 절단되고, 상기 화소 전극이 패터닝되기 전에 상기 배선들이 단락 가능하게 한다.
이는 플라즈마 처리를 사용한 제조하에서 반도체 디바이스의 절연막에 국부적 고전압이 인가되는 현상을 억제할 수 있다. 또한, 상기 화소 전극의 패터닝동안 이러한 단락 부분을 절단하는 단계를 사용함으로써, 더 이상 제조 단계의 증가를 수반하지 않는 구성이 사용될 수 있다.
게다가, 배선들을 상호 접속하기 위해, 상기 배선들(100 및 114) 상에 도 6 및 도 7에 도시된 방전 패턴들을 제공함으로써, 상기 배선들(100 및 114)을 통해 전파되는 펄스 전위가 제조 단계 중간에 감소되거나 제거될 수 있다.
(실시예)
이제 본 발명의 제 1 실시예가 기술될 것이다.
도 1에 도시된 바와 같이 액티브 매트릭스형 액정 디스플레이의 구성에서,본 실시예는 103, 104, 및 105로 나타낸 영역들이 화소 전극(도 1에는 도시되지 않음)이 패터닝될 때 에칭에 의해 제거되는 것을 특징으로 한다.
본 실시예는 액티브 매트릭스 영역에 제공되며 서로 접속되는 소스 배선과 게이트 배선을 최종 단계에서 분리하는 단계를 참조하여 기술될 것이다.
화소 전극은 최종 단계에서 형성되며 그 형성 후에는 플라즈마를 사용하는 제조 단계는 존재하지 않는다. 따라서, 화소 전극을 형성하는 단계는 플라즈마를 이용하는 최종 단계로 간주될 수 있다.
본 실시예에서, 예를 들어, 게이트 배선(101)과 소스 배선(102)은 화소 전극의 형성 전에 109로 표시된 단락 배선에 의해 접속되어 있다(이 배선은 게이트 배선(101)의 형성과 동시에 형성된다),
즉, 소스 및 게이트 배선들은 플라즈마가 사용되는 최종 단계까지 전기적으로 단락된다. 즉, 박막 트랜지스터(106)의 게이트 전극(110)과 소스 전극(211)은 접속되고 동일한 전위로 된다.
이는 비록 국부적 고전압이 불가피하게 인가된다 하더라도, 수십 볼트 이상의 전압이 박막 트랜지스터(106)의 게이트 전극(110)과 소스 전극(211)(도 1의 소스 배선(102)으로 연장하여 제공되는)간에 인가되는 상황을 방지한다. 이는 플라즈마에 의해 유도된 고전위 펄스에 기인한 제조 하에서 박막 트랜지스터의 파괴를 방지할 수 있다.
화소 전극들용 ITO의 침착(deposition) 후에, 이 배선들은 회로를 완성하기 위해 화소 전극들의 패터닝 동안 103으로 표시된 영역에서 절단된다. 도 1은 이러한 절단이 동시에 실행되는 104 및 105로 표시된 다른 영역들을 도시한다.
도 1에 도시된 구성은 게이트 배선들(101 및 112)과, 또한 소스 배선들(102 및 108)이 모두 제조 공정 동안 동일한 전위가 되도록 한다. 게다가, 플라즈마 또는 전기 방전을 이용한 막 형성 단계 또는 에칭 단계 동안 불필요한 전위차가 생성되는 문제를 해결할 수 있다.
도 2a 내지 도 2e는 도 1에 도시된 구성의 제조 단계를 도시한 단면도이다. 도 2a 내지 도 2e는, 도 1에 도시된 구성에서 박막 트랜지스터(106)의 제조 흐름단면도, 선 A-A'을 따라 취해진 게이트 배선(101)으로부터 연장하는 단락선(100)의 단면의 제조 흐름도, 및 선 B-B'을 따라 취해진 소스 배선(102)으로부터 연장하는 단락 배선(114)의 단면의 제조 흐름도를 도시한다(실제로 얻어진 단면 구성은 도 2a 내지 도 2e에 도시된 것과 상이할 것이다).
이제 도 2a 내지 도 2e에 도시된 제조 단계에 대해 기술할 것이다. 도 2a에 도시된 바와 같이, 실리콘 산화막(도시되지 않음)이 먼저 유리 기판(201) 상에 베이스 코팅막으로서 형성된다. 도 1에 도시된 바와 같은 구조가 이 유리 기판(201) 상에 제공된다.
다음으로, 비결정성(amorphous) 실리콘막이 플라즈마 CVD 또는 감압열(low pressure thermal) CVD를 사용하여 500Å의 두께로 형성된다. 이 비결정성 실리콘 막의 두께는 약 200Å 내지 2000Å 일 수 있다. 다음으로, 레이저 빔 조사 및/또는 열 처리가 막 상에 실행된다. 그 결과, 도면에 도시되지 않은 결정(crystallized) 실리콘막이 제공된다.
그 결정 실리콘막(도시되지 않음)은 패터닝되어 도 2a에 202로 나타낸 박막 트랜지스터의 액티브층을 형성한다. 다음으로, 게이트 절연막으로 기능하는 실리콘 산화막(203)이 플라즈마 CVD 또는 스퍼터링을 사용하여 1000Å의 두께로 형성된다.
중량에서 0.2%를 차지하는 스칸듐을 포함하는 알루미늄막(도시되지 않음)이 스퍼터링을 사용하여 5000Å의 두께로 형성된다. 알루미늄막에 매우 적은 양의 스칸듐을 넣는 목적은 힐락들(hillocks)과 위스커들(whiskers)의 생성을 억제하기 위함이다. 힐락 및 위스커는 알루미늄의 이상 성장(abnormal growth)의 결과로 형성된 각(角; horn)형 또는 가시(thorn)형 돌기(projection)이다.
다음으로, 알루미늄막은 패터닝되어 게이트 배선(101)과 게이트 배선(101)으로부터 연장하는 게이트 전극(110)을 형성한다. 또한, 게이트 배선(101)으로부터 연장하는 단락 배선(100)이 동시에 형성된다.
비록 도 2에 도시되지는 않았지만, 도 1에서 109로 나타낸 단락 배선도 이 단계에서 동시에 형성된다. 게이트 배선(101), 그 게이트 배선으로부터 연장하는 게이트 전극(110), 및 그 게이트 배선(101)으로부터 연장하는 단락 배선(100)은 "제 1 층 배선"으로 언급된다.
또한, 다른 실시예를 참고로 뒤에서 상세히 설명하겠지만, 단락 배선에는 방전되거나 유도된 고전위 펄스를 감소시키거나 제거하기 위한 패턴이 제공된다. 다음으로, 전해 용액에서, 게이트 전극(110), 게이트 배선(101), 및 게이트 배선으로부터 연장하는 단락 배선들(100 및 109)을 애노드(anode)로 하는 양극화(anodization)가 실행된다. 이 단계에서, 도 2a에 도시된 양극 산화막들(204및 205)이 형성된다.
그 양극 산화막들이 500Å의 두께로 형성된다. 그 양극 산화막들은, 배선들간의 단락이 발생하지 않도록 힐락의 발생을 억제하는데 효과적이다. 따라서, 도 2a에 도시된 상태가 얻어진다.
그 양극화 단계는 전해 용액으로서 수산화 암모니아로 중화한 타타르산(tartaric acid) 3%를 포함하는 에틸렌 글리콜 용액(ethylene glycol solution)을 사용한다. 또한, 이 전해 용액에서 애노드(anode) 및 캐소드(cathode)로 각각 기능하는 알루미늄 패턴과 플래티늄간에 전류를 흐르게 함으로써 실행된다.
다음으로 불순물 이온들이 도 2a에 도시된 상태에서 주입된다. 이 단계에서, 소스 영역(211)과 드레인 영역(212)은 자기 정렬(self-alignment) 방식으로 형성된다(도 2b).
다음으로, 실리콘 산화막 또는 실리콘 질화막이 제 1 층간 절연막(206)으로서 플라즈마 CVD를 사용하여 5000Å의 두께로 형성된다. 실리콘 산화막 및 실리콘 질화막으로 구성된 적층막(laminated film) 또는 실리콘 산화 질화막은 이 층간 절연막으로 사용될 수 있다. 실리콘 산화 질화막은 가스 소스로 TEOS 가스 및 N2O 가스의 가스 혼합을 이용하여 플라즈마 CVD를 사용하여 형성된다.
다음으로, 콘택트 홀(contact hole)은 건식 에칭을 사용하여 형성된다. 더 미세한 패턴을 향한 최근의 추세는 이방성 에칭이 이용될 수 있는 건식 에칭법의 사용을 증진시킨다.
건식 에칭이 사용되더라도, 제조하에서 박막 트랜지스터는 플라즈마에 의해 유도된 고전위 펄스에 의해 파괴되는 것이 방지된다. 이는 배선들과 전극들이 동일한 전위를 갖도록 서로 접속되기 때문이고, 예를 들어, 게이트 절연막(203)에, 큰 전위차가 인가되는 것을 방지하기 때문이다.
다음으로, 티타늄막, 알루미늄막, 및 다른 티타늄막으로 구성된 3층막이 제 2층 배선들로 형성된다. 3층막은 스퍼터링을 사용하여 형성된다. 이 경우, 배선들과 전극들간의 큰 전위차의 생성도 억제된다.
그후 상기 기술된 바와 같이 형성된 3층막은 패터닝되어 소스 배선(102)(소스 영역(211)에 접촉하도록 연장하는), 드레인 전극(113), 및 소스 배선(102)으로 연장하는 단락 배선(114)을 형성한다(도 2b).
이 전극들과 배선들은 "제 2 층 배선"으로 언급된다. 이 전극들과 배선들이 제공된 위치들간의 관계는 도 1에 도시된 바와 같다.
도 2a 내지 도 2e에서, 게이트 배선(101)(도 1 참조)으로부터 연장하는 게이트 전극(110), 및 게이트 배선(101)으로부터 연장하는 배선(100)에 의해 형성된 상기 제 1 층 배선(도 1에서 실선으로 나타냄)은, 소스 배선(102)과 소스 배선으로 부터 연장하는 배선(114)에 의해 형성된 제 2 층 배선(도 1에서 점선으로 나타냄)으로부터 층간 절연막(206)에 의해 수평 방향으로 분리된다. 그러나, 이 배선들은 도 1에 도시된 단락 배선(109)을 통해 서로 접속(단락)된다.
도 2b에 도시된 상태가 얻어진 후, 실리콘 산화막 또는 실리콘 질화막이 제 2 층 절연막(207)으로서 형성된다(도 2c).
상기 제 2 층 절연막(207)이 형성되면, 모든 전극들 및 배선들은 단락된다. 그러므로, 플라즈마의 영향하에서 불필요한 전위차의 생성을 억제할 수 있다. 또한, 고전압의 국부적 인가로 인한 결점의 발생을 억제할 수 있다.
또한, 드레인 전극(113)과 후에 형성되는 화소 전극(214)(도 2e 참조)을 접속시키는 콘택트 홀(208)이 형성된다.
또한, 개구(209)가 동시에 형성되어 제 1 층 배선인 게이트 배선(101)으로 부터 연장하는 단락 배선(100)을 영역(105)에서 노출시킨다(도 2e 참조).
더욱이, 개구(210)가 동시에 형성되어 제 2 층 배선인 소스 배선(102)으로 부터 연장하는 단락 배선(114)을 영역(104)에서 노출시킨다(도 2e 참조).
이 개구들도 건식 에칭을 사용하여 형성된다. 이 단계에서, 배선들과 전극 들이 동일한 전위로 상호 접속되기 때문에 배선들과 전극들간의 플라즈마에 의해 유도되는 고전위의 영향을 억제할 수 있다.
도 2c에서와 같이, 제 1 층 배선(100)과 제 2 층 배선(114)으로 연장하는 개구들(209 및 210)이 이 단계에서 동시에 형성된다.
다음으로, ITO막(213)이 화소 전극을 형성하기 위해 스퍼터링을 사용하여 형성된다. 이 화소 전극의 형성 동안, 배선들 및 전극들이 동일한 전위이기 때문에 플라즈마의 영향하에서 배선들과 전극들간의 불필요한 전위차의 생성을 다시 억제할 수 있다.
특히, 도 1에서 실선으로 나타낸 제 1 층 배선인 게이트 배선(101)과 점선으로 나타낸 제 2 층 배선(102)이 단락되는 상태에서 절연막과 화소 전극이 형성되는것이 중요하다. 이러한 상태에서 막 형성(및 건식 에칭)은 제 1 층 배선과 상기 제 2 층 배선간의 고전압의 인가를 억제할 수 있다.
그 결과, 예를 들어, 상기 기술된 게이트 전극(110)과 액티브층(202)간에 고전압이 인가되는 상황을 피할 수 있다. 즉, 게이트 절연막(203)에 고전압이 인가되는 것이 억제될 수 있다.
다음으로, ITO막(213)이 패터닝된다. 이 패터닝도 건식 에칭에 의해 실행될 수 있다. 배선들(100 및 114)은 이 건식 에칭에 의해 도 2e에 나타낸 영역들(105 및 104)에서 제거된다.
따라서, 배선들(100 및 114)은 영역(105 및 104)에서 절단(분리)된다. 도 2e는 배선들이 영역들(104 및 105)에서 분리된 상태를 도시한다. 또한, 영역(103)에서의 배선(109)의 분리도 동일할 단계에서 동시에 실행된다.
따라서, 액티브 매트릭스형 액정 디스플레이의 화소 영역의 회로 구성이 완성된다.
본 실시예에서, 바람직하지 않게 안테나로서 기능하는 배선들 및 전극들이 플라즈마를 이용하는 단계들 동안 전기적으로 단락되어 동일한 전위로 된다. 그러므로, 비록 고전위가 플라즈마에 의해 국부적으로 유도되더라도, 제조하에서 박막 트랜지스터가 그에 의해 파괴되는 것을 방지할 수 있다.
이제 본 발명의 제 2 실시예가 기술될 것이다.
본 실시예는 도 5b에 도시된 등가 회로를 갖는 액티브 매트릭스형 액정 디스플레이의 화소 영역의 구성에 관한 것이다. 도 5a는 평면도로서 상기에서 보이듯이도 5b에 도시된 것과 등가 회로를 갖는 구성을 도시한다.
도 5a 및 도 5b에서, 502는 게이트 배선을, 501은 소스 배선을 나타낸다. 게이트 및 소스 배선은 매트릭스의 형태로 제공되고, 512, 513, 및 514로 나타낸 화소 전극들은 2개의 배선들에 의해 둘러싸인 영역에 제공된다.
도 5a에 도시된 구성에서, 게이트 배선(502)과 커패시터 배선(503)은 "M"자의 형태로 제공된 반도체층(액티브층)을 가로질러 도 5b에 도시된 바와 같은 회로 구성을 제공한다.
도 5b와 같이, 게이트 배선(502)과 커패시터 배선(503)이 직접적으로 접속되면, 회로는 작동하지 않을 것이다. 또한, 게이트 배선(502)과 커패시터 배선(503)은 동일한 도전막을 패터닝함으로써 형성된다.
이러한 구성에서, 예를 들어, 절연막이 그 배선들을 덮도록 형성될 때, 게이트 배선(502)과 커패시터 배선(503)간에 고전압이 인가될 수 있다. 도 5b와 같이, 게이트 배선(502)과 커패시터 배선(503)간에 고전압이 인가되면, 그 사이에 형성된 트랜지스터 및 MOS 커패시터는 파괴된다.
이를 고려할 때, 본 실시예의 구성은 게이트 배선(502)과 커패시터 배선(503)이 화소 전극(513)(이 화소 전극이 최종 단계에서 형성됨)이 형성될 때까지 500으로 나타낸 영역에서 접속되고, 그 영역(500)은 화소 전극(513)이 패터닝되면 절단되는 것을 특징으로 한다.
이러한 구성은 제조 단계들에서 증가 없이 고전압이 게이트 배선(502)과 커패시터 배선(503)간에 인가되는 것을 방지할 수 있다.
이제 본 발명의 제 3 실시예가 기술될 것이다.
본 실시예는 도 1에 도시된 단락 배선들(109, 114, 및 100)의 패턴들의 형상에 관한 것이다.
플라즈마에 의해 유도된 펄스형 고전위는 국부적 이상 방전에 의해 생성된다. 그러므로, 펄스형 고전위가 유도되는 위치들은 불특정의 국부 영역이다.
큰 영역을 갖는 액티브 매트릭스 영역의 경우, 플라즈마에 의해 유도되는 고전위 펄스는 장거리에 걸쳐 배선에서 전파될 수 있다. 이 경우, 비록 배선들 및 전극들이 동일한 전위라 하더라도, 상기 기술된 바와 같이 전파된 고전위 펄스의 영향은 중요하다.
본 실시예는 이 경우에 효과적인 구성에 관한 것이다. 본 실시예에서, 도 6a 및 도 6b에 도시된 바와 같은 패턴들이 단락 배선들(109, 114 및/또는 100)의 일부분에 형성된다.
도 6a는 배선(601)을 통해 전파되었던 고전위 펄스 파형을 602로 나타낸 영역에서 감소 또는 제거하기 위한 배선 패턴을 도시한다. 이 배선 패턴의 목적은 602로 나타낸 영역에서 펄스의 충돌(collision)을 야기시켜 그것에 의해 상기 영역에서 에너지를 방전시키는 것이다.
100 및 114로 나타낸 단락 배선들의 중간 또는 끝에서 도 6a에 도시된 패턴을 제공하는 것이 효과적이다. 이는 고전위 펄스가 배선을 여러 번 왕복하는 것을 방지하는 데도 효과적이다.
도 6b는 접지 전위를 갖는 실선(603)에 의해 둘러싸인 방전용 패턴(605)을포함하는 배선(604)을 도시한다.
이러한 패턴을 100 및 114로 나타낸 단락 배선의 끝에 제공하는 것도 효과적이다. 또한, 액티브 매트릭스 영역과 주변 구동 회로 영역간의 접속에 제공될 때도 효과적이다.
본 실시예에 따른 패턴은, 배선의 임피던스가 패턴의 제공에 따라 국부적으로 변화(증가 또는 감소)하고, 따라서, 배선을 통해 고주파수 펄스들의 전파를 방해하는 것으로 이해될 수 있다.
도 7에서, 2개의 인접 배선들(701 및 703)은 배선 패턴(702)에 의해 접속된다. 이러한 구성은 배선들(701 및 703)을 통해 전파된 고전위 펄스들이 패턴 영역(702)에서 충돌하여 거기서 방전되는 기능을 갖는다.
100 및 114로 나타낸 단락 배선들의 끝과 액티브 매트릭스 영역을 벗어난 영역에 도 7에 도시된 패턴을 제공하는 것이 효과적이다. 도 7에 도시된 패턴을 제공함으로써, 고전위 펄스들이 액티브 매트릭스 회로에서 모든 방향으로 전파되는 것을 방지할 수 있다.
본 명세서에 기재된 본 발명은 플라즈마에 의해 유도되는 펄스형 고전위에 기인한 제조하의 반도체 디바이스의 파괴를 방지할 수 있다. 특히, 이는 임의의 특정 제조 단계를 부가하지 않고 달성될 수 있다.
본 발명에 따른 액티브 매트릭스 디바이스는 액정 디스플레이 또는 전자 발광 디스플레이와 같은 전기 광학 디바이스에 사용될 수 있다. 그 전기 광학 디바이스는 이하의 전자 디바이스들에 사용될 수 있다.
도 8a는 디지털 스틸 카메라 또는 전자 카메라로 불리는 디바이스를 도시한다. 그 디바이스는 CCD 카메라로 전자적으로 촬영한 이미지를 저장하는 기능을 갖는다. 그 CCD 카메라는 카메라 부분(2002)에 배치된다. 또한 그 디바이스는 본체(2001)에 배치된 디스플레이 디바이스(2003)에서 이미지를 디스플레이하는 기능을 갖는다. 더욱이, 그 디바이스가 모든 종류의 통신 설비 및 정보 터미널로 이용되는 정보 메모리 수단을 갖는다는 것은 이미 공지되어 있다. 그 디바이스의 작동은 작동 버튼(2004)에 의해 실행된다.
도 8b는 휴대용 개인용 컴퓨터를 도시한다. 그 디바이스는, 열고 닫을 수 있는, 커버(2102) 상에 디스플레이 디바이스(2104)를 가지며, 모든 종류의 정보를 키보드(2103)에서 입력할 수 있고 다양한 작동을 실행할 수 있다.
도 8c는 평면 패널 디스플레이를 이용한 차량 네비게이션 시스템의 일례를 도시한다. 그 차량 내비게이션 시스템은 안테나부(2304)와 디스플레이 디바이스(2302)로 구성된 본체(body)를 갖는다. 네비게이션에 필요한 모든 종류의 정보를 변경하는 것은 작동 버튼(2303)에 의해 실행된다. 또한, 다양한 종류의 작동은 일반적으로 도시되지 않는 원격 제어 디바이스에 의해 실행된다.
도 8d는 투영형(Projection type) 액정 디스플레이 디바이스의 일례를 도시한다. 도면에서, 광원(2402)에서 방사된 빛은 액정 디스플레이 디바이스(2403)에 의해 이미지로 광학적으로 변조된다. 그 이미지는 미러들(2404 및 2405)에 의해 반사되어 화면(2406) 상에 투영된다.
본 발명은 양호한 실시예를 참고로 기술되었지만, 본 발명의 관점은 상기 실시예에 기재된 특정 구조들에 한정되지 않음을 이해할 수 있을 것이다. 본 발명의 효과는 제조 단계들에서 반도체 디바이스들이 파괴되는 문제점을 해결하는 기술을 제공하는 것이다. 특히, 제조하에서 반도체 디바이스들이 플라즈마애 의해 가해진 펄스형 고전위(이러한 고전위는 국소적으로 그리고 순간적으로 가해짐)로 인해 파괴되는 것을 방지한다.
Claims (7)
- 다수의 화소들을 갖는 반도체 디바이스를 제조하는 방법에 있어서, 상기 각각의 화소들은:박막 트랜지스터를 위한 게이트 전극을 포함하는 제 1 배선을 기판 위에 형성하는 단계와;상기 제 1 배선 상에 층간 절연체를 형성하는 단계와;상기 층간 절연체 상에 제 2 배선을 형성하는 단계로서, 상기 제 2 배선은 상기 박막 트랜지스터의 소스 및 드레인 영역들 중 하나에 접속되는, 상기 제 2 배 선을 형성하는 단계와;상기 제 2 배선 위에 제 2 층간 절연체를 형성하는 단계와;상기 제 2 층간 절연체 상에 도전막을 형성하는 단계와;그리고 나서, 에칭에 의해 상기 도전막을 패터닝하는 단계를 포함하며;상기 제 1 및 제 2 배선들은 적어도 상기 제 2 층간 절연체와 상기 도전막의 형성 동안 서로 단락되어 있고,상기 제 1 및 제 2 배선들 중 적어도 하나는 고전위 펄스 파형을 감소시키기 위한 적어도 하나의 배선 패턴이 제공되며, 상기 적어도 하나의 배선 패턴은 주로 제 1 방향으로 연장하고 상기 배선 패턴의 일부분은 물결 패턴(undulate pattern)을 가지는, 반도체 디바이스 제조 방법.
- 다수의 화소들을 갖는 반도체 디바이스의 제조 방법에 있어서, 상기 각각의 화소들은:박막 트랜지스터를 위한 게이트 전극을 포함하는 제 1 배선을 기판 위에 형성하는 단계와;상기 제 1 배선 상에 층간 절연체를 형성하는 단계와,상기 층간 절연체 상에 제 2 배선을 형성하는 단계로서, 상기 제 2 배선은 상기 박막 트랜지스터의 소스 및 드레인 영역들 중 하나에 연결되어 되어 있는, 상기 제 2 배선의 형성 단계와;상기 제 2 배선 위에 제 2 층간 절연체를 형성하는 단계와;상기 제 2 층간 절연체 상에 도전막을 형성하는 단계와;그리고 나서, 에칭에 의해 상기 도전막을 패터닝하는 단계를 포함하고,상기 제 1 및 제 2 배선들은 적어도 상기 제 2 층간 절연체 및 상기 도전막의 형성 동안에 서로 단락되어 있고,상기 제 1 및 제 2 배선들 중 적어도 하나는 방전 패턴이 제공되며,상기 방전 패턴은, 상기 방전 패턴과 접지 전위를 갖는 라인 간에 고전위 펄스를 방전하기 위해, 상기 접지 전위를 갖는 라인에 의해 둘러싸여 있는, 반도체 제조 방법.
- 다수의 화소들을 갖는 반도체 디바이스를 제조하는 방법에 있어서, 상기 각각의 화소들은:기판위에 박막 트랜지스터를 위한 게이트 전극을 포함하는 제 1 배선을 형성하는 단계와,상기 제 1 배선 상에 층간 절연체를 형성하는 단계와;상기 층간 절연체 상에 제 2 배선을 형성하는 단계로서, 상기 제 2 배선은 상기 박막 트랜지스터의 소스 및 드레인 영역들 중 하나에 연결되어 있는, 상기 제 2 배선의 형성 단계와;상기 제 2 배선 위에 제 2 층간 절연체를 형성하는 단계와;상기 제 2 층간 절연체 상에 도전막을 형성하는 단계와;그리고 나서, 에칭에 의해 상기 도전막을 패터닝하는 단계를 포함하고,상기 제 1 및 제 2 배선들은 적어도 상기 제 2 층간 절연체 및 상기 도전막의 형성 동안에 서로 단락되어 있고,상기 제 1 및 제 1 배선들 중 적어도 하나는 방전 패턴이 제공되며, 상기 방전 패턴은 적어도 두 개의 이웃하는 라인들과 상기 두 개의 이웃하는 라인들을 전기적으로 연결하는 배선 패턴을 포함하는, 반도체 디바이스 제조 방법.
- 제 1 항 또는 제 2 항 또는 제 3 항에 있어서, 상기 제 2 층간 절연체의 형성 단계는 플라즈마를 사용하여 실행되는, 반도체 디바이스 제조 방법.
- 제 1 항 또는 제 2 항 또는 제 3 항에 있어서, 상기 도전막의 형성 단계는 플라즈마를 사용하여 실행되는, 반도체 디바이스 제조 방법.
- 제 1 항 또는 제 2 항 또는 제 3 항에 있어서, 상기 제 1 및 제 2 배선들은 상기 패터닝 단계에 의해 서로 전기적으로 분리되는, 반도체 디바이스 제조 방법.
- 제 1 항 또는 제 2 항 또는 제 3 항에 있어서, 상기 반도체 디바이스는 디지털 스틸 카메라 또는 전자 카메라, 휴대용 개인 컴퓨터, 차량 네비게이션 시스템, 투영형(projection type) 액정 디스플레이 디바이스의 그룹에서 선택되는, 반도체 디바이스 제조 방법.
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