JPS6310558A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPS6310558A JPS6310558A JP61154026A JP15402686A JPS6310558A JP S6310558 A JPS6310558 A JP S6310558A JP 61154026 A JP61154026 A JP 61154026A JP 15402686 A JP15402686 A JP 15402686A JP S6310558 A JPS6310558 A JP S6310558A
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Classifications
-
- H01L27/0251—
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶表示装置等のフラットディスプレイに係わ
〕、特に各表示素子にアクティブ素子を付設したアクテ
ィブ・マトリックス方式のフラットディスプレイに関す
るものである。
〕、特に各表示素子にアクティブ素子を付設したアクテ
ィブ・マトリックス方式のフラットディスプレイに関す
るものである。
従来は、文字１図形あるいはテレビ画像を表示する装置
として、陰極線管が広く用いられてきたが、近年、表示
装置の奥行きを薄くできるという利点があるために液晶
やＥＬなどを利用したドツトマトリックス形表示装置が
注目でれるようＫなりた。しかし、このドツトマトリッ
クス形表示装置の場合、陰極線管と同等の解像度を得よ
うとしてドツト（画素）数を増すと、特に時分割型液晶
表示装置の場合、クロストークが生じて画像のコントラ
ストが著しく悪化する。これを防止するために各画素１
個１個に薄膜トランジスタ（以後ＴＦ’ｒと略称）、薄
膜ダイオード等のスイッチング素子を付設し九所絹アク
ティブマトリクス方式の表示装置が提案てれ、開発が進
められている。
として、陰極線管が広く用いられてきたが、近年、表示
装置の奥行きを薄くできるという利点があるために液晶
やＥＬなどを利用したドツトマトリックス形表示装置が
注目でれるようＫなりた。しかし、このドツトマトリッ
クス形表示装置の場合、陰極線管と同等の解像度を得よ
うとしてドツト（画素）数を増すと、特に時分割型液晶
表示装置の場合、クロストークが生じて画像のコントラ
ストが著しく悪化する。これを防止するために各画素１
個１個に薄膜トランジスタ（以後ＴＦ’ｒと略称）、薄
膜ダイオード等のスイッチング素子を付設し九所絹アク
ティブマトリクス方式の表示装置が提案てれ、開発が進
められている。
この種の表示装置の具体的に関連する先行技術としては
、日経エレクトロニクス１９８４年９月１０８号、 ｎ
ｏ、３５１．ｐｐ、２１１−２４０．が知られており、
これには液晶カラーパネル内にスイッチング用薄膜トラ
ンジスタ（ＴＦＴ ）を搭載したフラットカラーディス
プレイ装置の技術が紹介されている。
、日経エレクトロニクス１９８４年９月１０８号、 ｎ
ｏ、３５１．ｐｐ、２１１−２４０．が知られており、
これには液晶カラーパネル内にスイッチング用薄膜トラ
ンジスタ（ＴＦＴ ）を搭載したフラットカラーディス
プレイ装置の技術が紹介されている。
すなわち、このようなディスプレイでは、第７図に示す
よりにマトリックス状にゲート線１とドレイン線２とが
交差して配列され、それによって各機１．２で囲まれた
各領域に配置した各表示素子３を個々のアクティブ素子
４によりスイツナング駆動させる構成を肩しており、こ
のアクティブ素子４のスイッチオンのとき１表示素子３
に画像情報が表示され、スイッチオフのとき、その情報
が保持てれる。
よりにマトリックス状にゲート線１とドレイン線２とが
交差して配列され、それによって各機１．２で囲まれた
各領域に配置した各表示素子３を個々のアクティブ素子
４によりスイツナング駆動させる構成を肩しており、こ
のアクティブ素子４のスイッチオンのとき１表示素子３
に画像情報が表示され、スイッチオフのとき、その情報
が保持てれる。
しかしながら、このように構成されるフラットディスプ
レイは、パネルへの脱着時もしくはプロセスの途中で発
生する静電気によってアクティブ素子４が破壊もしくは
性能を劣化てせるという問題があった。
レイは、パネルへの脱着時もしくはプロセスの途中で発
生する静電気によってアクティブ素子４が破壊もしくは
性能を劣化てせるという問題があった。
本発明の目的はアクティブ素子を静電破壊から保護する
ことができるフラットディスプレイを提供することにあ
る。
ことができるフラットディスプレイを提供することにあ
る。
本発明の一実施例によれば、ゲート線およびドレイン線
に、静電気をアースに導通させる保護トランジスタを設
けることＫよシ、アクティブ素子の静電破壊を回避した
フラットディスプレイが提供てれる。
に、静電気をアースに導通させる保護トランジスタを設
けることＫよシ、アクティブ素子の静電破壊を回避した
フラットディスプレイが提供てれる。
本発明における保護トランジスタは、静電気が印加式れ
ると、ゲートがオンしてアースと導通てれる。
ると、ゲートがオンしてアースと導通てれる。
次に図面を用いて本発明の詳細な説明する。
第１図は本発明によるフラットディスプレイの一実施例
を示す回路構成図である。同図において、Ｘは走査線、
Ｙは信号線、ＴＦＴはアクティブ素子としての薄膜トラ
ンジスタ、ＬＣは例えば液晶表示素子等の表示素子でお
シ、１個の薄膜トランジスタＴＰＴと表示素子ＬＣとで
一画素ＦＩＸを構成している。また、これらの画素ＰＩ
Ｘが走査線Ｘと信号線Ｙとの間にマトリックス状に接続
されて液晶表示装置Ｌ■のパネル凰が構成式れている。
を示す回路構成図である。同図において、Ｘは走査線、
Ｙは信号線、ＴＦＴはアクティブ素子としての薄膜トラ
ンジスタ、ＬＣは例えば液晶表示素子等の表示素子でお
シ、１個の薄膜トランジスタＴＰＴと表示素子ＬＣとで
一画素ＦＩＸを構成している。また、これらの画素ＰＩ
Ｘが走査線Ｘと信号線Ｙとの間にマトリックス状に接続
されて液晶表示装置Ｌ■のパネル凰が構成式れている。
ＬＶＳはＬＣＤ垂直走査回路であり、各薄膜トランジス
タＴＰＴのゲート電極に各走査線Ｘを介して走査スイッ
チング信号を印加する。部はＬＣＤ水平走査回路であシ
、薄膜トランジスタＴＰＴのソース・ドレイン電極に項
次選択的にビデオ信号を印加する。ＥはパネルＰＮＬの
周辺部に形成されたアースライン、ＴＦＴ １は各信号
＠ＹとアースラインＥとの間にそれぞれ接続された第１
の保護用薄膜トランジスタ、ＴＦＴ２は各走査線Ｘとア
ースラインＥとの間にそれぞれ接続てれた第２の保護用
薄膜トランジスタである。
タＴＰＴのゲート電極に各走査線Ｘを介して走査スイッ
チング信号を印加する。部はＬＣＤ水平走査回路であシ
、薄膜トランジスタＴＰＴのソース・ドレイン電極に項
次選択的にビデオ信号を印加する。ＥはパネルＰＮＬの
周辺部に形成されたアースライン、ＴＦＴ １は各信号
＠ＹとアースラインＥとの間にそれぞれ接続された第１
の保護用薄膜トランジスタ、ＴＦＴ２は各走査線Ｘとア
ースラインＥとの間にそれぞれ接続てれた第２の保護用
薄膜トランジスタである。
これらの保護用薄膜トランジスタＴＦＴ１ 、ＴＦＴ２
は、第２図にその要部平面図で示すようにゲート電極Ｇ
上に図示しないＳ、Ｎ絶縁膜およびａ−３１等の半導体
膜を介して形成されるソース電極Ｓおよびドレイン電極
りのパターン幅をＷ（チャンネル幅）。
は、第２図にその要部平面図で示すようにゲート電極Ｇ
上に図示しないＳ、Ｎ絶縁膜およびａ−３１等の半導体
膜を介して形成されるソース電極Ｓおよびドレイン電極
りのパターン幅をＷ（チャンネル幅）。
両電極Ｓ、Ｄ間の距離をＬ（チャンネル長）としたとき
、Ｗ／Ｉ、が約５００／１０μｍ程度と前述したアクテ
ィブ素子としての薄膜トランジスタＴ灯のＷ／Ｌキ５０
／１０μｍに対して大きなパターン寸法を有して低イン
ピーダンス化てれている。また、この保護用薄膜トラン
ジスタＴＦ’ｒ１． Ｔｐ７２は、第４図に示すように
ガラス基板ＳＵＢ上にアースラインＥおよび走査線Ｘを
クロム配線パターンで形成し、この配線上に窒化シリコ
ン膜ＳＩＮ 、アモルファス７リコン漠ＡＳＩ等を積層
形成して所喪部のアモルファスシリコンＡＳＩのみをパ
ターニングして形成し、しかる後、窒化シリコン膜ＳＩ
Ｎ上の信号＠Ｙ、アースラインＥおよび保護用薄膜トラ
ンジスタＴＦＴ２のゲート電極をクロムとアルミニウム
との積層膜で形成する。
、Ｗ／Ｉ、が約５００／１０μｍ程度と前述したアクテ
ィブ素子としての薄膜トランジスタＴ灯のＷ／Ｌキ５０
／１０μｍに対して大きなパターン寸法を有して低イン
ピーダンス化てれている。また、この保護用薄膜トラン
ジスタＴＦ’ｒ１． Ｔｐ７２は、第４図に示すように
ガラス基板ＳＵＢ上にアースラインＥおよび走査線Ｘを
クロム配線パターンで形成し、この配線上に窒化シリコ
ン膜ＳＩＮ 、アモルファス７リコン漠ＡＳＩ等を積層
形成して所喪部のアモルファスシリコンＡＳＩのみをパ
ターニングして形成し、しかる後、窒化シリコン膜ＳＩ
Ｎ上の信号＠Ｙ、アースラインＥおよび保護用薄膜トラ
ンジスタＴＦＴ２のゲート電極をクロムとアルミニウム
との積層膜で形成する。
このような構成において、第１および第２の保護用薄膜
トランジスタＴＦＴ１およびＴＦｒ２は、そのゲート電
極およびドレイン電極が共にゲート電極となシ、七のソ
ース電極がアースラインＥに接続てれているので、走査
線Ｘ、信号線Ｙに静電気等の高電圧が印加てれると、こ
の薄膜トランジスタＴＦＴｌ オよヒＴＦＴ２はオン状
態となってアースラインＥに導通され、アクティブ素子
としての薄膜トランジスターτは保護される。この場合
、この薄膜トランジスタＴＰＴは、信号電圧ＶＤ−１０
Ｖ ＋その信号電流Ｉｄ−１００μＡ程度でオン動作と
なシ、そのリーク抵抗は約１０ Ω程度である。この
場合、駆動回路ＬＶＳもしくはＬＨ８のファンアウトは
通常１００μ八以上ろるので信号の伝達には同等支障は
ない。
トランジスタＴＦＴ１およびＴＦｒ２は、そのゲート電
極およびドレイン電極が共にゲート電極となシ、七のソ
ース電極がアースラインＥに接続てれているので、走査
線Ｘ、信号線Ｙに静電気等の高電圧が印加てれると、こ
の薄膜トランジスタＴＦＴｌ オよヒＴＦＴ２はオン状
態となってアースラインＥに導通され、アクティブ素子
としての薄膜トランジスターτは保護される。この場合
、この薄膜トランジスタＴＰＴは、信号電圧ＶＤ−１０
Ｖ ＋その信号電流Ｉｄ−１００μＡ程度でオン動作と
なシ、そのリーク抵抗は約１０ Ω程度である。この
場合、駆動回路ＬＶＳもしくはＬＨ８のファンアウトは
通常１００μ八以上ろるので信号の伝達には同等支障は
ない。
第５図は本発明によるフラットディスプレイの他の実施
例を示す回路構成図であシ、第１図と同一部分は同一符
号を付しである。同図において、第１図と異なる点は、
各信号線ＹとアースラインＥとの間には第１の保鏝用薄
膜トランジスタＴｋ’ＴＩに対して逆バイアスてれる第
３の保護用薄膜トランジスタＴＦＴ３がそれぞれ並列接
続てれてお夛、また各走査線ＸとアースラインＥとの間
には第２の保護用薄膜トランジスタＴＰＴ２ Ｋ対して
逆バイアスてれる第４の保護用薄膜トランジスタＴＦ’
ｒ４がそれぞれ並列接続てれている。これらの保護用薄
膜トランジスタＴＦＴ３ 、 ＴＦＴ４は、前述した第
１゜第２の保護用薄膜トランジスタＴＦ’ｒ１ 、 Ｔ
ＦＴ２ ト全く同等のパターン構成およびしきい値電圧
Ｖ、を有して形成されている。
例を示す回路構成図であシ、第１図と同一部分は同一符
号を付しである。同図において、第１図と異なる点は、
各信号線ＹとアースラインＥとの間には第１の保鏝用薄
膜トランジスタＴｋ’ＴＩに対して逆バイアスてれる第
３の保護用薄膜トランジスタＴＦＴ３がそれぞれ並列接
続てれてお夛、また各走査線ＸとアースラインＥとの間
には第２の保護用薄膜トランジスタＴＰＴ２ Ｋ対して
逆バイアスてれる第４の保護用薄膜トランジスタＴＦ’
ｒ４がそれぞれ並列接続てれている。これらの保護用薄
膜トランジスタＴＦＴ３ 、 ＴＦＴ４は、前述した第
１゜第２の保護用薄膜トランジスタＴＦ’ｒ１ 、 Ｔ
ＦＴ２ ト全く同等のパターン構成およびしきい値電圧
Ｖ、を有して形成されている。
このような構成においては、走査線Ｘ、信号線Ｙおよび
パネルＰＮＬ等に正、負の極性の異なる静電気等の高電
圧が印加式れても、正バイアスで動作する第１．第２の
保護用薄膜トランジスタＴＦ’ｒ１゜ＴＦＴ ２もしく
は負バイアスでオンする第３．第４の保護用薄膜トラン
ジスタＴＦ’ｒ３ 、 ＴＦＴ４のいずれかがオン状態
となり、高電圧がアースラインＥに導通されてアクティ
ブ素子としての薄膜トランジスタＴＰＴは保ｓｉてれる
。
パネルＰＮＬ等に正、負の極性の異なる静電気等の高電
圧が印加式れても、正バイアスで動作する第１．第２の
保護用薄膜トランジスタＴＦ’ｒ１゜ＴＦＴ ２もしく
は負バイアスでオンする第３．第４の保護用薄膜トラン
ジスタＴＦ’ｒ３ 、 ＴＦＴ４のいずれかがオン状態
となり、高電圧がアースラインＥに導通されてアクティ
ブ素子としての薄膜トランジスタＴＰＴは保ｓｉてれる
。
第６図は本発明によるフラットディスプレイの他の実施
例を示す回路構成図であ）、第１図と同一部分は同一符
号を付しである。ここで保護用薄膜トランジスタＴＦＴ
５ 、 ＴＦ’ｒ６のしきい値電圧Ｖ〒は、第３図に示
すようにＶ！＞ １５Ｖと大きく、このため、走査線Ｘ
、信号線Ｙに通常の駆動電圧が印加式れても、保護用薄
膜トランジスタＴＦ’ＴＩ又はＴＦＴ２がオンてれるこ
とはない。従って、垂直走査回路ＬＶＳ又°は水平走査
回路部の消費電力が小さくできる利点がある。一方、静
電気のように数ＫＶの電圧が印加されると、保護用薄膜
トランジスタＴＦＴ５ 、 ＴＦ’ｒ６がオン状態にな
シ、このため保護用薄膜トランジスタＴＦＴ１ 、 Ｔ
Ｆ′ｒ２もオン状態になるので、静電気のエネルギーは
アースにおとせる。
例を示す回路構成図であ）、第１図と同一部分は同一符
号を付しである。ここで保護用薄膜トランジスタＴＦＴ
５ 、 ＴＦ’ｒ６のしきい値電圧Ｖ〒は、第３図に示
すようにＶ！＞ １５Ｖと大きく、このため、走査線Ｘ
、信号線Ｙに通常の駆動電圧が印加式れても、保護用薄
膜トランジスタＴＦ’ＴＩ又はＴＦＴ２がオンてれるこ
とはない。従って、垂直走査回路ＬＶＳ又°は水平走査
回路部の消費電力が小さくできる利点がある。一方、静
電気のように数ＫＶの電圧が印加されると、保護用薄膜
トランジスタＴＦＴ５ 、 ＴＦ’ｒ６がオン状態にな
シ、このため保護用薄膜トランジスタＴＦＴ１ 、 Ｔ
Ｆ′ｒ２もオン状態になるので、静電気のエネルギーは
アースにおとせる。
以上説明したように本発明によれば、マトリックス状に
配列した走査線と信号線とで囲まれる各領域に表示素子
およびアクティブ素子を配置して各画素を構成したフラ
ットディスプレイにおいて、走査線および信号線とアー
スラインとの間にスイッチング素子を設けたことによシ
、アクティブ素子の静電破壊を確実に防止できるので、
品質、信頼性の高いフラットディスプレイが実現可能と
なるなどの極めて優れた効果が得られる。
配列した走査線と信号線とで囲まれる各領域に表示素子
およびアクティブ素子を配置して各画素を構成したフラ
ットディスプレイにおいて、走査線および信号線とアー
スラインとの間にスイッチング素子を設けたことによシ
、アクティブ素子の静電破壊を確実に防止できるので、
品質、信頼性の高いフラットディスプレイが実現可能と
なるなどの極めて優れた効果が得られる。
第１図は本発明によるフラットディスプレイの一実施例
を示す平面図、第２図は薄膜トランジスタの構成を説明
する平面図、第３図は薄膜トランジスタの特性を説明す
る図、第４図は本発明によるフラットディスプレイの構
成を示す要部斜視図、第５図および第６図は本発明によ
るフラットディスプレイの他の実施例を示す平面図、第
７図は従来のフラットディスプレイを説明する要部平面
図である。 Ｘ・・・・走査線、Ｙ・・・・信号線、ＰＩＸ・・・・
画素、ＬＣＤ・・・・液晶表示装置、ＰＮＬ・・・・パ
ネル、ＬＣ・・・・液晶表示素子、Ｅ・・・・アースラ
イン、ＬＪ（Ｓ・・・・ＬＣＤ水平走査回路、ＬＶＣ・
・・・ＬＣＤ垂直走査回路、ＴＰＴ・・・・薄膜トラン
ジスタ、Ｔ胃１ 、 ＴＦＴ２ 、 ＴＦＴ３ 。 ＴＦＴ４ 、 ＴＦ’ｒ５ 、 ＴＦＴ６−−− ・保
護用薄膜トランジスタ。 第５図 第６図
を示す平面図、第２図は薄膜トランジスタの構成を説明
する平面図、第３図は薄膜トランジスタの特性を説明す
る図、第４図は本発明によるフラットディスプレイの構
成を示す要部斜視図、第５図および第６図は本発明によ
るフラットディスプレイの他の実施例を示す平面図、第
７図は従来のフラットディスプレイを説明する要部平面
図である。 Ｘ・・・・走査線、Ｙ・・・・信号線、ＰＩＸ・・・・
画素、ＬＣＤ・・・・液晶表示装置、ＰＮＬ・・・・パ
ネル、ＬＣ・・・・液晶表示素子、Ｅ・・・・アースラ
イン、ＬＪ（Ｓ・・・・ＬＣＤ水平走査回路、ＬＶＣ・
・・・ＬＣＤ垂直走査回路、ＴＰＴ・・・・薄膜トラン
ジスタ、Ｔ胃１ 、 ＴＦＴ２ 、 ＴＦＴ３ 。 ＴＦＴ４ 、 ＴＦ’ｒ５ 、 ＴＦＴ６−−− ・保
護用薄膜トランジスタ。 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １、マトリックス状に配列した走査線と信号線とで囲ま
れる各領域に表示素子およびアクティブ素子を配列して
各画素を構成したフラットディスプレイにおいて、前記
各走査線および信号線とアースラインとの間にスイッチ
ング素子を設けたことを特徴とするフラットディスプレ
イ。 ２、前記スイッチング素子のしきい値電圧をアクティブ
素子のオン電圧よりも大としたことを特徴とする特許請
求の範囲第１項記載のフラットディスプレイ。 ３、前記スイッチング素子は駆動電圧に対して正負両方
向で動作することを特徴とした特許請求の範囲第１項記
載のフラットディスプレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154026A JPH0830823B2 (ja) | 1986-07-02 | 1986-07-02 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154026A JPH0830823B2 (ja) | 1986-07-02 | 1986-07-02 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310558A true JPS6310558A (ja) | 1988-01-18 |
| JPH0830823B2 JPH0830823B2 (ja) | 1996-03-27 |
Family
ID=15575281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154026A Expired - Lifetime JPH0830823B2 (ja) | 1986-07-02 | 1986-07-02 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830823B2 (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220289A (ja) * | 1987-03-10 | 1988-09-13 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| JPH07318980A (ja) * | 1994-03-30 | 1995-12-08 | Nec Corp | 液晶表示パネル |
| US5825439A (en) * | 1994-12-22 | 1998-10-20 | Kabushiki Kaisha Toshiba | Array substrate for display |
| US5926234A (en) * | 1994-03-02 | 1999-07-20 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US6157066A (en) * | 1993-05-18 | 2000-12-05 | Sony Corporation | Semiconductor aggregate substrate and semiconductor device with fuse structure to prevent breakdown |
| US6304305B1 (en) | 1997-10-20 | 2001-10-16 | Nec Corporation | Active matrix liquid crystal display |
| JP2001318644A (ja) * | 2000-05-08 | 2001-11-16 | Toshiba Electronic Engineering Corp | 平面表示パネル |
| US6570630B2 (en) | 1997-03-26 | 2003-05-27 | Sharp Kabushiki Kaisha | Display panel |
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| JP2005260263A (ja) * | 2005-04-18 | 2005-09-22 | Toshiba Corp | Ｘ線撮像装置 |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
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