JPH0830823B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0830823B2 JPH0830823B2 JP61154026A JP15402686A JPH0830823B2 JP H0830823 B2 JPH0830823 B2 JP H0830823B2 JP 61154026 A JP61154026 A JP 61154026A JP 15402686 A JP15402686 A JP 15402686A JP H0830823 B2 JPH0830823 B2 JP H0830823B2
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- JP
- Japan
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- thin film
- liquid crystal
- crystal display
- film transistor
- display device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶表示装置に係わり、特に各表示素子にア
クティブ素子を付設したアクティブ・マトリックス方式
の液晶表示装置に関するものである。
クティブ素子を付設したアクティブ・マトリックス方式
の液晶表示装置に関するものである。
〔従来の技術〕 従来は、文字，図形あるいはテレビ画像を表示する装
置として、陰極線管が広く用いられてきたが、近年、表
示装置の奥行きを薄くできるという利点があるために液
晶やELなどを利用したドットマトリックス形表示装置が
注目されるようになった。しかし、このドットマトリッ
クス形表示装置の場合、陰極線管と同等の解像度を得よ
うとしてドット（画素）数を増すと、特に時分割型液晶
表示装置の場合、クロストークが生じて画像のコントラ
ストが著しく悪化する。これを防止するために各画素１
個１個に薄膜トランジスタ（以後TFTと略称），薄膜ダ
イオード等のスイッチング素子を付設した所謂アクティ
ブマトリックス方式の表示装置が提案され、開発が進め
られている。
置として、陰極線管が広く用いられてきたが、近年、表
示装置の奥行きを薄くできるという利点があるために液
晶やELなどを利用したドットマトリックス形表示装置が
注目されるようになった。しかし、このドットマトリッ
クス形表示装置の場合、陰極線管と同等の解像度を得よ
うとしてドット（画素）数を増すと、特に時分割型液晶
表示装置の場合、クロストークが生じて画像のコントラ
ストが著しく悪化する。これを防止するために各画素１
個１個に薄膜トランジスタ（以後TFTと略称），薄膜ダ
イオード等のスイッチング素子を付設した所謂アクティ
ブマトリックス方式の表示装置が提案され、開発が進め
られている。
この種の表示装置の具体的に関連する先行技術として
は、日経エレクトロニクス1984年９月10日号,no.351,p
p.211-240.が知られており、これには液晶カラーパネル
内にスイッチング用薄膜トランジスタ（TFT）を搭載し
たフラットカラーディスプレイ装置の技術が紹介されて
いる。
は、日経エレクトロニクス1984年９月10日号,no.351,p
p.211-240.が知られており、これには液晶カラーパネル
内にスイッチング用薄膜トランジスタ（TFT）を搭載し
たフラットカラーディスプレイ装置の技術が紹介されて
いる。
すなわち、このようなディスプレイでは、第７図に示
すようにマトリックス状にゲート線１とドレイン線２と
が交差して配列され、それによって各線1,2で囲まれた
各領域に配置した各表示素子３を個々のアクティブ素子
４によりスイッチング駆動させる構成を有しており、こ
のアクティブ素子４のスイッチオンのとき、表示素子３
に画像情報が表示され、スイッチオフのとき、その情報
が保持される。
すようにマトリックス状にゲート線１とドレイン線２と
が交差して配列され、それによって各線1,2で囲まれた
各領域に配置した各表示素子３を個々のアクティブ素子
４によりスイッチング駆動させる構成を有しており、こ
のアクティブ素子４のスイッチオンのとき、表示素子３
に画像情報が表示され、スイッチオフのとき、その情報
が保持される。
しかしながら、このように構成されるフラットディス
プレイは、パネルへの脱着時もしくはプロセスの途中で
発生する静電気によってアクティブ素子４が破壊もしく
は性能を劣化させるという問題があった。
プレイは、パネルへの脱着時もしくはプロセスの途中で
発生する静電気によってアクティブ素子４が破壊もしく
は性能を劣化させるという問題があった。
本発明の目的はアクティブ素子を静電破壊から保護す
ることができる液晶表示装置を提供することにある。
ることができる液晶表示装置を提供することにある。
なおTFTの保護トランジスタに関する公知例には特開
昭61-79259号公報があるが、本願図面第１図に示す正方
向と負方向の保護トランジスタを並列接続して双方向ト
ランジスタにする記載はない。また特開昭60-86587号公
報には保護トランジスタに双方向導電型トランジスタを
用いることが記載されているが、本願図面第１図に示す
正方向と負方向の保護トランジスタを並列接続して双方
向トランジスタにする記載はない。
昭61-79259号公報があるが、本願図面第１図に示す正方
向と負方向の保護トランジスタを並列接続して双方向ト
ランジスタにする記載はない。また特開昭60-86587号公
報には保護トランジスタに双方向導電型トランジスタを
用いることが記載されているが、本願図面第１図に示す
正方向と負方向の保護トランジスタを並列接続して双方
向トランジスタにする記載はない。
本発明の一実施例によれば、ゲート線およびドレイン
線に、静電気をアースに導通させる保護トランジスタを
設けることにより、アクティブ素子の静電破壊を回避し
た液晶表示装置が提供される。
線に、静電気をアースに導通させる保護トランジスタを
設けることにより、アクティブ素子の静電破壊を回避し
た液晶表示装置が提供される。
本発明における保護トランジスタは、静電気が印加さ
れると、ゲートがオンしてアースと導通される。
れると、ゲートがオンしてアースと導通される。
まず図面を用いて本発明の基礎となった技術を説明す
る。
る。
第２図は保護トランジスタを有する液晶表示装置の一
例を示す回路構成図である。同図において、Ｘは走査
線、Ｙは信号線、TFTはアクティブ素子としての薄膜ト
ランジスタ、LCは例えば液晶表示素子等の表示素子であ
り、１個の薄膜トランジスタTFTと表示素子LCとで一画
素PIXを構成している。また、これらの画素PIXが走査線
Ｘと信号線Ｙとの間にマトリックス状に接続されて液晶
表示装置LCDのパネルPNLが構成されている。LVSはLCD垂
直走査回路であり、各薄膜トランジスタTFTのゲート電
極に各走査線Ｘを介して走査スイッチング信号を印加す
る。LHSはLCD水平走査回路であり、薄膜トランジスタTF
Tのソース・ドレイン電極に順次選択的にビデオ信号を
印加する。ＥはパネルPNLの周辺部に形成されたアース
ライン、TFT1は各信号線ＹとアースラインＥとの間にそ
れぞれ接続された第１の保護用薄膜トランジスタ、TFT2
は各走査線ＸとアースラインＥとの間にそれぞれ接続さ
れた第２の保護用薄膜トランジスタである。
例を示す回路構成図である。同図において、Ｘは走査
線、Ｙは信号線、TFTはアクティブ素子としての薄膜ト
ランジスタ、LCは例えば液晶表示素子等の表示素子であ
り、１個の薄膜トランジスタTFTと表示素子LCとで一画
素PIXを構成している。また、これらの画素PIXが走査線
Ｘと信号線Ｙとの間にマトリックス状に接続されて液晶
表示装置LCDのパネルPNLが構成されている。LVSはLCD垂
直走査回路であり、各薄膜トランジスタTFTのゲート電
極に各走査線Ｘを介して走査スイッチング信号を印加す
る。LHSはLCD水平走査回路であり、薄膜トランジスタTF
Tのソース・ドレイン電極に順次選択的にビデオ信号を
印加する。ＥはパネルPNLの周辺部に形成されたアース
ライン、TFT1は各信号線ＹとアースラインＥとの間にそ
れぞれ接続された第１の保護用薄膜トランジスタ、TFT2
は各走査線ＸとアースラインＥとの間にそれぞれ接続さ
れた第２の保護用薄膜トランジスタである。
これらの保護用薄膜トランジスタTFT1,TFT2は、第３
図にその要部平面図で示すようにゲート電極Ｇ上に図示
しないSiN絶縁膜およびa-Si等の半導体膜を介して形成
されるソース電極Ｓおよびドレイン電極Ｄのパターン幅
をＷ（チャンネル幅），両電極S,D間の距離をＬ（チャ
ンネル長）としたとき、W/Lが約500/10μｍ程度と前述
したアクティブ素子としての薄膜トランジスタTFTのW/L
≒50/10μｍに対して大きなパターン寸法を有して低イ
ンピーダンス化されている。また、この保護用薄膜トラ
ンジスタTFT1,TFT2は、第５図に示すようにガラス基板S
UB上にアースラインＥおよび走査線Ｘをクロム配線パタ
ーンで形成し、この配線上に窒化シリコン膜SIN,アモル
ファスシリコン膜ASI等を積層形成して所要部のアモル
ファスシリコンASIのみをパターニングして形成し、し
かる後、窒化シリコン膜SIN上の信号線Y,アースライン
Ｅおよび保護用薄膜トランジスタTFT2のゲート電極をク
ロムとアルミニウムとの積層膜で形成する。
図にその要部平面図で示すようにゲート電極Ｇ上に図示
しないSiN絶縁膜およびa-Si等の半導体膜を介して形成
されるソース電極Ｓおよびドレイン電極Ｄのパターン幅
をＷ（チャンネル幅），両電極S,D間の距離をＬ（チャ
ンネル長）としたとき、W/Lが約500/10μｍ程度と前述
したアクティブ素子としての薄膜トランジスタTFTのW/L
≒50/10μｍに対して大きなパターン寸法を有して低イ
ンピーダンス化されている。また、この保護用薄膜トラ
ンジスタTFT1,TFT2は、第５図に示すようにガラス基板S
UB上にアースラインＥおよび走査線Ｘをクロム配線パタ
ーンで形成し、この配線上に窒化シリコン膜SIN,アモル
ファスシリコン膜ASI等を積層形成して所要部のアモル
ファスシリコンASIのみをパターニングして形成し、し
かる後、窒化シリコン膜SIN上の信号線Y,アースライン
Ｅおよび保護用薄膜トランジスタTFT2のゲート電極をク
ロムとアルミニウムとの積層膜で形成する。
このような構成において、第１および第２の保護用薄
膜トランジスタTFT1およびTFT2は、そのゲート電極およ
びドレイン電極が共にゲート電極となり、そのソース電
極がアースラインＥに接続されているので、走査線X,信
号線Ｙに静電気等の高電圧が印加されると、この薄膜ト
ランジスタTFT1およびTFT2はオン状態となってアースラ
インＥに導通され、アクティブ素子としての薄膜トラン
ジスタTFTは保護される。この場合、この薄膜トランジ
スタTFTは、信号電圧VD＝10V,その信号電流Id＝100μＡ
程度でオン動作となり、そのリーク抵抗は約105Ω程度
である。この場合、駆動回路LVSもしくはLHSのファンア
ウトは通常100μＡ以上あるので信号の伝達には何等支
障はない。
膜トランジスタTFT1およびTFT2は、そのゲート電極およ
びドレイン電極が共にゲート電極となり、そのソース電
極がアースラインＥに接続されているので、走査線X,信
号線Ｙに静電気等の高電圧が印加されると、この薄膜ト
ランジスタTFT1およびTFT2はオン状態となってアースラ
インＥに導通され、アクティブ素子としての薄膜トラン
ジスタTFTは保護される。この場合、この薄膜トランジ
スタTFTは、信号電圧VD＝10V,その信号電流Id＝100μＡ
程度でオン動作となり、そのリーク抵抗は約105Ω程度
である。この場合、駆動回路LVSもしくはLHSのファンア
ウトは通常100μＡ以上あるので信号の伝達には何等支
障はない。
第６図は保護トランジスタを有する液晶表示装置の参
考例を示す回路構成図であり、第２図と同一部分は同一
符号を付してある。ここで保護用薄膜トランジスタTFT
5,TFT6のしきい値電圧VTは、第４図に示すようにVT＞15
Vと大きく、このため、走査線X,信号線Ｙに通常の駆動
電圧が印加されても、保護用薄膜トランジスタTFT1又は
TFT2がオンされることはない。従って、垂直走査回路LV
S又は水平走査回路LHSの消費電力が小さくできる利点が
ある。一方、静電気のように数KVの電圧が印加される
と、保護用薄膜トランジスタTFT5,TFT6がオン状態にな
り、このため保護用薄膜トランジスタTFT1,TFT2もオン
状態になるので、静電気のエネルギーはアースにおとせ
る。
考例を示す回路構成図であり、第２図と同一部分は同一
符号を付してある。ここで保護用薄膜トランジスタTFT
5,TFT6のしきい値電圧VTは、第４図に示すようにVT＞15
Vと大きく、このため、走査線X,信号線Ｙに通常の駆動
電圧が印加されても、保護用薄膜トランジスタTFT1又は
TFT2がオンされることはない。従って、垂直走査回路LV
S又は水平走査回路LHSの消費電力が小さくできる利点が
ある。一方、静電気のように数KVの電圧が印加される
と、保護用薄膜トランジスタTFT5,TFT6がオン状態にな
り、このため保護用薄膜トランジスタTFT1,TFT2もオン
状態になるので、静電気のエネルギーはアースにおとせ
る。
次に図面を用いて本発明の実施例を説明する。
第１図は本発明による液晶表示装置の実施例を示す回
路構成図であり、第２図と同一部分は同一符号を付して
ある。同図において、第２図と異なる点は、各信号線Ｙ
とアースラインＥとの間には第１の保護用薄膜トランジ
スタTFT1に対して逆バイアスされる第３の保護用薄膜ト
ランジスタTFT3がそれぞれ並列接続されており、また各
走査線ＸとアースラインＥとの間には第２の保護用薄膜
トランジスタTFT2に対して逆バイアスされる第４の保護
用薄膜トランジスタTFT4がそれぞれ並列接続されてい
る。これらの保護用薄膜トランジスタTFT3,TFT4は、前
述した第1,第２の保護用薄膜トランジスタTFT1,TFT2と
全く同等のパターン構成およびしきい値電圧VTを有して
形成されている。
路構成図であり、第２図と同一部分は同一符号を付して
ある。同図において、第２図と異なる点は、各信号線Ｙ
とアースラインＥとの間には第１の保護用薄膜トランジ
スタTFT1に対して逆バイアスされる第３の保護用薄膜ト
ランジスタTFT3がそれぞれ並列接続されており、また各
走査線ＸとアースラインＥとの間には第２の保護用薄膜
トランジスタTFT2に対して逆バイアスされる第４の保護
用薄膜トランジスタTFT4がそれぞれ並列接続されてい
る。これらの保護用薄膜トランジスタTFT3,TFT4は、前
述した第1,第２の保護用薄膜トランジスタTFT1,TFT2と
全く同等のパターン構成およびしきい値電圧VTを有して
形成されている。
このような構成においては、走査線X,信号線Ｙおよび
パネルPNL等に正，負の極性の異なる静電気等の高電圧
が印加されても、正バイアスで動作する第1,第２の保護
用薄膜トランジスタTFT1,TFT2もしくは負バイアスでオ
ンする第3,第４の保護用薄膜トランジスタTFT3,TFT4の
いずれかがオン状態となり、高電圧がアースラインＥに
導通されてアクディブ素子としての薄膜トランジスタTF
Tは保護される。
パネルPNL等に正，負の極性の異なる静電気等の高電圧
が印加されても、正バイアスで動作する第1,第２の保護
用薄膜トランジスタTFT1,TFT2もしくは負バイアスでオ
ンする第3,第４の保護用薄膜トランジスタTFT3,TFT4の
いずれかがオン状態となり、高電圧がアースラインＥに
導通されてアクディブ素子としての薄膜トランジスタTF
Tは保護される。
以上説明したように本発明によれば、マトリックス状
に配列した走査線と信号線とで囲まれる各領域に表示素
子およびアクティブ素子を配置して各画素を構成した液
晶表示装置において、走査線および信号線とアースライ
ンとの間に正バイアスでオンする保護用薄膜トランジス
タ回路と負バイアスでオンする保護用薄膜トランジスタ
回路を並列接続した保護回路を設けたことにより、アク
ティブ素子の静電破壊を確実に防止できるので、品質，
信頼性の高い液晶表示装置が実現可能となるなどの極め
て優れた効果が得られる。
に配列した走査線と信号線とで囲まれる各領域に表示素
子およびアクティブ素子を配置して各画素を構成した液
晶表示装置において、走査線および信号線とアースライ
ンとの間に正バイアスでオンする保護用薄膜トランジス
タ回路と負バイアスでオンする保護用薄膜トランジスタ
回路を並列接続した保護回路を設けたことにより、アク
ティブ素子の静電破壊を確実に防止できるので、品質，
信頼性の高い液晶表示装置が実現可能となるなどの極め
て優れた効果が得られる。
第１図は本発明による液晶表示装置の実施例を示す平面
図、第２図は保護トランジスタを有する液晶表示装置の
一例を示す平面図、第３図は薄膜トランジスタの構成を
説明する平面図、第４図は薄膜トランジスタの特性を説
明する図、第５図は保護トランジスタを有する液晶表示
装置の構成を示す要部斜視図、第６図は保護トランジス
タを有する液晶表示装置の参考例を示す回路構成図、第
７図は従来の液晶表示装置を説明する要部平面図であ
る。 Ｘ……走査線、Ｙ……信号線、PIX……画素、LCD……液
晶表示装置、PNL……パネル、LC……液晶表示素子、Ｅ
……アースライン、LHS……LCD水平走査回路、LVC……L
CD垂直走査回路、TFT……薄膜トランジスタ、TFT1,TFT
2,TFT3,TFT4,TFT5,TFT6……保護用薄膜トランジスタ。
図、第２図は保護トランジスタを有する液晶表示装置の
一例を示す平面図、第３図は薄膜トランジスタの構成を
説明する平面図、第４図は薄膜トランジスタの特性を説
明する図、第５図は保護トランジスタを有する液晶表示
装置の構成を示す要部斜視図、第６図は保護トランジス
タを有する液晶表示装置の参考例を示す回路構成図、第
７図は従来の液晶表示装置を説明する要部平面図であ
る。 Ｘ……走査線、Ｙ……信号線、PIX……画素、LCD……液
晶表示装置、PNL……パネル、LC……液晶表示素子、Ｅ
……アースライン、LHS……LCD水平走査回路、LVC……L
CD垂直走査回路、TFT……薄膜トランジスタ、TFT1,TFT
2,TFT3,TFT4,TFT5,TFT6……保護用薄膜トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 染谷 栄 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 島田 賢一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 鈴木 堅吉 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (56)参考文献 特開 昭59−126663（ＪＰ，Ａ) 特開 昭60−86587（ＪＰ，Ａ)
Claims (1)
- 【請求項１】マトリックス状に配列した走査線と信号線
とで囲まれる各領域に液晶表示素子および薄膜トランジ
スタを配列して各画素を構成した液晶表示装置におい
て、前記各走査線および信号線とアースラインとの間に
正のしきい値電圧以上で動作する薄膜トランジスタ回路
と、負のしきい値電圧以下で動作する薄膜トランジスタ
回路とを並列に接続してなる保護回路を設けたことを特
徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154026A JPH0830823B2 (ja) | 1986-07-02 | 1986-07-02 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154026A JPH0830823B2 (ja) | 1986-07-02 | 1986-07-02 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310558A JPS6310558A (ja) | 1988-01-18 |
| JPH0830823B2 true JPH0830823B2 (ja) | 1996-03-27 |
Family
ID=15575281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154026A Expired - Lifetime JPH0830823B2 (ja) | 1986-07-02 | 1986-07-02 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830823B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220289A (ja) * | 1987-03-10 | 1988-09-13 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| JPH06332011A (ja) * | 1993-05-18 | 1994-12-02 | Sony Corp | 半導体集合基板及び半導体装置 |
| JP3029531B2 (ja) * | 1994-03-02 | 2000-04-04 | シャープ株式会社 | 液晶表示装置 |
| JP2713211B2 (ja) * | 1994-03-30 | 1998-02-16 | 日本電気株式会社 | 液晶表示パネル |
| JPH08179351A (ja) * | 1994-12-22 | 1996-07-12 | Toshiba Corp | 表示装置用アレイ基板 |
| JPH10268794A (ja) | 1997-03-26 | 1998-10-09 | Sharp Corp | 表示パネル |
| JP3111944B2 (ja) | 1997-10-20 | 2000-11-27 | 日本電気株式会社 | アクティブマトリクス液晶表示装置 |
| JP2001318644A (ja) * | 2000-05-08 | 2001-11-16 | Toshiba Electronic Engineering Corp | 平面表示パネル |
| JP4574158B2 (ja) | 2003-10-28 | 2010-11-04 | 株式会社半導体エネルギー研究所 | 半導体表示装置及びその作製方法 |
| US8355015B2 (en) | 2004-05-21 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device including a diode electrically connected to a signal line |
| JP2005260263A (ja) * | 2005-04-18 | 2005-09-22 | Toshiba Corp | Ｘ線撮像装置 |
| US8139174B2 (en) * | 2006-01-10 | 2012-03-20 | Chimei Innolux Corporation | Display device for displaying images involving display pixels and non-display pixels |
| JP4305486B2 (ja) | 2006-09-28 | 2009-07-29 | エプソンイメージングデバイス株式会社 | 液晶表示パネル |
| JP2011164196A (ja) * | 2010-02-05 | 2011-08-25 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置及び電子機器 |
| JP6022118B2 (ja) | 2014-04-30 | 2016-11-09 | シャープ株式会社 | アクティブマトリクス基板及び当該アクティブマトリクス基板を備える表示装置 |
| CN109887979B (zh) * | 2019-03-15 | 2021-02-02 | 京东方科技集团股份有限公司 | 一种阵列基板和显示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126663A (ja) * | 1983-01-11 | 1984-07-21 | Seiko Epson Corp | 半導体装置 |
| JPS6086587A (ja) * | 1983-10-18 | 1985-05-16 | セイコーインスツルメンツ株式会社 | 液晶表示装置 |
-
1986
- 1986-07-02 JP JP61154026A patent/JPH0830823B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310558A (ja) | 1988-01-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |