JP2005317575A - 半導体装置 - Google Patents

Abstract

【課題】 半導体基板上に形成されたパワーＭＯＳトランジスタＭ１およびインバータ接続されパワーＭＯＳトランジスタＭ１のゲートを駆動するトランジスタＭ２，Ｍ３は、製造ルールの微細化に伴い、ゲート酸化膜厚が薄くなり、出力パッド１から印加されるサージ電圧に対して、ゲート・ドレイン間で絶縁膜破壊が起きやすく、ＥＳＤ耐圧量が低下してくる。
【解決手段】 トランジスタＭ２，Ｍ３を駆動する内部回路領域２１を構成するトランジスタＭ４，Ｍ５のゲート・ドレイン間距離に比べて、パワーＭＯＳトランジスタＭ１のゲート・ドレイン間距離を大きく離してレイアウトすることでゲート・ドレイン間抵抗を大きくし、出力パッド１から入力されるサージ電圧による、トランジスタＭ１，Ｍ２，Ｍ３のゲート酸化膜破壊を防止する。
【選択図】 図１

Description

本発明は、半導体基板上に形成された回路のレイアウトに関し、特にパワーＭＯＳトランジスタ及び該パワーＭＯＳトランジスタのゲートを駆動するためにインバータ接続された駆動トランジスタのレイアウトにおいて、静電気等のサージから回路を保護する構造に関するものである。

図６は従来のパワーＭＯＳトランジスタ及び駆動回路のレイアウト図であり、半導体基板上にパワーＭＯＳトランジスタＭ１と、このパワーＭＯＳトランジスタＭ１のゲートを駆動するためにインバータ接続された駆動トランジスタＭ２，Ｍ３、ならびに駆動トランジスタＭ２，Ｍ３をドライブする内部回路領域２１がレイアウトされている。

１はトランジスタＭ１の出力パッド、２は電源パッド、３はトランジスタＭ１のウェル、４はトランジスタＭ１の第１のゲート、５はトランジスタＭ１の第２のゲート、６はトランジスタＭ１の第１のソース、７はトランジスタＭ１のドレインである。

８はＰｃｈトランジスタＭ２のウェル、９はＰｃｈトランジスタＭ２のゲート、１０はＰｃｈトランジスタＭ２のソース、１１はＰｃｈトランジスタＭ２のドレインである。
１２はＮｃｈトランジスタＭ３のウェル、１３はＮｃｈトランジスタＭ３のゲート、１４はＮｃｈトランジスタＭ３のドレイン、１５はＮｃｈトランジスタＭ３のソースである。

１６は電源パッド２とトランジスタＭ１のソース６とＰｃｈトランジスタＭ２のソース１０をコンタクトを介して接続するアルミニウム配線、１７は出力パッド１とトランジスタＭ１のドレイン７とをコンタクトを介して接続するアルミニウム配線、１８はトランジスタＭ１の第１，第２のゲート４，５と、ＰｃｈトランジスタＭ２のドレイン１１とＮｃｈトランジスタＭ３のドレイン１４をコンタクトを介して接続するアルミニウム配線、１９はＮｃｈトランジスタＭ３のソース１５とレファレンス（図示せず）をコンタクトを介して接続するアルミニウム配線、２０はＰｃｈトランジスタＭ２のゲート９とＮｃｈトランジスタＭ３のゲート１３と内部回路領域２１をコンタクトを介して接続するアルミニウム配線である。

ＰｃｈトランジスタＭ４とＮｃｈトランジスタＭ５とで構成された内部回路領域２１は、次のように構成されている。
２２はＰｃｈトランジスタＭ４のウェル、２３はＰｃｈトランジスタＭ４のゲート、２４はＰｃｈトランジスタＭ４のソース、２５はＰｃｈトランジスタＭ４のドレインである。２６はＮｃｈトランジスタＭ５のウェル、２７はＮｃｈトランジスタＭ５のゲート、２８はＮｃｈトランジスタＭ５のソース、２９はＮｃｈトランジスタＭ５のドレインである。ＰｃｈトランジスタＭ４のソース２４は前記アルミニウム配線１６を介して電源パッド２に接続されている。ＰｃｈトランジスタＭ４のドレイン２５とＮｃｈトランジスタＭ５のソース２８は互いに接続されて前記アルミニウム配線２０を介して、ＰｃｈトランジスタＭ２のゲート９ならびにＮｃｈトランジスタＭ３のゲート１３に接続されている。ＮｃｈトランジスタＭ５のドレイン２９はアルミニウム配線１９を介してＮｃｈトランジスタＭ３のソース１５に接続されている。

トランジスタＭ１，Ｍ２，Ｍ３と内部回路領域２１は、ソース領域とドレイン領域がポリシリコンゲート領域でマスキングしてイオン注入により拡散形成される。すなわち、シリコン基板に向かい上面からみたゲート・ソース間隔やゲート・ドレイン間隔は０μｍでレイアウトされていた。従来は製造ルールが広かったため、ゲート酸化膜厚が厚く、出力パッドから印加されるサージ耐圧は十分に確保できていた。
特開２００１−３３９０４６公報

製造ルールの微細化に伴い、ゲート酸化膜厚は薄くなり、出力パッドから印加されるサージ電圧に対して、トランジスタＭ１のゲート・ドレイン間で絶縁膜破壊が起きやすく、ＥＳＤ耐圧（Electrostatic Discharge（静電気放出））量が低下してくる。

また、出力電流能力を上げるにはトランジスタＭ１は大きな素子面積が必要であり、ゲート・ドレイン間の寄生容量も大きくなる。その結果、出力パッドから印加されるサージ電圧が、トランジスタＭ１のゲート・ドレイン間の寄生容量を介して、ゲートに伝わり、トランジスタＭ２，Ｍ３のゲート・ドレイン間で絶縁膜破壊が起きやすく、ＥＳＤ耐圧量が低下してくる。

本発明は、上記従来の問題を解決するもので、静電気等のサージからトランジスタＭ１，Ｍ２，Ｍ３を保護することを目的とする。

この目的を達成するために、本発明の半導体装置では、ソースが電源パッドに接続されドレインが出力パッドに接続される第１のトランジスタと、前記第１のトランジスタのゲートを駆動するためにインバータ接続された第２，第３のトランジスタと、前記第２，第３のトランジスタのゲートに接続される内部回路領域とを半導体基板上に形成した半導体装置であって、前記内部回路領域を構成するＭＯＳトランジスタのゲート・ドレイン間隔に比べて、前記第１のトランジスタのゲート・ドレイン間隔を大きくしたことを特徴とする。

この構成によると、内部回路領域を構成するＭＯＳトランジスタのゲート・ドレイン間隔に比べて、第１のトランジスタのゲート・ドレイン間隔を大きく離してレイアウトすることで、静電気等のサージからパワーＭＯＳトランジスタ駆動回路が保護できる。

以下、本発明の各実施の形態を図１〜図５に基づいて説明する。
（第１の実施形態）
図１は本発明の第１の実施形態を示し、図３はその回路構成を示す。

この図１に示すように半導体基板としてのシリコン基板の上にレイアウトされたパワーＭＯＳトランジスタ（以下、第１のトランジスタと称す）Ｍ１と、この第１のトランジスタＭ１を駆動するようにインバータ接続されたＰｃｈトランジスタ（以下、第２のトランジスタと称す）Ｍ２，Ｎｃｈトランジスタ（以下、第３のトランジスタと称す）Ｍ３と、この第２，第３のトランジスタＭ２，Ｍ３を駆動する内部回路領域２１は、ほとんどが図６（従来例）に示したと同じレイアウトで配置されている。この図１では、第１のトランジスタＭ１のレイアウトにおいて、第１のゲート４とドレイン７の間に距離Ｌ１１を空けてレイアウトし、第２のゲート５とドレイン７の間に距離Ｌ１２を空けてレイアウトした点が図４に示したレイアウトとは異なっている。図３におけるＣはトランジスタＭ１のゲート・ドレイン間寄生容量である。

なお、内部回路領域２１を構成するＭＯＳトランジスタとは、半導体集積回路装置を構成する一般的なＭＯＳトランジスタのことであり、その半導体集積回路装置を構成するＭＯＳトランジスタの総数の８割以上の個数を占めるであろう。パワーＭＯＳトランジスタである第１のＭＯＳトランジスタは、出力パッド１に直接に接続されたものであり、内部回路領域２１のＭＯＳトランジスタと比べて平面形状が１０倍以上のものが対象であり、標準的には１００倍〜１０００倍の大きさである。

さらに具体的には、第２，第３のトランジスタＭ２，Ｍ３および内部回路領域２１を構成するＭＯＳトランジスタＭ４，Ｍ５のソース領域とドレイン領域は、ポリシリコンゲート領域をマスクとしてイオン注入され拡散形成されている。そのため、ポリシリコンゲート領域とソース領域との離間距離はゼロとなっており、ポリシリコンゲート領域とドレイン領域との離間距離もゼロとなっている。一方、出力パッド１に接続された第１のＭＯＳトランジスタＭ１は、レジストマスク（図示せず）をポリシリコンゲート領域の上に重ねて形成し、ポリシリコンゲート領域外のドレイン領域側をレジストでマスクした状態でイオン注入を行うことにより、ポリシリコンゲート領域から離間した位置にドレイン領域を形成しており、ポリシリコンゲート領域とソース領域との離間距離はゼロとなっている。

発明者は、ゲート・ドレイン間の離間距離Ｌ＝Ｌ１１＝Ｌ１２として、離間距離Ｌが異なるものを試作してＥＳＤ耐圧との関係を調べたところ、次のような結果が得られた。図４は、ＨＢＭ（Human Body Model）、すなわち、１００ｐＦ、１．５ＫΩの試験条件でＥＳＤ試験した場合の第１のトランジスタＭ１のゲート・ドレイン間の距離Ｌとサージ耐圧の関係を示す図であり、ゲート・ドレイン間の離間距離Ｌを大きくすると、それに伴ってＥＳＤ耐圧が増大する関係を示すことが判った。

これは、内部回路領域２１を構成するＭＯＳトランジスタのドレイン・ゲート間の距離と、出力パッド１に接続される第１のＭＯＳトランジスタＭ１のドレイン・ゲート間の離間距離を大きくすると、ドレイン・ゲート間容量が小さくなり、ゲートに印加される実質的なサージが小さくなる。ゲートとドレインとの間の平面方向における離間距離が確保されると、第１のＭＯＳトランジスタＭ１のドレイン・ゲート間耐圧を高めることができ、半導体装置のＥＳＤ耐圧を高めることができるものと推定される。他に、ゲート・ドレイン間の抵抗成分を大きくすることにもなり、サージ電流量を制限することでＥＳＤ耐圧を上げているとも考えられるが、正確なメカニズムはまだ判っていない。
従来であればポリシリコンゲート領域は、直下に設けられた膜厚１０〜２０ｎｍのゲート絶縁膜（図示せず）の絶縁耐圧によって保護されているが、直流的な耐圧は１０〜２０ボルトであり、一般的に用いられる最小サイズのＭＯＳトランジスタの場合、瞬間的なサージ電圧に対する耐圧は１００ボルトにも満たない。パワーＭＯＳトランジスタの場合には、形状が大きい事により印加されたサージ（電荷）を分散する効果があるため、一般のＭＯＳトランジスタよりもサージ耐圧が大きい。しかし、最小サイズのＭＯＳトランジスタの１０００倍サイズに相当するパワーＭＯＳトランジスタであっても５００ボルト程度である。この発明であれば、ゲートとドレインとの間の平面方向における離間距離を２μｍ以上確保するため、第１のＭＯＳトランジスタＭ１のドレイン・ゲート間耐圧を高めて、半導体装置のＥＳＤ耐圧を高めることができる。発明者がパワーＭＯＳトランジスタの試作品を作成してＥＳＤ試験を行った結果では、図４に示すように、ゲート・ドレイン間の離間距離Ｌを２μｍ以上にすると１０００ボルト以上のＥＳＤ耐圧が得られる。そして、要求される信頼性の度合いに応じて、離間距離Ｌをサージ耐圧のレベルを設定すればよく、離間距離Ｌ≧３μｍであればＥＳＤ耐圧に十分な余裕を持たすことができる。

（第２の実施形態）
図２は本発明の第２の実施形態を示し、その回路構成は図３と同じである。
図２は本発明の第２の実施形態におけるレイアウトを示す。

この図２に示した第２の実施形態では、第１のトランジスタＭ１だけでなく、第１のトランジスタＭ１のゲートを駆動する第２，第３のトランジスタＭ２，Ｍ３についても同様に、ドレイン・ゲート間の距離を空けてレイアウトされている。つまり、第２のトランジスタＭ２のゲート９とドレイン１１の間に距離Ｌ２を空けてレイアウトし、第３のトランジスタＭ３のゲート１３とドレイン１４の間に離間距離Ｌ３を空けてレイアウトした点が図１に示したレイアウトとは異なっている。離間距離Ｌ２、Ｌ３およびＬ１１，Ｌ１２は実質的には同じ寸法で２μｍ以上の離間距離であり、内部回路領域２１を構成する第４，第５のトランジスタＭ４，Ｍ５とは異ならせる。

このように構成された第２の実施形態であるパワーＭＯＳ駆動回路のレイアウトについて、以下、その動作を説明する。
第１の実施形態で前述したように、出力パッド１に接続された第１のトランジスタＭ１は、内部回路領域２１を構成する第４，第５のトランジスタＭ４，Ｍ５のドレイン・ゲート間の距離を異ならせ、ドレイン・ゲート間の距離を大きくする事により、自身のサージ耐圧を向上させる。そのため、出力パッド１に接続された第１のトランジスタＭ１自身はサージに対して強くなり破損しないのだが、出力パッド１に繋がらない第２，第３のトランジスタＭ２，Ｍ３が破損することがある。その場合の対策について以下に説明する。

パワーＭＯＳトランジスタを構成する第１のトランジスタＭ１の面積が大きい場合は、第１のトランジスタＭ１のゲート・ドレイン間の寄生容量Ｃ１が大きいため、サージ電圧がその寄生容量Ｃ１を介して、第２のトランジスタＭ２のドレイン及び第３のトランジスタＭ３のドレインにも伝わり、第２のトランジスタＭ２または第３のトランジスタＭ３がサージ破壊し易くなる。

そこで、第１のトランジスタＭ１と同様に第２のトランジスタＭ２のゲート・ドレイン間、及び第３のトランジスタＭ３のゲート・ドレイン間を、距離Ｌ２、Ｌ３だけ離してレイアウトすることで、サージ耐圧を高めることができる。

なお、上記の第１の実施形態とこの第２の実施形態は本発明の二つの実施例であり、パワーＭＯＳトランジスタがＮｃｈである場合でも同様のレアアウト構成によって、Ｍ１，Ｍ２，Ｍ３を静電気等のサージから保護することができる。

（第３の実施形態）
図５は本発明の第３の実施形態を示すもので、第１の実施形態を表す図３に、サージ保護用のツェナーダイオードＺ１を追加している。

図３のように第２，第３のトランジスタＭ２，Ｍ３のドレインとＧＮＤ（レファレンス）の間にツェナーダイオードＺ１を１個または複数個直列に挿入することで、サージによる電流のほとんどを、ツェナーダイオードＺ１で放電できるため、更に耐サージ特性を向上できる。

また、レファレンスがＧＮＤ電位以外の場合には、ツェナーダイオードのアノード側をＧＮＤに接続することで耐サージ特性を向上できる。
なお、この第３の実施形態は第１の実施形態だけでなく第２の実施形態においても同様に、第２，第３のトランジスタＭ２，Ｍ３のドレインとＧＮＤ（レファレンス）の間にツェナーダイオードＺ１を１個または複数個直列に挿入することで、第２のトランジスタＭ２のゲート・ドレイン間の距離Ｌ２、及び第３のトランジスタＭ３のゲート・ドレイン間の距離Ｌ３をさらに大きくしなくても、耐サージ特性を向上できる。なお、第２のトランジスタＭ２のゲート・ドレイン間の距離Ｌ２、及び第３のトランジスタＭ３のゲート・ドレイン間の距離Ｌ３を大きくした場合には、トランジスタのスイッチング特性などの低下を伴うが、ツェナーダイオードＺ１の併用によって、スイッチング特性を必要以上に犠牲にすることなく耐サージ特性の更なる向上を実現できる。

本発明は、半導体装置に内蔵された出力回路のＥＳＤ耐圧を向上するものであり、特にＭＯＳトランジスタを用いた半導体集積回路装置に対して有用であり、幅広く活用できる。

本発明の第１の実施形態におけるパワーＭＯＳトランジスタ及び駆動回路のレイアウト図 本発明の第２の実施形態におけるパワーＭＯＳトランジスタ及び駆動回路のレイアウト図 本発明の第１の実施形態におけるパワーＭＯＳトランジスタ駆動回路構成図 本発明の第１の実施形態におけるパワーＭＯＳトランジスタのゲート・ドレイン間距離Ｌ１とＥＳＤ耐圧の関係図 本発明の第３の実施形態におけるパワーＭＯＳトランジスタ及び駆動回路構成図 従来のパワーＭＯＳトランジスタ及び駆動回路のレイアウト図

符号の説明

Ｍ１ パワーＭＯＳトランジスタ（第１のトランジスタ）
Ｍ２ Ｐｃｈトランジスタ（第２のトランジスタ）
Ｍ３ Ｎｃｈトランジスタ（第３のトランジスタ）
２１ 内部回路領域
Ｍ４ 内部回路領域２１のＰｃｈトランジスタ（第４のトランジスタ）
Ｍ５ 内部回路領域２１のＮｃｈトランジスタ（第５のトランジスタ）
１ 出力パッド
２ 電源パッド
３ 第１のトランジスタＭ１のウェル
４ 第１のトランジスタＭ１の第１のゲート
５ 第１のトランジスタＭ１の第２のゲート
６ 第１のトランジスタＭ１のソース
７ 第１のトランジスタＭ１のドレイン
８ 第２のトランジスタＭ２のウェル
９ 第２のトランジスタＭ２のゲート
１０ 第２のトランジスタＭ２のソース
１１ 第２のトランジスタＭ２のドレイン
１２ 第３のトランジスタＭ３のウェル
１３ 第３のトランジスタＭ３のゲート
１４ 第３のトランジスタＭ３のドレイン
１５ 第３のトランジスタＭ３のソース
１６，１７，１８，１９，２０ アルミニウム配線
２２ 第４のトランジスタＭ４のウェル
２３ 第４のトランジスタＭ４のゲート
２４ 第４のトランジスタＭ４のソース
２５ 第４のトランジスタＭ４のドレイン
２６ 第５のトランジスタＭ５のウェル
２７ 第５のトランジスタＭ５のゲート
２８ 第５のトランジスタＭ５のドレイン
２９ 第５のトランジスタＭ５のソース
Ｌ１１ 第１のトランジスタＭ１の第１のゲート４とドレイン７の距離
Ｌ１２ 第１のトランジスタＭ１の第２のゲート５とドレイン７の距離
Ｌ２ 第２のトランジスタＭ２のゲート・ドレイン間の距離
Ｌ３ 第３のトランジスタＭ３のゲート・ドレイン間の距離

Claims (3)

1. ソースが電源パッドに接続されドレインが出力パッドに接続される第１のトランジスタと、前記第１のトランジスタのゲートを駆動するためにインバータ接続された第２，第３のトランジスタと、前記第２，第３のトランジスタのゲートに接続される内部回路領域とを半導体基板上に形成した半導体装置であって、
   前記内部回路領域を構成するＭＯＳトランジスタのゲート・ドレイン間隔に比べて、前記第１のトランジスタのゲート・ドレイン間隔を大きくしたことを特徴とする半導体装置。
2. 前記内部回路領域を構成するＭＯＳトランジスタのゲート・ドレイン間隔に比べて、前記第２，第３のトランジスタのゲート・ドレイン間隔を離したことを特徴とする請求項１記載の半導体装置。
3. 前記第２，第３のトランジスタのドレインとレファレンスの間にツェナーダイオードを介装したことを特徴とする請求項１または請求項２記載の半導体装置。

Images