KR100843650B1 - 웰 바이어스 수정을 사용하는 집적 회로 테스트 방법 - Google Patents

Abstract

반도체 회로(10)를 테스트하는 방법으로서, 회로를 테스트하는 단계와 테스트 동안에 회로의 웰 바이어스(well bias)(14, 18)를 수정하는 동작을 포함하는 반도체 회로 테스트 방법이 제공된다. 본 방법은 테스트 동안에 웰 바이어스를 수정함으로써 전압 기반의 IDDQ 테스트 및 진단의 분해능(resolution)을 향상시킨다. 게다가, 본 방법은 응력(stress) 테스트 동안 보다 효율적인 응력을 제공한다. 본 방법은 반도체 웰(웰 및/또는 기판)이 칩 VDD 및 GND와 분리되어 배선되어 있는 IC에 적용되어 테스트 동안 웰 전위의 외부 제어(40)를 가능하게 해준다. 일반적으로, 본 방법은 트랜지스터 문턱 전압을 변경하는 데 웰 바이어스를 사용하는 것에 의존한다.

집적 회로, 웰 바이어스, 문턱 전압, 웰 전위

Description

웰 바이어스 수정을 사용하는 집적 회로 테스트 방법{INTEGRAGED CIRCUIT TESTING METHODS USING WELL BIAS MODIFICATION}

본 발명은 대체로 집적 회로 테스트에 관한 것이다.

집적 회로(IC) 테스트의 목적은 결함이 없는 장치와 결함을 갖는 장치를 구별하는 데 있다. 그렇지만, 많은 통상 발생하는 결함은 종래의 테스트 동안에 검출 및 특성 파악을 하기가 어렵다. 상세하게는, 전압 기반 테스트(voltage-based testing), 정적 누설 전류(static leakage current)("IDDQ") 테스트, 및 응력 관련 테스트(stress-related testing) 동안 테스트하기 어려운 다수의 결함이 있다.

전압 기반 테스트와 관련해서는, 공칭 웰 바이어스 조건(nominal well-bias condition) 하에서의 테스트가 항상 결함을 검출하는 것은 아니다. 예를 들어, 공칭 웰 바이어스 조건에서의 전압 기반 테스트는 결함의 검출에 도움을 주기 위해 로우-Vdd 테스트(low-Vdd test)를 사용하여 완료될 수 있다. 그렇지만, 이러한 테스트를 사용하여 모든 결함이 곧바로 드러나는 것은 아니다.

IDDQ 테스트와 관련해서는, 증가된 배경 전류(increased background current)가 결함 관련 IDDQ(통상, 상승된 IDDQ로 나타남)를 결함이 없는 칩의 공칭 배경 전류와 구별하는 것을 어렵게 만든다. 이러한 문제에 대한 한가지 제안된 해 결책은 누설 전류를 감소시키고 또 결함 관련 IDDQ를 인식할 수 있을 정도로 만들기 위해 모든 트랜지스터의 문턱 전압이 증가되도록 웰 및/또는 기판 바이어스를 균등하게 수정하는 것이다. 그렇지만, 이 해결책은 결함을 검출하는 데 이용될 수 있는 IDDQ와 기판 바이어스 간의 관계를 간과하고 있다. 다른 제안된 해결책은 Vdd에 대한 IDDQ의 특성 파악이다. 불행히도, 이러한 비교에 기초하여 결함을 분간하고 특성 파악하기란 여전히 어렵다.

응력 관련 테스트와 관련해서는, 초기에는 양성(benign)이어서 웨이퍼 또는 패키지 레벨 테스트에서 검출할 수 없는 잠재적인 결함이 제조된 IC에 존재할 수 있다. 그렇지만, 사용 동안의 열화는 그의 규정된 수명이 끝나기 전에 회로를 고장나게 할 수 있다. 결함 투성이 IC(defect-laden IC)가 고객에게 출하되지 않도록 이러한 결함 관련 "신뢰성 불합격(reliability fail)"을 검출해내기 위해 가속 수명 응력 테스트(accelerated life stress test)가 사용된다. 현재, 고전압 응력 테스트(elevated voltage stress test) 및 고온/고전압 번인 테스트(elevated temperature/voltage burn-in test)가 가속 수명 응력 테스트로서 사용된다. 고전압 및 고온에서 칩을 번인하거나 고전압에서 칩을 전압 스트레싱(voltage stressing)하는 이유 중 하나는 대전류를 생성하기 위함이다. 이러한 전류는 저항성 개방형 결함(resistive-open-type defect)을 개방(open up)시키는 데 특히 유용하다. 대전류를 발생하는 다른 이유는 전력 손실(power dissipation)을 증가시키기 위함이고, 이 전력 손실은 열을 발생하고 따라서 기계적 응력을 발생한다. 이 기계적 응력은 또한 저항성-개방형 결함을 개방시키는 데 특히 유용하다. 불행히 도, 두가지 유형의 테스트 둘다는 점점 더 적용하기가 어려워지고 있다. 첫째, 전압 응력은 가까운 장래의 기술에 대해 문제점이 있는데, 그 이유는 게이트 산화물 양단에 큰 전계를 가하는 것이 칩에 너무 일찍 게이트 산화물 고장을 일으키는 경우가 점점 더 늘어나고 있다. 둘째, 번인은 또한 전력, 특히 정적 전력(static power)이 장비 전달 능력(equipment delivery capabilities)을 초과함에 따라 덜 바람직하게 되고 있다. 또한, 종래의 응력 방법들은 인가된 응력 하에서 회로 기능성을 보장하기 위해 설계에 있어서 타협을 필요로 하는 단점이 있다.

이상의 것들을 고려할 때, 보다 높은 분해능의 전압 기반 IDDQ 테스트 및 보다 효율적이고 손상이 덜한 응력 테스트를 제공하는 IC 테스트 방법이 필요하다.

본 발명은 집적 회로 테스트에 관한 것이다. 본 발명은 반도체 회로를 테스트하는 단계 및 테스트 동안 웰 바이어스를 수정하는 단계를 포함하는 반도체 회로 테스트 방법을 제공한다. 본 방법은 테스트 동안에 웰 바이어스를 수정함으로써 전압 기반의 IDDQ 테스트 및 진단의 분해능을 향상시킨다. 게다가, 본 방법은 응력 테스트 동안에 보다 효율적이고 손상이 덜한 응력을 제공한다. 본 방법은 반도체 벌크 노드(bulk node)(웰 및/또는 기판)가 칩 전원(Vdd) 및 접지(GND)와 분리되어 배선되어 있음으로써 테스트 동안 벌크 전위의 외부 제어가 가능하게 되는 IC에 적용된다. 일반적으로, 본 방법은 트랜지스터 문턱 전압을 변경하거나 게이트 산화물 양단에 보다 큰 전계를 가하기 위해 벌크 바이어스(bulk bias)를 사용하는 것에 의존한다.

전압 기반 테스트와 관련해서는, 본 방법은 표준의 전압 테스트 기술이 사용될 수 있게 해주지만, 공칭 웰-바이어스 조건 하에서 행해진 테스트에 대해 제조 결함의 검출성 및 진단성의 향상을 제공한다. IDDQ 테스트와 관련해서는, 독립적인 벌크 바이어스 수정은 벌크 바이어스와 IDDQ 사이의 관계를 이용하고, n-트랜지스터 문턱 전압(Vtn) 및 p-트랜지스터 문턱 전압(Vtp)을 개별적으로 수정함으로써 다수의 독립적인 관계의 특성 파악을 가능하게 해주며, 큰 전계가 산화물 양단에 걸린 상태에서 장치를 손상시키지 않으면서 더 넓은 범위의 IDDQ를 가능하게 해주고, 또 열화된 논리 레벨이 저하된 트랜지스터 문턱값을 초과하거나 상승된 트랜지스터 문턱값 아래로 떨어지는 것으로 인해 IDDQ에서의 점프를 야기할 가능성을 증가시킬 수 있다.

응력 테스트와 관련해서는, 본 방법은 게이트 양단에 손상을 입힐 정도의 높은 전계를 가하지 않고 또 꼭 고온에 의존하지도 않으며, 즉 번인 오븐을 반드시 필요로 하지 않으면서 칩을 스트레싱하기 위한 대전류를 발생할 수 있다. 게다가, 트랜지스터 문턱 전압(Vt)이 스위칭 전류 및 정적 전류 둘다에 강한 영향을 미치기 때문에, 본 방법은 원하는 정적 전류와 스위칭 전류 배합비(desired mix of static and switching currents)를 달성하기 위해 응력 동안에 웰 바이어스를 조정할 수 있다. 따라서, 본 방법은 표준의 전압 응력 기술 및 번인 응력 기술에 비해 회로 응력을 개선시키기 위한 방법을 제공한다. 게다가, 본 방법은 응력 조건에서 회로가 동작하는 데 도움을 주며 결함을 국소화 및 진단할 수 있다. 본 방법은 게이트 산화물 응력을 "범핑"(bump)하고 또 번인 동안 웰 바이어스를 칩별로 조정하는 데 사용될 수 있다.

본 발명의 이상의 특징 및 기타 특징은 본 발명의 실시예들에 대한 이하의 보다 상세한 설명으로부터 분명하게 될 것이다.

도 1은 본 발명의 실시예에 따른 테스트용 집적 회로 및 테스트 시스템을 나타낸 도면.

도 2는 웰 파티션을 포함한 테스트용 집적 회로를 나타낸 도면.

도 3은 본 발명의 실시예에 따른 IDDQ 테스트 동안 결함을 검출하는 위한 그래프를 나타낸 도면.

도 4는 Vdd에 대한 IDDQ 테스트 동안 결함 검출의 어려움을 설명하는 종래 기술의 그래프를 나타낸 도면.

유사한 구성 요소에는 유사한 참조 번호가 부기되어 있는 첨부 도면을 참조하여 본 발명의 실시예들에 대해 상세히 기술한다.

첨부 도면을 참조하면, 도 1은 칩 전원(VDD) 및 접지(GND)와 분리되어 배선되어 있는 반도체 벌크 노드(12)를 포함한 집적 회로(IC)(10)로서, 테스트 동안 벌크 바이어스의 외부 제어가 가능한 집적 회로를 나타낸 것이다. 본 방법은 n-트랜지스터(16)의 p-웰(14) 바이어스 및 p-트랜지스터(20)의 n-웰(18) 바이어스를 독립적으로 수정하는 단계를 포함한 회로(10)를 테스트하는 단계, 및 이 테스트로부터 결함이 존재하는지 여부를 판정하는 단계를 포함한다. 본 명세서에 사용되는 바와 같이, 용어 "벌크"(bulk) 또는 이와 등가적인 "벌크 노드"(bulk node)는 웰 및 기판 둘다를 지칭한다. 이와 유사하게, 최근의 디지털 상보형 금속 산화물 반도체(CMOS) 프로세스가 단 하나의 웰 및 기판으로 된 구성(즉, 트랜지스터 벌크 노드가 거의 항상 웰이 됨)을 사용하는 경우가 드물다는 사실에 기초하여, 용어 "웰"은 웰 및 기판 둘다를 지칭한다. 따라서, "p-벌크" 및 "p-웰"은 총칭하여 p-웰 및 p-기판을 말하고, "n-벌크" 및 "n-웰"은 총칭하여 n-웰 및 n-기판을 말한다. 트랜지스터 문턱 전압은 총칭하여 "Vt"로 나타내고, n-트랜지스터에 대해서는 "Vtn"으로, p-트랜지스터에 대해서는 "Vtp"로 독립적으로 나타낸다. 본 명세서에서 사용되는 바와 같이, "공칭 바이어스 조건(nominal bias condition)"은 p-웰(14)에 대한 접지(GND) 및 n-웰(18)에 대한 Vdd를 포함한 표준의 동작값을 말한다.

웰 바이어스의 수정은 테스트 동안 트랜지스터 Vt를 제어한다. 상세하게 말하면, p-벌크 바이어스를 공칭값으로부터 감소시킴으로써 증가된 Vtn이 발생되고, p-벌크 바이어스를 공칭값으로부터 증가시킴으로써 감소된 Vtn이 발생되며, n-벌크 바이어스를 공칭값으로부터 증가시킴으로써 증가된 Vtp가 발생되고, n-벌크 바이어스를 공칭값으로부터 감소시킴으로써 감소된 Vtp가 발생된다. Vt를 감소시키는 것이 트랜지스터를 강화(strengthen)시키고, Vt를 증가시키는 것이 트랜지스터를 약화(weaken)시킨다.

테스트는 전압 기반 테스트, 정적 누설 전류 IDDQ 테스트, 및 응력 테스트를 포함할 수 있다. 각 유형의 테스트에 대해 다수의 응용 및 관련 예와 관련하여 개별적으로 설명할 것이다. 그렇지만, 본 방법이 기술된 특정의 테스트 또는 첨부된 청구항들에 제공된 것 이외의 특정의 응용 및 예로 한정되지 않음을 잘 알 것이다.

계속하여 도 1을 참조하면, IC(10)의 테스트 시스템(30)도 역시 도시되어 있다. 테스트 시스템(30)은 n-트랜지스터의 소스 단자(34)에 연결된 칩 접지(GND) 및 p-트랜지스터의 소스 단자(36)에 연결된 칩 VDD를 갖는 전원(32)을 포함한다. 게다가, 테스트 시스템(30)은 IC(10)를 테스트하는 테스터(60) 및 이 테스트에 기초하여 결함이 존재하는지 여부를 판정하는 결함 판정기(62)를 갖는 제어 유닛(40)을 포함한다. 제어 유닛(40)은 n-트랜지스터(16)의 p-웰(14)로의 커플링(coupling)(42)을 통해 n-트랜지스터(16)의 웰 바이어스를 제어하고, p-트랜지스터(20)의 n-웰(18)로의 커플링(44)을 통해 p-트랜지스터(20)의 웰 바이어스를 제어한다. 제어 유닛(40)은 또한 전원(32)을 제어할 수 있다. 게다가, 제어 유닛(40)은 이 테스트에 기초하여 결함을 판정하도록 프로그램될 수 있다. 명료함을 위해 도시하지 않았지만, 당업자라면 잘 알고 있는 바와 같이, IC(10)는 이하에 기술되는 바와 같이 응력 테스트를 위해 번인 오븐 내에 위치될 수 있다. 게다가, 도 1이 트윈-웰(twin-well) 실시예만을 도시하고 있지만, 본 발명의 개시 내용은 단일 웰에 사용하는 것 또는 3개 이상의 웰에 사용하는 것으로 확장될 수 있음을 잘 알 것이다. 도 2에 도시한 바와 같이, 웰(14, 18)은 p-웰(14A, 14B) 및 n-웰(18A, 18B)로 분할될 수 있으며, 각 파티션(partition)은 이하에 기술되는 방법에 따라 개별적인 테스트를 위해 제어 유닛(40)에 연결될 수 있다. 각 웰의 한 파티션이 도시되어 있지만, 임의의 수의 파티션이 제공될 수 있음을 이해할 것이다. 도 1 및 도 2가 아주 단순화되어 있음을 잘 알 것이다. 예를 들어, 입력 보호 회로, 다수의 다른 트랜지스터, 어떤 칩 내부 배선 등은 명료함을 위해 도시되어 있지 않다.

이하의 응용 및 예에서 설명되는 바와 같이, 본 방법에 따른 판정하는 단계는 회로의 출력을 결함이 없는 회로의 예상 결과(이는 제어 회로(40)에 저장되어 있을 수 있음)와 비교하는 단계를 포함할 수 있다. 다른 대안으로서, 판정하는 단계는 회로를 그 자신의 기준으로서 사용할 수 있다. 즉, 어떤 테스트에 대한 회로의 출력을 다른 웰 바이어스 조건 하에서 동일한 회로의 기준 출력과 비교하는 단계를 포함할 수 있다. 결함 검출은 이론적 예측 및/또는 경험적 데이터에 기초하여 판정될 수 있다.

테스트는 다양한 일반적인 형태를 가질 수 있다. 일 실시예에서, 테스트는 웰 바이어스를 복수의 극한 조건 중 하나, 예를 들어 최소 n-웰 바이어스 및 최대 p-웰 바이어스, 또는 최대 n-웰 바이어스 및 최소 p-웰 바이어스 또는 다른 조합으로 수정하는 단계를 포함할 수 있다. 이 테스트에 있어서, 판정하는 단계는 웰 바이어스 극한 조건들을 개별적으로 관찰할 수 있다. 다른 대안으로서, 극한 조건 테스트 동안, 판정하는 단계는 테스트 동안 웰 바이어스 이외의 회로 파라미터를 관찰하는 단계를 포함할 수 있다. "회로 파라미터"란 링 발진기 주파수(ring oscillator frequency)로 측정된 칩 속도, 스캔 체인 플러쉬 지연(scan chain flush delay)으로 측정된 칩 속도, 칩이 규격에 따라 동작하는 경우 최소 VDD, 칩이 규격에 따라 동작하는 경우 최대 VDD, 정적 누설 전류, 평균 동적 전력 소모 등과 같은 테스트 동안에 관찰될 수 있는 임의의 회로 동작일 수 있다. 게다가, "회로 파라미터"란 예를 들어 VDD, 온도 및 클럭 속도를 비롯하여 테스트 동안 제어될 수 있는 양들도 포함할 수 있다. 어느 경우든지, 판정하는 단계는 결과를 극한 조건에서 예상된 결과와 비교하는 단계를 포함할 수 있다.

특히 파티션이 제공되어 있는 경우(도 2)와 관련하여, 수정하는 단계는 적어도 하나의 파티션(14A)에 적어도 하나의 다른 파티션(14B)과 비교하여 다른 웰 바이어스 조건을 적용하는 단계를 포함할 수 있으며, 판정하는 단계는 IC(10)에 전체로서 또는 파티션별(as a whole or on a partition-by-partition basis)로 적용될 수 있다. 다른 대안으로서, 수정하는 단계는 복수의 상이한 파티션(14A, 14B, 18A, 18B)에 복수의 상이한 웰 바이어스 조건을 적용하는 단계를 포함할 수 있으며, 판정하는 단계는 결함을 국소화시키기 위해 테스트의 결과를 서로 비교하는 단계를 포함할 수 있다.

본 명세서는 명료성을 위해 이하의 제목, 즉 I. 전압 기반 테스트(voltage-based testing), II. IDDQ 테스트, III. 응력 테스트(stress testing), 및 IV. 기타를 포함한다.

I. 전압 기반 테스트.

본 발명을 사용하는 전압 기반 테스트는 웰 바이어스를 수정하는 이러한 테스트를 위한 현재 공지되어 있거나 나중에 개발된 기술들을 구현하는 것을 포함한다. 예를 들어, 종래의 전압 기반 테스트는 예를 들어 주 입력(primary input) 또는 스캔 체인 입력(scan chain input)(64, 66)(도 1 참조)을 통해 IC(10)에 자극을 줌으로써 테스트 벡터를 적용하는 단계를 포함할 수 있다. "테스트 벡터"란 예를 들어 공지의 자동 테스트 패턴 발생 소프트웨어에 의해 발생된 이진 데이터일 수 있다. 종래의 전압 기반 테스트는 계속하여 논리적으로 관찰가능한 지점[예를 들어, 주 출력(70, 72) 또는 스캔 체인 래치(64, 66)]으로 효과를 전파시키고 그 결과를 예상된 결과와 비교한다. 그렇지만, 테스트 동안에(예를 들어, 논리적으로 관찰가능한 지점에 테스트 벡터 및 전파를 적용하는 동안에) 웰 바이어스를 수정하는 방법은 제조 결함의 검출성 및 진단성을 향상시킨다. 예를 들어, 트랜지스터의 문턱 전압(Vt)이 더 높아지면 트랜지스터가 더 약화된다, 즉 트랜지스터의 등가 저항이 더 높아지게 된다. 이 경우, 예를 들어 단락(결함) 저항[short(defect) resistance]은 일정하게 유지되고, 따라서 단락이 보다 심각한 것처럼 보이고 보다 용이하게 검출된다. 로우-Vdd에서의 전압 테스트는 이와 유사하게 트랜지스터를 약화시킴으로써 결함 검출을 향상시키지만 이 테스트는 검출을 향상시키기 위해 트랜지스터를 강화시키지도 않고 n-트랜지스터 또는 p-트랜지스터를 서로 독립적으로 강화시키거나 약화시키지도 않는다. 웰 바이어스가 독립적으로 수정되는 테스트로는 검출할 수 있지만 로우-Vdd로는 검출할 수 없는 어떤 특이한 결함이 있다.

전압 기반 테스트 동안에 웰 바이어스가 어떻게 수정될 수 있는지에 대한 예시적인 응용들 및 각각의 응용으로 보다 양호하게 검출될 수 있는 관련된 예시적인 결함 예에 대해 이제부터 설명할 것이다.

응용 1 : 트랜지스터 문턱 전압을 감소시킴

트랜지스터의 Vt를 감소시키는 것이 어떤 결함의 검출성을 향상시킬 수 있다. 앞서 언급한 공지의 로우-Vdd 테스트 기술에서와 같이 이하의 예들이 테스트 동안에 트랜지스터를 보다 약화시키는 것이 아니라 보다 강화시킴으로써 결함 검출 성이 어떻게 향상될 수 있는지를 설명한다는 것에 유의한다.

예 1 : 동적 노드 누설(dynamic node leakage)

동적 부유 노드(dynamic floating node)와 활성 n-트랜지스터(16)(도 1)의 드레인에 연결된 신호 라인 사이의 고저항 단락형 결함(high-resistance short type defect)이 있는 경우, 노드의 방전이 n-트랜지스터(16)의 등가 저항 및 동적 노드의 커패시턴스에 의해 결정되는 RC 상수에 의해 크게 영향을 받게 된다. Vt를 감소시키는 것이 n-트랜지스터(16)의 등가 저항을 감소시키며, 따라서 방전이 보다 빨리 일어나게 만들고, 그에 따라 검출이 보다 용이하게 된다. 이와 유사하게 Vdd를 증가시키는 것이 n-트랜지스터(16)의 등가 저항을 감소시키지만 우선적으로 방전될 전하(Q)를 더 많아지게 하고(전하 Q = 커패시턴스 C × Vdd), 검출을 더 어렵게 만든다는 것에 유의한다.

예 2 : 개방 트랜지스터 게이트(open transistor gate)

개방 트랜지스터 게이트는 회로에 지연 결함(delay fault)을 야기할 수 있다. 예를 들어, 인버터에 개방 n-트랜지스터 게이트를 사용할 때, 인버터 입력이 로우인 경우, n-트랜지스터 게이트가 그의 드레인에 연결되어 약한 부하(weak load)로서 턴온되는 동안 p-트랜지스터가 턴온된다. 그 테스트 조건[로우 구동 입력(input driven low)]에서는, Vtn이 감소됨으로써 검출이 향상된다. Vtn이 감소된 경우, n-트랜지스터(16)는 보다 강한 부하(더 낮은 등가 저항)를 제공하며, 이 보다 강한 부하는 인버터 출력을 감소시키고 열화된 하이 출력(degraded high output)을 검출하기 더 쉽게 만들어준다. Vdd를 증가시키는 것도 역시 n-트랜지스 터(16)가 더 강한 부하를 제공하게 만들지만, p-트랜지스터(20)도 더 강하게 만들며, 이는 검출을 보다 어렵게 만든다. 또한, 이 예의 경우 Vtn 및 Vtp를 독립적으로 제어할 수 있는 것이 유용함에 유의한다. 이 경우, p-트랜지스터(20)를 보다 강하게 만들지 않고 n-트랜지스터(16) 부하를 보다 강하게 만드는 것이 결함 검출을 향상시킨다.

응용 2: Vtn 및 Vtp를 독립적으로 변경하기

Vtn 및 Vtp를 독립적으로 변경하는 것이 결함있는 노드에 대한 전압을 변경하고 논리 게이트 문턱값을 변경하며 또 임계 경로 구성(critical path composition)을 변경함으로써 어떤 회로에서 결함의 검출을 향상시킬 수 있다.

예 1 : Vtn 및 Vtp를 독립적으로 변경하는 것이 결함이 있는 노드에 대한 전압을 변경함으로써 결함을 갖는 어떤 회로를 독자적으로 검출할 수 있다. 예를 들어, 회로가 대형 p-트랜지스터와 소형 n-트랜지스터 사이에 신호 대 신호 저항성 단락 결함(signal-to-signal resistive short defect)을 가질 수 있으며, 이 경우 유일한 관찰점은 p-트랜지스터의 드레인에 있다. 이 경우, Vtp가 아니라 Vtn을 감소시키는 것이 관찰된 노드 상의 전압을 구동된 게이트의 논리 문턱값 이상으로부터 그 이하로 감소시키게 되어, 결함의 관찰이 가능하게 되는데, 그 이유는 부정확한(로우) 전압이 검출을 위한 그 노드에서 틀림없이 관찰되기 때문이다. Vtp가 아니라 Vtn을 감소시키는 것은 p-웰(14) 바이어스를 증가시키지만 n-웰(18) 바이어스를 그의 공칭값에 둠으로써 달성될 수 있다. n-트랜지스터와 p-트랜지스터 간의 훨씬 더 양호한(높은) 강도비(strength ratio)로 인해 관찰된 노드 상의 전압을 더 욱 감소시키기 위해 Vtp를 증가시킴으로써 검출은 더욱 향상된다. Vtp를 증가시키는 일은 n-웰(18) 바이어스를 공칭값으로부터 증가시킴으로써 달성될 수 있다. 이러한 결함은 이와 유사하게 Vtn을 감소시키는 것 및/또는 Vtp를 증가시키는 것과 그 다음에 전압 기반 타이밍 테스트(즉, 전압 테스트는 IC의 최대값에 가까운 속도로 실행됨)를 적용하는 것에 의해 검출될 수 있으며, 이 경우 열화된 노드의 전압에 대한 요구 사항은 보다 완화된다.

예 2 : 개개의 Vt를 증가 또는 감소시키기 위해 한쪽 웰 바이어스를 수정하고 상대편 웰 바이어스를 수정하지 않거나 또는 상대편 웰 바이어스를 감소시키면서 개개의 Vt를 증가시키는 것이 회로 내의 게이트의 논리 문턱값을 변경한다. 웰 바이어스/Vt 둘다를 함께 수정하는 것도 역시 논리 문턱값을 변경할 수 있지만, 각각을 독립적으로 수정하는 것이 훨씬 더 극적인 효과를 달성하는 데 사용될 수 있다. 결함(특히 검출이 어려운 결함)은 일반적으로 열화된 논리 레벨을 야기한다. 논리 문턱값을 변경시키면, 열화된 논리 레벨에 의해 구동되는 게이트 또는 게이트들은 회로가 합격에서 불합격으로 되게 하거나 그 역으로 되게 할 수 있다. VDD를 변경하는 것도 역시 논리 게이트 문턱값을 변경시키지만, Vtn 및 Vtp를 개별적으로수정하는 것이 많은 제어를 제공한다. 예를 들어, 그 전압이 VDD 및 GND로의 용량성 결합에 의해 결정되는 부유 노드를 생각해보자. Vtn 및 Vtp를 독립적으로 수정하는 것이 구동되는 게이트가 보게 되는 논리 레벨을 '1'에서 '0'으로 가게 하거나 그 역으로 되게 할 수 있다.

예 3 : Vtn 및 Vtp를 수정하는 것이 회로의 임계 경로를 변경하게 되며 그에 따라 타이밍 결함의 검출을 향상시킨다. 타이밍 결함은 회로가 느린 속도에서 정확하게 동작하게 할 수 있지만, 회로가 빠른 속도에서, 예를 들어 정격 속도 또는 그에 가까운 속도에서 동작하는 경우 회로를 고장나게 한다. 이것은 Vtn 및 Vtp가 독립적으로 수정되는 경우에 특히 그렇다. 예를 들어, 지연 테스트는 일반적으로 긴 경로(long path)가 짧은 경로(short path) 내의 타이밍 결함을 은닉할 수 있다는 사실에 의해 방해를 받는다. Vtn 및/또는 Vtp를 수정하는 것이 경로의 상대 길이를 변경한다. 트랜지스터 문턱값의 개별적인 제어는 공칭상 짧은 경로(nominally short path)를 길게 만들고 공칭상 긴 경로(nominally long path)를 짧게 만들기 위한 상당한 유연성을 제공하며 그에 따라 부가의 패턴 없이도 타이밍 결함 커버리지(timing defect coverage)가 향상된다.

일 실시예에서, 응용 2에 적용되는 본 방법은 (a) n-트랜지스터(16)의 p-웰(14) 바이어스를 감소시키고 p-트랜지스터(20)의 n-웰(18) 바이어스를 감소시킴으로써 p-트랜지스터(20)를 강화시키고 n-트랜지스터(16)를 약화시키거나, (b) n-트랜지스터(16)의 p-웰(14) 바이어스를 증가시키고 p-트랜지스터(20)의 n-웰(18) 바이어스를 증가시킴으로써 n-트랜지스터(16)를 강화시키고 p-트랜지스터(20)를 약화시키거나, 또는 (c) n-트랜지스터(16)의 p-웰(14) 바이어스를 증가시키고 p-트랜지스터(20)의 n-웰(18) 바이어스를 감소시킴으로써 트랜지스터 둘다를 강화시키기 위해, 문턱 전압(Vts)을 수정하는 데 웰 바이어스 수정을 사용함으로써 구현될 수 있다. 결함의 판정은 상기한 어떤 설정으로도 행해질 수 있다.

보다 복잡한 테스트 방식들도 구현될 수 있다. 예를 들어, 각각의 웰 바이 어스를 공칭값으로 설정하는 제1 단계, p-웰(14) 바이어스를 공칭값으로부터 증가시키고 n-웰(18) 바이어스를 공칭값으로 설정하는 제2 단계, 및 p-웰(18) 바이어스를 공칭값으로 설정하고 n-웰(18) 바이어스를 공칭값으로부터 감소시키는 제3 단계를 포함하는 방식이 구현될 수 있다. 판정하는 단계는 상기 단계들 각각 사이에서 행해지게 된다. 상기한 방식은, p-웰(14) 바이어스를 공칭값보다 낮은 값으로 설정하고 n-웰(18) 바이어스를 공칭값보다 높은 값으로 설정하는 제4 단계, p-웰(14) 바이어스를 공칭값보다 낮은 값으로 설정하고 n-웰(18) 바이어스를 공칭값보다 낮은 값으로 설정하는 제5 단계, 및 p-웰(14) 바이어스를 공칭값보다 높은 값으로 설정하고 n-웰(18) 바이어스를 공칭값보다 높은 값으로 설정하는 제6 단계를 더 포함할 수 있다. 다시 말하면, 판정하는 단계는 상기 단계들 각각 사이에서 행해지게 된다. n-웰 바이어스와 p-웰 바이어스의 다른 조합들도 사용될 수 있음을 잘 알 것이다. 칩이 여전히 동작하게 될 각각의 웰 바이어스의 최소값 및/또는 최대값에 대한 검색도 행해질 수 있다. n-트랜지스터 및 p-트랜지스터 검색은 함께 또는 독립적으로 행해질 수 있다. 최소 또는 최대 웰 바이어스가 예를 들어 칩 최소/최대 동작 VDD 또는 링 발진기, 즉 IC 속도를 모니터링하는 데 사용되는 홀수개의 반전을 갖는 일련의 회로에 의해 또는 IC가 동작하는 최대 주파수(Fmax)를 측정함으로써 결정되는 IC 속도 등의 회로 파라미터와 비교될 수 있다.

응용 3 : 웰 바이어스 및 다른 제어가능 회로 파라미터를 동시에 수정하기

예 1 : 어떤 결함은 VDD 및 Vt를 함께 동시에 수정함으로써 독자적으로 검출될 수 있다. 예를 들어, 어떤 크로스 토크(cross talk)는 하이 VDD(크로스 토크 많음) 및 로우 Vt[잡음 여유(noise margin)가 적음]에서 가장 잘 검출된다.

예 2: VDD 대 회로의 웰 바이어스 동작의 특성화는 상기 예의 크로스토크와같은 고유한 문제를 검출할 수 있으며, 또한 결함들을 구별하는데 도움을 줄 것이다(즉, 테스트-기반의 고장 분석). 본 명세서에서 "특성화" 수단은 차이를 구별하는 방식으로 2개의 파라미터들을 비교한다.

예 3 : 로우-VDD 테스트 및 Vt 수정을 동시에 적용하는 것도 역시 이점을 제공할 수 있다. 예를 들어, 로우-VDD에 의해 약화된 회로는 Vt를 증가시킴으로써 더욱 약화될 수 있다(따라서 더욱 민감하게 될 수 있음). 회로가 Vtn 및 Vtp 둘다를 증가시킴에 의한 약화를 허용하지 않을 경우, 회로는 단지 하나를 약화시키는 것을 허용하지 않을 수 있으며, 이는 검출을 향상시킨다. 이 경우, 로우-VDD 테스트 및 Vt 수정은 테스트 분해능에 도움이 될 수 있으며, 테스트 분해능은 통상 제한되는 데 그 이유는 회로의 최소 VDD가 가장 약한 블록에 의해 제한되기 때문이다. 다른 경우에서, 회로는 트랜지스터가 로우-VDD 테스트 동안에 제공된 것보다 조금이라도 더 약한 경우 동작하지 못할 수도 있으며, 이 경우 로우-VDD 테스트와 결합하여 Vtn 및/또는 Vtp를 감소시키는(즉, 트랜지스터를 강화시키는) 기술이 특히 중요하다. 상세히 말하면, 전술한 바와 같이, 회로는 로우-VDD 및 그 다음에 결함과 관련이 있는 열화된 회로 전압 및 논리 게이트 문턱값 등의 파라미터를 수정하기 위해 사용되는 수정된 웰 바이어스에 의해 약화될 수 있다. 후자의 수정의 결함 검출 효과는 회로의 로우-VDD 약화된 상태에 의해 향상되어진다. 어떤 경우에, 최대 웰 바이어스에 대한 최소 VDD의 특성을 파악하는 것이 테스트 결과에서의 프로세스 불감성(process insensitivity)을 달성하는 데 도움이 될 수 있다.

응용 4 : 다른 관찰가능 회로 파라미터에 대한 웰 바이어스 거동의 특성을 파악하기

비교 테스트도 역시 적용될 수 있다. 예를 들어, 웰 바이어스에 대한 적어도 하나의 극한 조건 설정이 테스트되고 결함이 판정될 수 있다. 예를 들어, IC가 동작하는 속도에 대한 달성가능한 최소 또는 최대 웰 바이어스 중 하나가 결함을 검출하는 데 사용될 수 있다. 이 경우, 특정 속도에서 IC가 동작하는 최소 및/또는 최대 웰 바이어스가 결정되고 이어서 소정의 목표와 비교될 수 있다. "목표"란 달성가능한 최소 및/또는 최대 웰 바이어스에 대한 값을 포함할 수 있다. 다시 말하면, IC 속도는 링 발진기에 의해 또는 IC가 동작하는 최대 주파수(Fmax)를 측정함으로써 측정될 수 있다. 최소 VDD와 유사하게, 회로가 동작하는 최대 웰 바이어스는 IC 속도에도 영향을 미치는 것들에 의존한다. 테스트 동안 웰 바이어스 수정을 사용하는 것이 이들 비교 테스트에 대한 새로운 독립적인 차원[즉, 새로운 "레버(lever)"]을 제공한다.

응용 5 : 기준으로서 칩 자신의 웰 바이어스 거동을 사용하기

테스트 중의 칩은 테스트 및 진단 동안 그 자신의 기준으로서 역할을 할 수 있다. 즉, 어떤 테스트에 대한 회로의 출력은 다른 웰 바이어스 조건 하에서의 동일한 회로의 기준 출력과 비교될 수 있다. 양품 칩 상에서는, Vts를 조금 변경하는 것이 테스트 결과를 변경해서는 안된다. 예를 들어, 스캔 체인 래치 또는 주 출력(70, 72)(도 1)에서 관찰되는 논리값이 변해서는 안된다. 결함있는 칩 상에서 는, 전술한 바와 같이 논리값은 논리 게이트 문턱값을 변경하는 것 또는 열화된 전압의 값을 변경하는 것 등의 현상의 결과로서 변할 수 있다. 이 경우, 칩은 한 일련의 웰 바이어스 조건 하에서 행해진 테스트로 획득된 테스트 결과를 다른 일련의 웰 바이어스 조건에서 행해진 테스트로 획득된 결과와 비교함으로써 그 자신의 기준으로서 사용될 수 있다. 따라서, 비교를 위한 소정의 예상 데이터 세트가 더 이상 필요하지 않다.

응용 6 : 범프 또는 보유 테스트(bump or retention testing)

예 : 약화 메카니즘(weakening mechanism)으로서 웰 바이어스를 사용하는 범프 또는 보유형 테스트(bump or retention type testing). 이 기술은 랜덤 억세스 메모리(RAM) 보유 테스트에 유익할 수 있다. 예를 들어, p-트랜지스터가 없는 셀은 종국에 그의 양호한 상태로 전환된다. 문턱 전압(웰 바이어스) 수정은 이 전환이 보다 빠르게 일어나도록 하는 데 사용될 수 있으며, 그에 따라 보유 테스트에 필요한 시간을 감소시킨다. "범프" 테스트의 경우에, 테스트 단계는 전술한 바와 같이 테스트 벡터로 회로에 자극을 주는 단계, 및 그에 뒤이어서 소정의 시간 동안 웰 바이어스를 수정하는 단계를 포함할 수 있다. 결함의 판정은 그 다음에 테스트 벡터를 관찰하는 단계를 포함한다.

응용 7 : 분리된 웰 파티션(separate well partition)

도 2를 참조하면, 분리된 웰 파티션(예를 들어, n-웰이 분할되고 및/또는 p-웰이 분할됨)은 테스트 및 진단에 부가의 이점을 제공한다. 테스트는 적어도 하나의 파티션에 적어도 하나의 다른 파티션과 비교하여 상이한 웰 바이어스를 인가하 는 단계를 포함할 수 있다. 이어서, 결함의 판정이 전체로서 또는 파티션별로 회로에 적용될 수 있다. 예를 들어, 상기한 응용 및 예에 요약된 테스트 중 어느 것이라도 파티션별로 적용될 수 있다. 다른 예에서, 차분 극한 동작 웰 바이어스 방식(differential-extreme-operating-well-bias scheme)이 파티션마다 적용될 수 있다. 경로가 웰 바이어스 경계와 교차하는 경우, 임계 경로 수정 및 논리 문턱값 변경을 위한 부가의 변수가 제공될 수 있다. 전체적인 이점의 측면에서 볼 때, 전체 회로가 어떤 조건, 예를 들어 웰 바이어스 조건, 동일한 VDD 등에서 동작하는 요건은 파티션을 사용하여 완화될 수 있다. 게다가, 각각의 파티션을 그 자신의 예상된 허용가능한 수정된 Vt 조건(expected tolerable modified-Vt condition)에 대해 테스트할 수 있음으로써 제공되는 테스트 분해능이 향상될 수 있다. 파티션에 국소화시키는 단계, 또는 경로가 파티션 경계와 교차하는 경우 아마도 "칩을 그 자신의 기준으로 삼는(chip-as-its-own-reference)" 진단 기술을 사용하여 경로 세그먼트에 국소화시키는 단계를 비롯하여 상이한 파티션에서 Vt를 독립적으로 수정하는 것에 의해 달성되는 진단도 제공될 수 있다.

전압 기반 테스트 동안 웰 바이어스를 수정하는 것의 다른 이점은 Vt를 감소시키는 테스트 기술이 VDD를 감소시키는 방법에서와 같이 테스트 속도를 감소시킬 필요가 없다는 것이다.

웰 바이어스 수정을 사용하는 상기한 전압 기반 테스트는 여러가지 구조상 특성을 사용하여 구현될 수 있다.

첫째, 웰 바이어스 수정은 테스트 동안 제어 유닛(40)을 사용하여 벌크의 바 이어스를 제어함으로써 구현될 수 있다. 단 하나의 전기적으로 연결된 n-웰(a single electrically connected n-well) 및 단 하나의 전기적으로 연결된 p-웰만이 있는 경우, 제어 메카니즘이 구현될 수 있다. 예를 들어, 기판이 회로 VDD(GND)에 있는지 수정된 VDD(GND)에 있는지에 대한 테스트에서의 이진 제어가 구현될 수 있다. 이 경우, 선택 사항으로는 예를 들어 직접 핀-아웃 제어 신호(direct pin-out control signal), 또는 웨이퍼 테스트에서만 이용가능한 테스트 패드(test pad) 또는 스캔 체인 제어 하에서의 레지스터 비트에 의한 것이 있다. 다른 대안으로서, n-기판 및 p-기판을 독립적으로 제어(적어도 2진)하는 것이 구현될 수 있다. 공칭 전압에 대한 기판 전압을 증가시키기도 감소시키기도 할 수 있는 제어가 구현될 수 있다. 디지털-아날로그 변환기(DAC) 이외에, 예를 들어 직접 핀-아웃, 웨이퍼 테스트에서만 이용가능한 테스트 패드, 또는 스캔 체인 제어 하에서의 제어 레지스터에 의해 웰 바이어스 전압의 완전 아날로그 제어(full analog control)도 제공될 수 있다. 상기 제어 메카니즘은 칩에 대해 독립적으로 또는 공지된 바와 같은 집적 바이어스 제어 회로(integrated bias control circuit)로서 구현될 수 있다.

둘째, 다중 웰 파티션(multiple well partition)이 제공되는 경우, 테스트를 위해 개별적인 바이어스 제어가 구현될 수 있다. 회로의 일부가 활성이고 다른 부분이 아이들 상태에 있는 경우 다중 웰 바이어스 파티션 방법은 당연한 것이다. 상기한 일부 테스트 및 진단 방법에 있어서, 웰이 분할되어 있는 설계 방법, 예를 들어 웰-아일랜드가 지역적으로 구분되어 있는 ASIC(application specific integrated circuit, 주문형 반도체) 방법이 유익할 수 있다.

전압 기반 테스트 동안 상기한 웰 바이어스 수정 응용은 Vts를 증가(트랜지스터를 약화)시키지 않고 감소(트랜지스터를 강화)시키는 것, p-트랜지스터에 대한 Vts와 분리하여 n-트랜지스터에 대한 Vts를 독립적으로 제어하는 것, Vt와 최소 동작 VDD 또는 결함 검출 및 회로 특성 파악을 위한 다른 측정가능하거나 제어가능한 회로 파라미터 사이의 관계를 사용하는 것, 분리되어 배선된 웰 파티션이 존재하는 경우 이들을 이용하는 것, 및 진단을 향상시키기 위해 Vt 수정을 사용하는 것에 의해 결함의 검출가능성을 높여 준다.

II. IDDQ 테스트

트랜지스터의 웰 바이어스는 그의 문턱 전압(Vt)에 큰 영향을 미치며, 이 Vt는 이어서 그의 정적 누설 전류 IDDQ에 큰 영향을 미친다. 이하에 기술되는 방법은 IDDQ를 감소시키기 위해 단지 웰 바이어스를 사용하기 보다는 웰 바이어스와 IDDQ 사이의 관계를 이용하기 위해 문턱값(Vt)를 증가시키는 것 및 감소시키는 것 둘다를 제공한다. 게다가, 본 방법은 Vtn 및 Vtp를 독립적으로 수정함으로써 다수의 독립적인 관계의 특성 파악을 가능하게 해준다. 일반적으로, 본 방법은 2개 이상의 웰 바이어스 조건에서 IDDQ를 측정하고 IDDQ와 웰 바이어스 간의 유추된 관계를 결함이 없는 회로에 대해 예상되는 관계와 비교하는 것에 의존한다. 서로 다른 전원 전압 VDD에서 IDDQ를 비교하는 방법과 비교하여, 웰 바이어스 수정은 게이트 산화물 양단의 큰 전계로 장치에 손상을 주지 않으면서 보다 광범위한 IDDQ 테스트를 가능하게 해주고, Vtn 및 Vtp를 개별적으로 수정함으로써 다수의 독립적인 관계의 특성 파악을 가능하게 해주며, 또 저하된 트랜지스터 문턱값을 초과하거나 상승 된 트랜지스터 문턱값 아래로 떨어지는 열화된 논리 레벨로 인해 IDDQ에 점프를 야기할 가능성을 증가시킨다.

IDDQ 테스트와 관련해서는, 본 방법은 테스트 벡터를 적용하는 단계, 제1 일련의 바이어스를 n-웰(18) 및 p-웰(14)에 [예를 들어, 제어점(42, 44)(도 1)을 통해] 인가하는 단계, IDDQ를 측정하는 단계, 상이한 제2 일련의 바이어스를 웰에 인가하는 단계, 및 다시 IDDQ를 측정하는 단계를 포함할 수 있다. 이어서, 다수의 웰 바이어스 조건 하에서의 IDDQ 테스트의 결과는 결함이 존재하는지 여부를 판정하기 위해 결함이 없는 회로에 대한 예상되는 결과와 비교된다. 테스트 벡터가 공칭 웰 바이어스 조건이나 수정된 웰 바이어스 조건 중 어느 하나 하에서 칩에 적용될 수 있음에 유의한다. 테스트 벡터는 원하는 웰 바이어스를 설정하고 IDDQ를 측정하기에 앞서 선택적으로 적용 및 재적용될 수 있다. 웰 바이어스를 수정하는 단계 및 IDDQ를 측정하는 단계는 상이한 테스트 벡터에 대해 반복될 수 있다. "예상된 결과"로 결정되는 것은 많은 칩에 대한 다수의 테스트의 경험적 분석에 의해 생성될 수 있다. 적용하는 단계 및 측정하는 단계는 비교에 앞서 여러번 반복될 수 있다. 수정된 웰 바이어스 IDDQ 테스트를 사용하여 결함이 존재하는지 여부를 판정하기 위해 결과를 비교하는 다수의 방식이 있다.

A. 관계 비교

일 실시예에서, 웰 바이어스 수정을 사용하여 결함이 없는 회로의 IDDQ와 결함있는 회로의 IDDQ 간의 일반적 관계를 비교함으로써 결함이 검출될 수 있다. 예를 들어, 웰 바이어스가 수정될 때의 IDDQ에서의 차이, 즉 "델타"는 노드 상의 열 화된 전압이 구동된 트랜지스터의 Vt 아래에 있다가 그 위로 이동할 때 검출될 수 있다. 다른 예에서, IDDQ는 웰 바이어스가 완만하게 변함에 따라 하나 이상의 큰 값 변화, 즉 "점프"를 포함할 수 있으며, 이것이 결함을 나타낸다.

예 : 결함은 의도하지 않은 개방 노드(unintentionally open node)의 형태로 존재한다. 개방 노드의 전압은 이웃 배선 상의 전압에 의해 결정된다. 개방 노드 전압이 구동된 게이트의 논리 문턱값을 넘지 않도록 이웃 배선이 테스트 동안에 항상 개방 노드에 대해 적정한 전압에 있지만 열화되어 있는 것으로 가정한다. 개방 노드가 열화된 논리 0에 있는 것으로 가정할 때, 열화된 전압 0이 구동된 게이트에서의 Vt보다 낮은 전압을 갖는 한, 결함 관련 IDDQ가 없을 것이다. 그렇지만, Vtn이 테스트 동안 열화된 노드 상의 전압보다 낮은 값으로 감소되는 경우, IDDQ에 점프가 있게 될 것이다. 그와 반대로, 결함이 없는 칩에서, 회로에 의도하지 않은 개방 노드가 발생하는 노드는 거의 0 V의 값, 즉 감소된 Vt보다 낮은 값을 가질 것이다. 그 경우, IDDQ에 유사한 점프가 없을 것이다. 따라서, 결함이 보다 용이하게 검출된다.

또한, 상기 예와 관련하여, Vt를 감소시킴으로써 IDDQ를 턴온시키는 것과 반대로, 문턱 전압(Vt)을 증가시킴으로써 IDDQ를 턴오프시키는 것이 결함이 없는 칩에는 없을 것인 IDDQ에서의 점프를 야기할 수 있음에 유의한다. 예를 들어, 저항성 신호 라인 대 신호 라인 브리지(resistive signal-line-to-signal-line bridge)의 양단에서의 열화된 전압은 구동된 게이트에서 "팬-아웃 전류(fan-out current)"를 야기할 수 있다. 이러한 팬-아웃 전류는 구동된 게이트에서의 하나 이상의 트 랜지스터 문턱값(Vt)을 증가시킴으로써 턴온프될 수 있으며, 이는 IDDQ의 예상치 못한 감소를 야기한다. 결함이 없는 회로에서는, 팬-아웃 전류가 없으며, 따라서 유사한 IDDQ의 감소가 없다. 따라서, 결함이 보다 용이하게 검출된다.

B. 곡선 형상 비교

다른 실시예에서, 이 프로세스는 [예를 들어, 점 대 점 모델(point-by-point model)을 사용하거나 또는 곡선을 선형 곡선 또는 지수 곡선으로서 모델링함으로써] 결함이 없는 회로에 대한 IDDQ 곡선 형상 및 테스트 중인 회로에 대한 IDDQ 곡선 형상을 확립하는 단계 및 IDDQ 곡선 형상을 비교하는 단계에 의해 IDDQ 곡선 형상 또는 그래픽 비교를 구현할 수 있다. 결함이 없는 회로에 대한 IDDQ 곡선 형상을 확립하는 단계는 상이한 일련의 웰 바이어스에서 많은 칩에 대한 IDDQ를 측정하는 단계를 포함할 수 있다. 이와 유사하게, 테스트 중인 회로에 대한 IDDQ 곡선 형상을 확립하는 단계도 상이한 일련의 웰 바이어스에서 IDDQ를 측정하는 단계를 포함할 수 있다.

도 3 및 도 4는 이 기술의 이점을 나타낸 것이다. 이 경우, 상이한 p-웰 바이어스가 회로에 인가되었으며 그 결과 얻어진 IDDQ가 측정되었다. 그래프를 작성하는 데 사용된 회로는 출력에서 VDD로의 단락을 모델링하는 저항을 갖는 표준 셀 인버터(standard cell inverter)이었다. 물론, 이 기술은 어떤 회로에도 적용될 수 있다. 측정치로부터, 도 3에 도시한 그래픽 표현이 얻어졌다. 도 3에서, p-웰(18) 바이어스는 수평축을 따라 밀리-볼트(mV) 단위로 표시되어 있고, IDDQ는 수직축을 따라 밀리-암페어(mA) 단위로 표시되어 있다. 점 곡선, 즉 점선은 1 오옴 (ohm)(위쪽 파선), 1 킬로오옴(Kohm)(중간 파선) 및 10 킬로오옴(Kohm)(아래쪽 파선)의 결함 저항에 대한 결과를 나타낸 것이다. 실곡선은 결함이 없는 정적 누설 전류(IDDQ)에 대한 동일한 관계를 나타낸다. 결함 관련 IDDQ 곡선은 평탄한 형상을 가지며, 이는 그 곡선이 결함이 없는 IDDQ 곡선의 지수 형상과 용이하게 구분되도록 해준다. 10 킬로오옴 곡선은 거의 완전히 평탄한데, 왜냐하면 샘플 회로에서의 IDDQ가 결함 저항에 의해 결정되기 때문이다. 웰 바이어스와 상관없이, 결함 저항 양단은 거의 VDD이며, 따라서 전류는 웰 바이어스와 독립적이다. 1 오옴의 경우, IDDQ는 트랜지스터에 의해 제한되며, 따라서 도시된 곡선은 트랜지스터의 포화 전류의 웰 바이어스에 대한 의존성을 반영하고 있다. 웰 바이어스가 드레인 포화 전류(IDsat)에 영향을 미치지만, 즉 이론적으로 거의 2차 곡선이지만, 결함 곡선의 형상은 아직도 지수형의 결함이 없는 IDDQ 곡선과 용이하게 구분된다.

비교를 위해, 도 4는 동일한 회로에 대한 IDDQ와 VDD 간의 관계를 사용하여 결함을 검출하는 것의 어려움을 나타낸 종래 기술의 그래프를 도시한 것이다. 이 그래프에서, IDDQ는 수직축을 따라 밀리-암페어(mA) 단위로 나타내어져 있고, VDD는 수평축을 따라 볼트(V) 단위로 표시되어 있다. 다시 말하자면, 점선은 결함을 갖는 회로를 나타내고, 실선은 결함이 없는 IDDQ 곡선을 나타낸다. 이 예에서, 결함이 없는 IDDQ 곡선은 도 3에서와 거의 동일한 범위에 걸쳐 변화된다. 그렇지만, 이 경우, 결함 관련 IDDQ 곡선은 결함이 없는 IDDQ 곡선에 훨씬 더 가까운 형상을 갖는다. 따라서, VDD에 대한 IDDQ 기술(도 4)과 비교하여 웰 바이어스를 수정(도 3)함으로써 보다 용이하게 구분되는 곡선 형상이 생성된다.

C. 이상치 배제 기술(outlier rejection technique)

다른 실시예는 어떤 수 n개의 소정의 웰 바이어스 설정의 테스트(testing some number n predetermined well bias settings)를 수행하는 단계를 포함하고 결함있는 회로를 식별하기 위해 n-차원 이상치 배제 기술을 사용할 수 있다. 이상치 배제 기술은 원래의 분포(native distribution), 즉 결함이 없는 분포에 적합하지 않은 샘플을 찾아내는 기능을 한다.

상기 비교 실시예들과 관련하여, n-웰(18)과 p-웰(16)을 분리하여 배선하는 것이 웰 바이어스 및 그에 따라 Vtn(들)과 Vtp(들)을 독립적으로 조정할 수 있게 해준다. 이 기능은 예를 들어 비교할 2개의 상이한 특성 관계를 제공할 수 있기 때문에 유익할 수 있다. 이것은 웰 바이어스에 대한 IDDQ 특성이 n-트랜지스터와 p-트랜지스터 간에 아주 다른 경우에 특히 도움이 된다. 예를 들어, 한 트랜지스터의 결과가 다른 것보다 결함있는 회로 관계를 보다 잘 나타내는 경우, 분리하여 배선하는 것은 또한 어떤 다른 입력도 변경하지 않고 논리 문턱값을 수정함으로써 회로 상태를 변경할 수 있게 해준다.

웰 바이어스 수정은 또한 한쪽 유형의 IDDQ, 즉 n 또는 p 유형의 IDDQ를 효과적으로 턴오프 또는 적어도 실질적으로 감소시키고 이어서 적어도 하나의 회로 파라미터에 대한 다른쪽 유형의 IDDQ에 관한 다양한 특성 파악을 수행하는 데 사용될 수 있다. 이러한 특성 파악은 전압에 대한 전류, 온도 분석에 대한 전류, 또는 웰 바이어스에 대한 전류를 포함할 수 있다. 또한, 이러한 특성 파악은 하나의 테스트 벡터를 사용하는 IDDQ에 대해 또하나의 테스트 벡터를 사용하는 IDDQ를 비교 하는 것을 포함할 수 있다. 한번에 한가지 유형을 특성 파악하는 것은 특성 파악되고 있는 각각의 요소에 대한 훨씬 더 일관성있는 관계를 제공하는 것으로 기대될 수 있으며, 따라서 더 강하고 일련의 표준 관계를 이해하기 더 쉽다. 이러한 기술은 또한 누설 전류의 구성을 알아내는 데 사용될 수 있다.

다른 실시예에서, 웰-바이어스 수정은 다중 파라미터 테스트[예를 들어, IDDQ 대 웰-바이어스 대 IC 속도(링 발진기에 의해 측정됨)]에서 또하나의 독립 변수로서 사용될 수 있다. 웰-바이어스 수정은 또한 IDDQ의 발원지을 알아내기 위해 IDDQ의 특성을 파악하는 데 사용될 수 있다. 예를 들어, n-트랜지스터만을 한꺼번에 강화시키고 어느 수정이 결함 관련 IDDQ에 영향을 미치는지를 관찰함으로써 n-트랜지스터를 통해 흐르는 결함 관련 IDDQ는 p-트랜지스터를 통해 흐르는 결함 관련 IDDQ와 구별될 수 있다.

III. 응력 테스트

웰 바이어스 수정은 또한 칩을 스트레싱시켜 어떤 부류의 회로에 대한 잠재 결함을 찾아내는 대안적 방법을 제공한다. 예를 들어, 웰 바이어스 수정은 게이트 산화물 양단에 높은 손상을 입힐 정도의 전계를 인가하지 않고 또 꼭 고온에 의존하지 않고도, 즉 꼭 번인 오븐을 필요로 하지 않고도 칩을 스트레싱시키기 위한 대전류의 발생을 가능하게 해준다. 게다가, 트랜지스터 문턱 전압(Vt)이 스위칭 전류 및 정적 트랜지스터 전류 둘다에 큰 영향을 미치기 때문에, 본 방법은 정적 전류와 스위칭 전류의 원하는 배합비를 달성하기 위해 응력 동안 웰 바이어스를 조정하는 것을 가능하게 해준다. 따라서, 본 방법은 표준의 전압 응력 기술 및 번인 응력 기술에 비해 향상된 회로 응력을 위한 방법을 제공한다. 게다가, 본 방법은 또한 회로가 응력 조건에서 동작하는 데 도움이 되며 결함을 국소화 및 진단하는 것을 가능하게 해준다. 본 방법은 게이트 산화물 응력을 "범핑(bump)"하고 번인 동안 웰 바이어스를 칩별로 조정하는 데 사용될 수 있다. 전압 기반 테스트 및 IDDQ 테스트에서와 같이, 파티션도 응력 테스트와 관련하여 유익하다.

응용 1 : 전류 제어

트랜지스터 스위칭 전류는 공지된 간단화된 방정식 I_DSsat = K*W/2L(Vgs-Vt)^2(단, K는 트랜지스터 상호컨덕턴스 파라미터이고, W는 트랜지스터 폭이며, L은 트랜지스터 길이이고, Vgs는 트랜지스터의 게이트 노드와 소스 노드 사이의 전압차이며, Vt는 트랜지스터 문턱 전압임)에 기초하여 문턱 전압(Vt)에 크게 의존하고 있다. 상세하게는, 웰 바이어스를 수정하는 것이 Vt를 수정하고, 따라서 스위칭 전류를 수정한다. 전술한 바와 같이, 칩을 스트레싱하는 목적은 큰 스위칭 전류를 발생하기 위함이다. 웰 바이어스를 수정하는 것은 그 목적을 달성하기 위해 응력 동안 Vt 감소를 사용한다. 하이 VDD 대신에 로우 Vt를 사용하는 것은 게이트 산화물 양단에 높은 손상을 입힐 정도의 전계를 가하지 않고 대전류를 생성한다. 게다가, 전류를 생성하기 위해 로우 Vt를 사용하는 것은 크로스토크로 인한 잘못된 결함을 피하는 데 도움이 될 수 있으며, 이 크로스토크는 공칭 VDD 하에서보다도 전압 응력 상승된 VDD(voltage stress elevated VDD) 하에서 보다 심각하다. 스위칭 전류를 수정하기 위해 웰 바이어스를 수정하는 것은, (1) 고온 또는 고전압이 없는 경우 응력 메카니즘 그 자체로서, (2) 전압 기반 스트레싱 동안에, 또는 (3) 번인 스트레싱 동안에 행해질 수 있으며, 여기서 "번인 스트레싱"은 통상 고온 스트레싱을 의미하며, 때로는 고온 고전압 스트레싱을 의미한다.

트랜지스터 서브문턱값 누설 전류(transistor subthreshold leakage current)는 또한 간단화된 방정식, I_DSsub = W/L*D_d0*e^(Vgs-Vt)/nV' [단, W는 트랜지스터 폭이고, L은 트랜지스터 길이이며, I_d0는 트랜지스터 상호 컨덕턴스와 관련된 프로세스 파라미터로서 Vt에 독립적이고, Vgs는 트랜지스터의 게이트 노드와 소스 노드 사이의 전압 차이이며, Vt는 트랜지스터 문턱 전압이고, n은 일반적으로 약 2인 상수 프로세스 파라미터이며, V'은 kT/q와 같음(여기서, k는 볼쯔만 상수, T는 온도(단위: 켈빈(Kelvin)), q는 전자의 전하)]에 따라 Vt에 아주 민감하다. 상세하게는, Vt를 증가시키는 것이 정적 누설 전류 IDDQ를 감소시킨다. 전술한 바와 같이, 칩을 스트레싱하는 것의 또하나의 중요한 요소는 유도된 전력을 제어하는 것이다. 웰 바이어스를 수정하는 것이 그 목적을 달성하기 위해 응력 동안에 서브문턱값 누설을 감소시키는 데 Vt 증가를 사용한다.

마지막으로, 회로가 응력(고전압 및/또는 고온) 조건 하에서 동작하게 하기 위해 종종 설계 타협이 필요하다. 웰 바이어스를 수정하는 것이 회로가 번인 조건 하에서 동작하는 데 도움을 주기 위해 응력 동안에 Vt 수정을 사용하는 것을 가능하게 해준다.

웰 바이어스 수정은 테스터 상에서 또는 번인 오븐 내에서 적용될 수 있다. 게다가, 웰 바이어스 수정은 또한 단일 응력 메카니즘으로서 또는 고전압 및/또는 고온과 조합하여 사용될 수 있다. 선택은 타겟 결함이 가속화되느냐에 달려 있다. 게다가, 번인 오븐이 사용 중에 있는 경우, 많은 회로는 한꺼번에 스트레싱될 수 있으며, 각 회로의 유도된 전류 및 온도는 개별적으로 모니터링될 수 있다. 게다가, 웰 바이어스는 개별적으로 설정될 수 있다.

응력 테스트 동안의 웰 바이어스 수정은 테스터 상에서의 응력(on-the-tester stress) 동안 또는 번인 동안 스위칭 전류 또는 정적 전류에 대한 간단한 또는 복잡한 제어 메카니즘으로서 사용될 수 있다. 간단한 전류 제어의 예로는, 스위칭 전류를 증가시키기 위해 전압 기반 스트레싱 동안 트랜지스터 Vt를 항상 감소시키는 것, 또는 정적 누설 전류를 감소시키기 위해 번인 스트레싱 동안 트랜지스터 Vts를 항상 증가시키는 것이 있다.

보다 복잡한 전류 제어로는 다음과 같은 것이 있을 수 있다.

예 1 : 칩별로 웰 바이어스 제어를 조정하기

문턱 전압(Vt)은 불필요한 정적 누설 전류 없이 원하는 양의 스위칭 전류를 얻기 위해 번인 오븐 내에서 조정될 수 있다. 이 전략을 실시하기 위해, 번인 동안 칩에 의해 유도된 스위칭 전류는 모니터링되고 칩이 소정의 원하는 양의 스위칭 전류를 유도하도록 Vt가 조정되며, 대부분의 경우 스위칭 전류의 양은 각 칩마다 동일하다. 짧은 채널 칩(short channel chip)은 당연히 많은 스위칭 전류를 유도하며, 따라서 보다 긴 채널 칩보다 더 높은 Vt 설정을 가능하게 해준다. 비교적 높은 Vt 설정은 정적 누설 전류를 제어하고, 이 정적 누설 전류는 또한 보다 짧은 채널 칩에서 더 높을 것으로 예상된다. 반면에, 긴 채널 칩에서는 Vt를 보다 낮게 설정할 필요가 있다. 전류 측정 및 Vt 제어 신호 발생은 번인 테스터 내에서 행해질 수 있다.

칩 온도가 정적 전류 및 스위칭 전류에 의해 확고히 결정되고, 이 전류는 Vt에 대한 웰 바이어스의 영향을 통해 웰 바이어스에 크게 의존하기 때문에, 웰 바이어스는 또한 온도를 제어하는 데 사용될 수 있다. 예를 들어, 각 칩의 온도는 예컨대 칩(50)(도 1)의 외부에 있는 센서, 또는 써미스터(thermistor) 등의 온칩 센서(on-chip sensor)(52)(도 1)를 통해 모니터링될 수 있으며, 웰 바이어스(들)는 원하는 응력 테스트 온도를 유지하기 위해 제어 유닛(40)(도 1)에 의해 제어될 수 있다. VDD를 감소시키는 것은 유사한 전류 제한 효과를 달성하게 된다. 그렇지만, Vt 조정을 사용하는 것은 2가지 이점을 제공한다. 첫째, VDD와는 달리, 문턱 전압(Vt) 자체는 응력을 제공하지 않는다. 따라서, Vt를 증가시키는 것과 연관된 결함 가속화 손실은 없다. 둘째, Vt를 증가시키는 것은 스위칭 전류 및 서브문턱값 누설 전류 둘다에 크게 영향을 미친다. 반면에, VDD는 스위칭 전류에만 크게 영향을 미친다. 서브문턱값 누설 전류(IDDQ)에 대한 VDD의 영향은 비교적 약하고 DIBL(Drain Induced Barrier Lowering, 드레인 유도 장벽 저하) 효과를 통해서만 있을 뿐이다.

예 2 : 웰 바이어스 스위칭하기

Vt가 회로가 스위칭할 때는 낮고 회로가 스위칭하지 않을 때는 높게 되도록 번인 또는 전압 응력 동안에 웰 바이어스를 스위칭하는 것은 정적 누설을 제한하지 않으면서 응력 메카니즘으로서 높은 피크 스위칭 전류(high peak switching current)를 제공한다. 이 프로세스는 예를 들어 회로 스위칭이 일어나게 될 때 p-웰(14)(도 1) 바이어스를 증가시키고 n-웰(18) 바이어스를 감소시키는 단계, 및 회로 스위칭이 일어나지 않게 될 때 p-웰(14) 바이어스를 감소시키고 n-웰(18) 바이어스를 증가시키는 단계를 포함할 수 있다. 정적 누설 전류를 제한시키는 것은 전력 요건을 감소시키며 칩 온도 상승 및 열 폭주(thermal runaway)를 방지하는 데 도움을 준다. 번인 동안에 웰 바이어스를 스위칭하는 것은 Vt 전압을 클럭과 동기화시킴으로써 행해질 수 있다.

예 3 : 공칭 전압 번인에 대한 고전압 번인 동안 Vt를 서로 다르게 설정하기

고전압 응력이 요망되지만 전체 번인 동안에 필요하지는 않은 경우, 누설 전류는 Vt를 높게 설정함으로써 번인의 고전압 부분 동안에 제어될 수 있다. 그 후에, (Vt를 낮게 설정함으로써) 번인의 비고전압 부분 동안의 많은 스위칭 전류의 발생이 일어날 수 있다.

응용 2 : 번인 동안 회로 기능을 지원하기

Vt를 제어하기 위한 웰 바이어스 수정은 또한 회로가 번인 동작 조건 하에서 동작하는 데 도움을 주기 위해 사용될 수 있다. 번인 동안 상승된 VDD에서 회로가 동작하지 못하는 한 이유는 경로 지연이 공칭 VDD에서보다 더 RC에 좌우되기(RC dominated) 때문이다. 이 변화가 일어나는 이유는 트랜지스터의 속도가 더 높아지지만 상호 연결은 그렇지 못하기 때문이다. 경로 지연 구성에서의 그 변화는 임계 경합 조건(critical race condition)의 위반을 초래할 수 있다. 예를 들어, 래치 홀드 시간(latch hold time)의 위반을 방지하기 위해, 클럭이 클럭 입력에 도달한 후 지정된 시간이 경과될 때까지 데이터가 래치 입력에 도달해서는 안된다. 데이터 경로가 게이트 지연에 좌우되지만 클럭 분배 회로망이 배선 지연에 좌우되는 경우, 클록 분배 경로에 비해 데이터 경로의 속도가 증가함으로 인해 상승된 VDD 조건 하에서 홀드 시간이 위반될 수 있다. 공칭 조건 하에서, 홀드 시간 위반이 없을 수 있다. 이상적으로, 회로는 규격외 VDD에서 동작하기 위해 타이밍을 조정할 필요가 없다. 그 요건을 완화시키기 위해, 회로가 상승된 VDD에서 동작될 때 Vt가 증가될 수 있다. Vt의 증가는 트랜지스터 속도 증가를 저해하고, 상호 연결 지연에 아무런 영향도 없으며, 따라서 경로 지연 구성을 공칭 회로 동작 조건 하에서 나타나는 것에 보다 가깝게 유지하게 된다.

회로가 번인 조건에서 동작하지 않을 수 있는 또하나의 이유는 고온이 누설 전류의 증가를 야기하며 이는 동적 노드로 하여금 그의 전하를 너무 빨리 상실하게 만들고 따라서 회로가 고장나게 만들기 때문이다. 이 문제를 제거하기 위한 설계 양보를 피하기 위해, 번인 동안 Vt를 증가시킬 수 있으며, 이는 누설 전류를 감소시키고 따라서 고온 효과를 저지시킨다. 이와 유사하게, 고온 조건은 금속 전원 그리드의 저항 증가로 인한 VDD 강하(droop)의 문제를 야기한다. 번인 전체 또는 그 일부 동안 Vts를 증가시킴으로써 스위칭 전류를 저하시키는 것이 VDD 강하를 완화시키며 설계자가 번인 동안 VDD 강하를 조정할 필요가 없게 해준다.

예 : Vtn 및 Vtp의 독립적인 제어가 회로가 작동할 수 있는 동작 조건을 찾아내는 데 이용될 수 있다. 예를 들어, 동적 노드가 전하를 유지하도록 돕기 위 해, Vtp는 공칭값에 유지되어 있으면서 Vtn만이 증가될 수 있다.

응용 3 : 파티션

IDDQ 테스트와 관련하여 전술한 바와 같이, 회로 VDD 및 GND와 분리하여 배선된 웰을 갖는 회로는 단일의 공유 p-웰 노드 및 단일의 공유 n-웰 노드만을 가질 수 있거나 p-웰 노드 및 n-웰 노드 그 자체가 분할될 수 있다. 도 2에 도시되어 있는 바와 같이 웰이 분할되는 경우, 응력 조건은 파티션별로 제어될 수 있으며, 이는 회로의 모든 파티션이 동일한 응력 조건 하에서 동작할 수 있어야만 하는 제약 조건을 완화시키는 것과 같은 일들에 유용할 수 있다. 게다가, Vt 유도된 대전류 응력은 전력 요건을 최소화시키기 위해 한번에 회로의 일부에만 적용될 수 있다. 웰이 분할되어 있지 않은 경우라도, n-트랜지스터 및 p-트랜지스터 Vt는 전력 요건으로부터의 응력을 최소화시키기 위해 한번에 하나씩 저하될 수 있다.

분할된 웰은 또한 결함을 국소화시키는 일에 도움이 될 수 있다. 구체적으로 말하면, "일시적" 응력 결함(temporary stress defect), 즉 응력 하에서만 회로 오동작을 야기하고 통상의 동작 조건 하에서는 그렇지 않은 응력 결함이 한 파티션으로 국소화될 수 있다. 이 국소화시키는 일은 파티션들 중 단지 하나 또는 그의 서브셋만이 응력이 많은 웰 바이어스 조건을 경험하게 되는 응력 테스트를 반복적으로 실행함으로써 행해질 수 있다. 결함을 포함하는 파티션은 응력이 많은 조건에 두면 고장, 즉 테스트 불합격 또는 회로 오동작을 야기하는 파티션으로 식별될 수 있다. 이 프로세스가 테스트 동안 질서정연하게 완료되는 경우, 응력에 관련된 영구적 결함도 파티션으로 국소화될 수 있다. 파티션들이 독립적으로 테스트될 수 없는 것으로 가정할 때, 이러한 국소화시키는 일은 각각의 파티션을 순차적으로 스트레싱하고 결함이 있는지 검사하는 것을 필요로 하게 된다. 이 국소화시키는 일은 사후 처리 단계에서 행해질 수 없는 데 왜냐하면 응력 결함이 일단 영구적인 것이 되면, 어느 파티션이 응력 조건에 놓이는지에 관계없이 그 결함은 존재하게 되기 때문이다.

경로가 웰 바이어스 파티션을 가로지르는 경우, 페일 사이트(fail site)가 한 파티션 내의 서브경로로 더욱 국소화될 수 있다. 게다가, 웰이 분할되어 있지 않더라도, 전류가 n-트랜지스터를 통해 흐르는 일시적인 결함은 Vtn 또는 Vtp만을 한번에 하나씩 감소시킴으로써 전력이 p-트랜지스터를 통해 흐르는 일시적인 결함과 구별될 수 있다. 응력 동안에 Vt를 제어하는 것은 또한 결함의 특성을 파악하는 일, 또는 테스트 기반 고장 분석(test-based-failure-analysis)에 도움이 될 수 있다. 구체적으로 설명하면, 대전류에 민감한 문제점은 VDD를 증가시킴과 동시에 Vt를 감소시킨 상태에서 테스트함으로써 고전계로 인한 문제점들과 구별될 수 있다.

응용 4 : 고전계 게이트 산화물 응력

어떤 결함, 예를 들어 게이트 산화물 결함을 고장으로까지 가속화시키기 위해서는, 회로 응력의 어떤 일부분을 얻기 위해 게이트 산화물 양단에 높은 전계를 가하는 것이 바람직할 수 있다. p-웰(14) 전압이 공칭상 GND 전위에 있는 n-트랜지스터의 경우, p-웰 전압을 저하시키는 것은 이러한 증가된 전계를 제공한다. 극성이 반전된 상황에서 p-트랜지스터에 대해서도 마찬가지이다. 높은 전계를 달성 하기 위해 웰 바이어스 수정을 사용하는 것이 높은 전계를 달성하기 위해 VDD를 증가시키는 것에 비해 이점을 갖는 데 그 이유는 웰 바이어스 수정하는 쪽을 적용하는 것이 훨씬 더 빠르기 때문이라는 것에 유의해야 한다. 구체적으로 말하면, 전원 전압 VDD를 변경하는 것이 웰 바이어스 전압을 변경하는 것보다 더 느린 동작이다. 또한, VDD를 증가시키는 것은 회로가 더 많은 정적 누설 전류를 유도하도록 하는 반면, 웰 바이어스 수정은 유도된 정적 누설 전류를 감소시키며 따라서 게이트 산화물 응력 동안에 소모된 정적 전류를 감소시킨다. 일 실시예에서, 웰 바이어스는 회로의 클로킹과 동기하여 응력 설정(stress setting)으로 넘어간다. 예를 들어, 웰 바이어스는 클록 스위칭 바로 전에 공칭 조건으로 설정되고 이어서 클록이 스위칭된 직후 클록 주기(아마도 공칭 클록 주기에 대해 길어진 클록 주기)의 나머지 동안 응력 바이어스로 설정된다. 이들 단계를 제공하는 것이 회로 스위칭 동안 공칭 조건을 유지하게 해주며, 이는 응력 조건 하에서 회로가 올바르게 동작하기 위한 요건을 회피하게 해준다. 유사한 범프 타입 응력이 Vt 수정 전략 대신에 VDD 수정에서 훨씬 덜 실용적인데 그 이유는 전술한 바와 같이 전원 전압 VDD를 변경하는 것이 웰 바이어스를 변경하는 것보다 훨씬 더 느린 동작이기 때문임에 유의해야 한다.

응력 테스트 동안 웰 바이어스 수정의 상기한 바와 같은 적용은 번인 동안 정적 누설을 제어하며 정적 전류만을 제어할 수 있음을 이용하는 것이 아니라 동적 스위칭 전류를 제어할 수 있음도 이용한다. 게다가, 이 기술은 그 자체로 응력 메카니즘으로서 그 전류를 증가시키는 것을 포함한다. 동일한 회로 응력 동안 정적 전류 및 동적 전류 둘다의 선택적인 제어도 이점이 있다. 번인 동안 전력을 감소시키기 위한 블랭킷 방법으로서 단지 웰 바이어스를 사용하는 대신에, 회로를 최적으로 스트레싱함과 동시에 전력도 제어하기 위해 조건을 조정하는 것이 이점이 있다. 이 기술은 번인 동안 칩별로 조정될 수 있으며 또한 게이트 산화물 응력을 위한 대안적 수단을 제공한다. 이 기술은 또한 번인 동안 진단 및 회로 기능성의 측면에서 확장을 갖는다.

IV. 기타

본 방법이 특정의 단계들과 관련하여 기술되어 있지만, 모든 단계들이 첨부된 청구항들에 개략적으로 기술된 본 발명을 형성하는 것은 아님을 잘 알 것이다. 게다가, 많은 경우에, 개시된 단계들의 특정의 순서가 본 발명의 범위를 벗어나지 않고 변경될 수 있다.

이전의 설명에서, 기술된 본 방법 단계들이 메모리에 저장된 프로그램 제품의 명령어를 실행하는, 제어 유닛(40)의 CPU 등의 프로세서에 의해 수행될 수 있음을 이해할 것이다. 본 명세서에 기술된 다양한 장치, 모듈, 메카니즘 및 시스템이 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로 실현될 수 있으며 또 도시된 것과 달리 구분될 수 있음을 잘 알 것이다. 이들은 임의의 유형의 컴퓨터 시스템 또는 본 명세서에 기술된 방법을 수행하는 데 적합한 다른 장치로 구현될 수 있다. 하드웨어와 소프트웨어의 전형적인 조합은 컴퓨터 프로그램을 갖는 범용 컴퓨터 시스템일 수 있으며, 이 컴퓨터 프로그램은 로드되어 실행될 때 컴퓨터 시스템이 본 명세서에 기술된 방법을 수행하도록 컴퓨터 시스템을 제어한다. 다른 대안으로서, 본 발명의 기능상 작업들 중 하나 이상을 수행하기 위한 특수 하드웨어를 포함하는 특정 용도 컴퓨터가 이용될 수 있다. 본 발명은 또한 컴퓨터 프로그램 제품에 내장될 수 있으며, 이 프로그램 제품은 본 명세서에 기술된 방법 및 기능을 구현할 수 있는 모든 특징을 포함하고 또 컴퓨터 시스템에 로드될 때 이들 방법 및 기능을 수행할 수 있다. 컴퓨터 프로그램, 소프트웨어 프로그램, 프로그램, 프로그램 제품, 또는 소프트웨어는 이러한 관점에서 임의의 언어, 코드 또는 표기법으로 된, 정보 처리 능력을 갖는 시스템으로 하여금 특정의 기능을 직접 또는 (a) 다른 언어, 코드 또는 표기법으로의 변환, 및/또는 (b) 다른 유형의 형태로의 재현 이후에 특정의 기능을 수행하도록 하는 일련의 명령어의 임의의 표현식을 의미한다.

본 발명이 이상에서 개략적으로 설명한 특정의 실시예들과 관련하여 기술되어 있지만, 많은 대안, 수정 및 변형이 당업자에게는 자명함이 명백하다. 따라서, 이상에서 언급한 본 발명의 실시예들은 예시적인 것으로서 제한을 위한 것이 아니다. 첨부된 청구항들에 정의된 본 발명의 정신 및 범위를 벗어나지 않고 여러가지 변경이 행해질 수 있다.

본 발명은 집적 회로를 테스트하는 데 유용하다.

Claims (33)

1. 회로 VDD 및 접지와 분리하여 배선되어 있는 웰(14, 18)을 갖는 집적 회로(10)를 테스트하는 방법으로서,

   n-트랜지스터(16)의 p-웰(14) 바이어스 및 p-트랜지스터(20)의 n-웰(18) 바이어스를 독립적으로 수정하는 단계를 포함한 회로 테스트 단계,

   제어 유닛에 상기 테스트 결과를 저장하는 단계, 및

   상기 저장된 테스트 결과로부터 결함이 존재하는지 여부를 판정하는 단계를 포함하고,

   상기 웰(14, 18)은 파티션들(partitions)을 포함하며,

   상기 수정하는 단계는 적어도 하나의 파티션에 적어도 하나의 다른 파티션과 비교하여 상이한 웰 바이어스 조건을 인가하는 단계를 포함하고,

   상기 판정하는 단계는 상기 회로의 하나에 전체로서 그리고 파티션별로(on a partition-by-partition basis) 적용되는 것인

   집적 회로 테스트 방법.
2. 삭제
3. 제1항에 있어서, 상기 수정하는 단계는 복수의 서로 다른 파티션들에 복수의 서로 다른 웰 바이어스 조건을 인가하는 단계를 포함하고,

   상기 판정하는 단계는 결함을 국소화시키기 위해 상기 테스트의 결과를 서로 비교하는 단계를 포함하는 것인 집적 회로 테스트 방법.
4. 제1항에 있어서, 상기 테스트 단계는 테스트 벡터를 사용하여 상기 회로에 자극을 주는(stimulate) 단계를 더 포함하는데, 이 자극 단계 이후에 상기 웰 바이어스를 상기 판정하는 단계에 앞서 미리 정해진 시간 동안 수정하는 단계가 뒤따르는 것인 집적 회로 테스트 방법.
5. 제1항에 있어서, 상기 판정하는 단계는 상기 회로의 출력을 결함이 없는 회로에 대한 예상 결과와 비교하는 단계를 포함하는 것인 집적 회로 테스트 방법.
6. 제1항에 있어서, 상기 판정하는 단계는 상기 회로의 출력을 다른 웰 바이어스 조건 하에서의 동일한 회로에 대한 결과와 비교하는 단계를 포함하는 것인 집적 회로 테스트 방법.
7. 제1항에 있어서, 상기 테스트 단계는 상기 웰 바이어스를 복수의 극한 조건 중 하나로 수정하는 단계를 포함하는 것인 집적 회로 테스트 방법.
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제6항에 있어서, 상기 판정하는 단계는 상기 테스트 동안 웰 바이어스 이외에도 회로 파라미터를 관찰하는 단계를 포함하는 것인 집적 회로 테스트 방법.
9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.

   제6항에 있어서, 상기 테스트 단계는 웰 바이어스 이외의 적어도 하나의 회 로 파라미터를 수정하는 단계를 더 포함하는 것인 집적 회로 테스트 방법.
10. 제1항에 있어서, 상기 테스트 단계는 전압 기반 테스트(voltage-based testing)를 더 포함하는 것인 집적 회로 테스트 방법.
11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.

    제10항에 있어서, 상기 수정하는 단계는,

    (a) 상기 n-트랜지스터(16)의 p-웰(14) 바이어스를 감소시키고 상기 p-트랜지스터(20)의 n-웰(18) 바이어스를 감소시키는 단계,

    (b) 상기 n-트랜지스터의 상기 p-웰 바이어스를 증가시키고 상기 p-트랜지스터의 상기 n-웰 바이어스를 증가시키는 단계, 및

    (c) 상기 n-트랜지스터의 상기 p-웰 바이어스를 증가시키고 상기 p-트랜지스터의 상기 n-웰 바이어스를 감소시키는 단계 중 하나를 포함하는 것인 집적 회로 테스트 방법.
12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.

    제10항에 있어서, 상기 전압 기반 테스트는 로우-VDD(low-VDD)를 상기 집적 회로에 인가하는 단계를 포함하는 것인 집적 회로 테스트 방법.
13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.

    제10항에 있어서, 상기 수정하는 단계는,

    각각의 웰 바이어스를 공칭값으로 설정하는 제1 단계,

    상기 n-트랜지스터(16)의 상기 p-웰(14) 바이어스를 공칭값으로부터 증가시 키고 상기 p-트랜지스터(20)의 상기 n-웰(18) 바이어스를 공칭값으로 설정하는 제2 단계, 및

    상기 n-트랜지스터의 상기 p-웰 바이어스를 공칭값으로 설정하고 상기 p-트랜지스터의 상기 n-웰 바이어스를 공칭값으로부터 감소시키는 제3 단계를 포함하고,

    상기 판정하는 단계는 상기 단계들 각각 사이에 행해지는 것인 집적 회로 테스트 방법.
14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.

    제13항에 있어서, 상기 수정하는 단계는,

    상기 n-트랜지스터(16)의 상기 p-웰(14) 바이어스를 공칭값보다 낮은 값으로 설정하고 상기 p-트랜지스터(20)의 상기 n-웰(18) 바이어스를 공칭값보다 높은 값으로 설정하는 제4 단계,

    상기 n-트랜지스터의 상기 p-웰 바이어스를 공칭값보다 낮은 값으로 설정하고 상기 p-트랜지스터의 상기 n-웰 바이어스를 공칭값보다 낮은 값으로 설정하는 제5 단계, 및

    상기 n-트랜지스터의 상기 p-웰 바이어스를 공칭값보다 높은 값으로 설정하고 상기 p-트랜지스터의 상기 n-웰 바이어스를 공칭값보다 높은 값으로 설정하는 제6 단계를 더 포함하며,

    상기 판정하는 단계는 상기 단계들 각각 사이에 행해지는 것인 집적 회로 테스트 방법.
15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.

    제10항에 있어서, 상기 판정하는 단계는 상기 IC(10)가 특정의 속도로 동작하는 최소 웰 바이어스 및 최대 웰 바이어스 중 적어도 하나에서 판정하는 단계, 및

    적어도 하나의 최소 및 최대 웰 바이어스가 미리 정해진 목적을 충족시키는지 여부를 판정하는 단계를 포함하는 것인 집적 회로 테스트 방법.
16. 제1항에 있어서, 상기 테스트 단계는 상승된 정적 누설 전류(elevated static leakage current)(IDDQ)를 측정하는 단계를 포함하는 것인 집적 회로 테스트 방법.
17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.

    제16항에 있어서, 상기 수정하는 단계는 IDDQ와 웰 바이어스 사이의 관계를 확립하기 위해 웰 바이어스를 증가시켜 인가하기도 하고 웰 바이어스를 감소시켜 인가하기도 하는 단계를 포함하는 것인 집적 회로 테스트 방법.
18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.

    제16항에 있어서, 상기 인가하는 단계는,

    상기 n-웰(18) 및 상기 p-웰(14)에 제1 일련의 바이어스를 인가한 다음에 IDDQ를 측정하는 단계, 및

    상기 n-웰 및 상기 p-웰에 다른 제2 일련의 바이어스를 인가한 다음에 IDDQ를 측정하는 단계를 포함하는 것인 집적 회로 테스트 방법.
19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.

    제16항에 있어서, 상기 판정하는 단계는,

    상기 인가하는 단계들로부터 결함이 없는 회로에 대한 IDDQ 곡선 형상을 확립하는 단계,

    테스트 중인 회로에 대한 IDDQ 곡선 형상을 확립하는 단계, 및

    상기 곡선 형상들을 비교하는 단계를 포함하는 것인 집적 회로 테스트 방법.
21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.

    제16항에 있어서, 상기 수정하는 단계는 한 유형의 IDDQ를 적어도 실질적으로 감소시키도록 웰 바이어스를 설정하는 단계를 포함하고,

    상기 판정하는 단계는 적어도 하나의 회로 파라미터에 대하여 다른 유형의 IDDQ의 특성 파악을 수행하는 단계를 포함하는 것인 집적 회로 테스트 방법.
22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.

    제1항에 있어서, 상기 테스트 단계는 스트레스 테스트(stress testing)를 포함하는 것인 집적 회로 테스트 방법.
23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.

    제22항에 있어서, 상기 수정하는 단계는,

    스위칭 전류를 수정하기 위해 웰 바이어스를 수정하는 단계;

    번인 스트레싱(burn-in stressing) 및 고전압 스트레싱(high-voltage stressing) 중 적어도 하나 동안에 전류를 수정하기 위해 웰 바이어스를 수정하는 단계;

    스위칭 전류 및 정적 전류 중 적어도 하나를 소정의 양만큼 유도하기 위해 웰 바이어스를 수정하는 단계;

    웰 바이어스를 고전압 번인(high voltage burn-in) 동안에는 제1 설정(a first setting)으로 설정하고 공칭 전압 번인(nominal voltage burn-in) 동안에는 제2 설정(a second setting)으로 설정하는 단계;

    회로 동작을 유지하도록 번인 동안에 웰 바이어스를 설정하는 단계;

    스트레스 테스트 온도를 유지하도록 웰 바이어스를 설정하는 단계; 및

    상기 회로의 게이트 산화물 양단에 증가된 전계를 가함으로써 결함을 가속화시키기 위해 스트레싱 동안에 웰 바이어스를 수정하는 단계

    중 어느 한 단계를 포함하는 것인 집적 회로 테스트 방법.
24. 삭제
25. 삭제
26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.

    제22항에 있어서, 상기 수정하는 단계는,

    회로 스위칭이 행해질 때 상기 p-웰 바이어스를 증가시키고 상기 n-웰 바이어스를 감소시키는 단계, 및

    회로 스위칭이 행해지지 않을 때 상기 p-웰 바이어스를 감소시키고 상기 n-웰 바이어스를 증가시키는 단계를 포함하는 것인 집적 회로 테스트 방법.
27. 삭제
28. 삭제
29. 삭제
30. 삭제
31. 회로 VDD 및 접지와 분리하여 배선되어 있는 웰(14, 18)을 갖는 반도체 회로(10)를 테스트하는 방법으로서,

    정적 누설 전류를 측정함으로써 상기 회로를 결함이 있는지 테스트하는 단계, 및

    테스트 동안에 각각의 트랜지스터 문턱 전압을 변경시키기 위해 n-트랜지스터(16) 및 p-트랜지스터(20)의 웰 바이어스를 증가 및 감소시키는 단계를 포함하는 반도체 회로 테스트 방법.
32. 회로 VDD 및 접지와 분리하여 배선되어 있는 웰(14, 18)을 갖는 반도체 회로(10)를 테스트하는 시스템으로서,

    n-트랜지스터(16)의 웰 바이어스 및 p-트랜지스터(20)의 웰 바이어스를 독립적으로 수정하는 동작을 포함한 회로 테스트 동작을 수행하는 수단(60),

    제어 유닛에 상기 테스트 결과를 저장하는 수단, 및

    상기 저장된 테스트 결과로부터 결함이 존재하는지 여부를 판정하는 수단(62)을 포함하고,

    상기 웰(14, 18)은 파티션들(partitions)을 포함하며,

    상기 수정 동작은 적어도 하나의 파티션에 적어도 하나의 다른 파티션과 비교하여 상이한 웰 바이어스 조건을 인가하는 동작을 포함하고,

    상기 판정은 상기 회로의 하나에 전체로서 그리고 파티션별로(on a partition-by-partition basis) 적용되는 것인

    반도체 회로 테스트 시스템.
33. 삭제

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