JP4821198B2 - 半導体集積回路とその製造方法 - Google Patents

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Description

本発明は、互いに機能を代替可能な複数のモジュールを有する半導体集積回路とその製造方法に係り、特に、モジュールの故障による歩留りの低下の改善を図った半導体集積回路に関するものである。
近年の半導体集積回路では、加工寸法の微細化と回路構成の大規模化が進み、製造上の欠陥による歩留りの低下が深刻化している。そこで、全体の回路の一部に予め冗長な回路を設けておき、欠陥部分をこの冗長な回路に置き換えることによって、半導体チップ全体が不良品とならないようにする手法が提案されている。
例えば特許文献１に記載されるＦＰＧＡ（field programmable gate array）の論理回路データ生成方法では、故障情報と論理情報から故障回避の必要性を判定し、必要であるなら故障部分の機能を空き部分で代用するように論理情報を変更する。
また、特許文献２に記載される半導体装置では、メモリーマップ型のアドレッシングによって複数の回路モジュール間のデータ転送が行われる。各回路モジュールにＩＤコードが割り当てられており、そのＩＤコードを操作してデータの転送先を制御することにより、故障した回路モジュールを冗長な回路モジュールに置き換える。
特許第３４９１５７９号明細書 特許第３１９２２２０号明細書
上述した従来の技術には、次に述べるような問題点がある。
特許文献１に記載されるＦＰＧＡでは、論理回路の基本構成単位である基本セルが故障している場合、これを迂回するように配線ルートが変更される。故障回避のための迂回配線は故障の発生状況に応じて様々であり、どのような配線ルートに変更されるかをあらかじめ予測することは難しい。そのため、基本セルのどれが故障しても所望の遅延条件を満たし得るような明確な遅延マージンを設定することが困難であり、遅延特性が著しく悪化する可能性を考慮してかなり大きな遅延マージンを見込んでおく必要がある。
特許文献２に記載される半導体装置では、回路モジュール間のデータ転送距離がどの程度の長さになるかが不良の発生状況に応じて大きく変化する可能性があるため、全ての回路モジュールがお互いに最大限離れた場合を想定して各モジュールの動作を規定する必要がある。したがって、設計の段階においてかなり大きな遅延マージンを見込んでおく必要があり、システム全体の性能を最適化し難い。
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路の一部分に欠陥が生じていてもそれを救済して回路全体を正常に動作させることが可能であるとともに、欠陥の救済に伴う信号遅延の変化を小さくすることができる半導体集積回路とその製造方法を提供することにある。
第１の発明の半導体集積回路は、互いに機能を代替可能なＮ個（Ｎは２より大きい整数を示す）のモジュールと、各々が１つのモジュールに少なくとも１つの信号を出力するとともに当該１つのモジュールにおいて発生する少なくとも１つの信号を入力するＲ個（Ｒは１より大きくＮより小さい整数を示す）の入出力部を有した回路ブロックと、入力される制御信号に応じて上記Ｎ個のモジュールからＲ個のモジュールを選択し、当該選択したＲ個のモジュールと上記回路ブロックのＲ個の入出力部とを１対１に接続し、かつ、上記Ｒ個の入出力部の各々に、少なくとも２つのモジュールから上記制御信号に応じて選択した１つのモジュールを接続するモジュール選択部と、を具備し、上記モジュール選択部は、少なくとも２×Ｒ個のスイッチ回路を有し、上記２×Ｒ個のスイッチ回路の各々は、１つのモジュールと１つの入出力部との間に接続され、上記Ｒ個の入出力部の各々は、複数のスイッチ回路を介して複数のモジュールに接続され、上記Ｎ個のモジュールの各々は、１つ又は複数のスイッチ回路を介して１つ又は複数の入出力部に接続され、同一の入出力部に接続される複数のスイッチ回路は、上記制御信号に応じて、その何れか１つがオンし、同一のモジュールに接続される複数のスイッチ回路は、上記制御信号に応じて、その何れか１つがオンするか若しくは全てがオフし、上記スイッチ回路は、上記入出力部から信号を入力する端子と、上記モジュールへ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも１つの第１のインバータ回路と、上記モジュールから信号を入力する端子と、上記入出力部へ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも１つの第２のインバータ回路と、を有する。
好適には、上記Ｎ個のモジュールのうち故障したモジュールが上記Ｒ個の入出力部から切り離されるように、上記モジュール選択部の制御信号を生成する制御部を具備する。
上記第１の観点によれば、同一の入出力部に接続される２つ以上のモジュールを、この入出力部との距離の違いが小さくなるように配置することが可能になる。入出力部とモジュールとの距離の違いが小さくなると、両者を接続する配線長の違いが小さくなるため、欠陥の救済等に伴ってモジュールと入出力部との接続を切り替えた場合に生じる信号遅延の変化が小さくなる。
上記Ｒ個の入出力部は、第１入出力部から第Ｒ入出力部までのＲ個の入出力部を含んでも良い。上記Ｎ個のモジュールは、第１モジュールから第（Ｒ＋１）モジュールまでの（Ｒ＋１）個のモジュールを含んでも良い。上記モジュール選択部は、上記制御信号に応じて第ｉモジュール（ｉは１からＲまでの整数を示す）又は第（ｉ＋１）モジュールの一方を選択し、当該選択したモジュールを第ｉ入出力部に接続しても良い。
この場合、上記Ｒ個の入出力部は、等しい間隔で番号順に配列されても良く、第ｉモジュール及び第（ｉ＋１）モジュールは、第ｉ入出力部との距離が互いに等しくなる位置に配置されても良い。
上記モジュール選択部を介して上記Ｒ個の入出力部の各々に接続可能な少なくとも２つのモジュールの組合せは、上記モジュール選択部を介して上記Ｒ個の入出力部と上記Ｎ個のモジュールとを接続する全信号経路の遅延の最大値が最も小さくなるように決定されても良い。あるいは、上記モジュール選択部を介して上記Ｒ個の入出力部と上記Ｎ個のモジュールとを接続する全信号経路の遅延の総和が最も小さくなるように決定されても良い。または、上記モジュール選択部を介して上記Ｒ個の入出力部と上記Ｎ個のモジュールとを接続する全信号経路の遅延の最大値が所定の上限値を超えない範囲において、当該全信号経路の遅延の総和が最も小さくなるように決定されても良い。
好適には、上記回路ブロック及び上記モジュール選択部は、上記Ｎ個のモジュールに比べて、同一配線層に属する配線同士の間隔が広い。
また、好適には、上記回路ブロック及び上記モジュール選択部は、上記Ｎ個のモジュールに比べて、異なる配線層に属する配線同士を接続するために使用されるビヤの本数が多い。
これにより、上記回路ブロック及び上記モジュール選択部の故障の発生確率が低減し、歩留りが向上する。
上記Ｎ個のモジュールは、上記回路ブロック及び上記モジュール選択部に比べて、単位面積当たりの回路素子の密度が高くても良い。これにより、回路の面積が小さくなる。
上記第１の観点に係る半導体集積回路は、各々が上記Ｎ個のモジュールの各々の電源供給線に挿入されており、上記制御信号に応じて、上記Ｒ個の入出力部と１対１に接続されていない（Ｎ−Ｒ）個のモジュールへの電源供給を遮断するＮ個の電源スイッチ回路を有しても良い。
これにより、未使用のモジュールにおける電力の無駄な消費が低減する。また、故障したモジュールを電源システムから切り離すことにより、歩留りが向上する。
上記第１の観点に係る半導体集積回路は、上記Ｒ個の入出力部から切り離すべき（Ｎ−Ｒ）個のモジュールを指定する信号を記憶する記憶部を具備しても良い。この場合、上記制御部は、上記記憶部に記憶される信号に応じて上記制御信号を生成しても良い。
また、上記第１の観点に係る半導体集積回路は、上記Ｒ個の入出力部から切り離すべき（Ｎ−Ｒ）個のモジュールを指定する信号を入力する信号入力部を具備しても良い。この場合、上記制御部は、上記信号入力部に入力される信号に応じて上記制御信号を生成しても良い。
上記記憶部と上記信号入力部とを共に具備する場合、上記制御部は、上記記憶部に所定の初期値を持つ信号が記憶される場合、上記信号入力部に入力される信号に応じて上記制御信号を生成し、上記記憶部に上記初期値と異なる値を持つ信号が記憶される場合、上記記憶部に記憶される信号に応じて上記制御信号を生成しても良い。
第２の発明の半導体集積回路は、各々が少なくとも３つのモジュールを含んだ複数のモジュールブロックと、各々が１つのモジュールに少なくとも１つの信号を出力するとともに当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する複数の入出力部を有した回路ブロックと、入力される制御信号に応じて、各モジュールブロックに含まれるＮ個（Ｎは２より大きい整数を示す）のモジュールからＲ個（Ｒは１より大きくＮより小さい整数を示す）のモジュールを選択し、当該選択したＲ個のモジュールと上記回路ブロックのＲ個の入出力部とを１対１に接続し、かつ、上記回路ブロックが有する複数の入出力部の各々に、少なくとも２つのモジュールから上記制御信号に応じて選択した１つのモジュールを接続するモジュール選択部と、上記モジュールブロックに含まれる上記Ｎ個のモジュールのうち故障したモジュールが上記Ｒ個の入出力部から切り離されるように、上記モジュール選択部の制御信号を生成する制御部と、を具備し、同一のモジュールブロックに含まれるモジュール同士は互いに機能を代替可能であって、上記複数のモジュールブロックに含まれるモジュールの全体集合は、それぞれ複数のモジュールから構成され、かつ互いに交わりを持たない複数の部分集合を含んでおり、上記制御部は、上記部分集合に属するモジュールを上記入出力部から切り離す場合、当該切り離し対象のモジュールと同じ部分集合に属する他の全てのモジュールを上記入出力部から切り離すように上記制御信号を生成する。
上記第２の観点によれば、同一の入出力部に接続される２つ以上のモジュールを、入出力部との距離の違いが小さくなるように配置することが可能になる。また、複数種類のモジュールの欠陥を救済することが可能になる。
上記第２の観点に係る半導体集積回路は、各々が上記複数の部分集合の各々の電源供給線に挿入されており、上記制御信号に応じて、上記入出力部から切り離される部分集合への電源供給を遮断する複数の電源スイッチ回路を有しても良い。
これにより、未使用のモジュールにおける電力の無駄な消費が低減する。また、故障したモジュールを電源システムから切り離すことにより、歩留りが向上する。個々のモジュールの電源供給線に電源スイッチ回路を挿入する場合に比べて、回路構成が簡易になる。
上記第２の観点に係る半導体集積回路は、複数のモジュールブロックに共有されたモジュールを有しても良い。このモジュールは、当該複数のモジュールブロックに含まれる他のモジュールの機能の一部若しくは全部を包含する機能を備えていることが好ましい。
これにより、モジュールブロックごとに専用に設ける冗長なモジュールを上記共有されたモジュールに置き換えることが可能になる。
本発明の第３の観点に係る半導体集積回路の製造方法は、第１の工程と、第２の工程と、第３の工程と、第４の工程とを有する。
上記第１の工程においては、互いに機能を代替可能なＮ個（Ｎは２より大きい整数を示す）のモジュールと、各々が１つのモジュールに少なくとも１つの信号を出力するとともに当該１つのモジュールにおいて発生する少なくとも１つの信号を入力するＲ個（Ｒは１より大きくＮより小さい整数を示す）の入出力部を有した回路ブロックと、入力される制御信号に応じて上記Ｎ個のモジュールからＲ個のモジュールを選択し、当該選択したＲ個のモジュールと上記回路ブロックのＲ個の入出力部とを１対１に接続するモジュール選択部と、所定の初期値を持った信号を記憶する記憶部と、上記Ｒ個の入出力部から切り離すべき（Ｎ−Ｒ）個のモジュールを指定する信号を入力する信号入力部と、上記記憶部に上記初期値を持つ信号が記憶される場合、上記信号入力部に入力される信号に応じて上記制御信号を生成し、上記記憶部に上記初期値と異なる値を持つ信号が記憶される場合、上記記憶部に記憶される信号に応じて上記制御信号を生成する制御部とを具備する回路を半導体基板上に形成する。
上記第２の工程では、上記（Ｎ−Ｒ）個のモジュールを指定する信号を上記信号入力部に入力し、当該入力信号に応じて上記Ｒ個の入出力部に接続されるＲ個のモジュールを検査する。
上記第３の工程では、上記第２の工程の検査において故障のモジュールが検出された場合、当該故障のモジュールを含んだ新たな（Ｎ−Ｒ）個のモジュールを指定する信号を上記信号入力部に入力し、上記第２の工程の検査を再び行う。
上記第４の工程では、上記第２の工程の検査において故障のモジュールが検出されない場合に上記信号入力部に入力される信号に応じて、上記Ｒ個の入出力部から切り離すべき（Ｎ−Ｒ）個のモジュールを指定する信号を決定し、上記記憶部に書き込む。
本発明によれば、同一入出力部に接続される複数個のモジュールを、当該入出力部との距離の違いが小さくなるように配置することができるため、欠陥の救済等に伴って入出力部とモジュールとの接続を切り替えた場合に生じる信号遅延の変化を小さくすることができる。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の一例を示す図である。
第１の実施形態に係る半導体集積回路は、例えば図１（Ａ）に示すように、モジュールＭ１〜Ｍ６と、一般回路ブロック１００と、スイッチ回路ＳＷＡ１〜ＳＷＡ５と、スイッチ回路ＳＷＢ１〜ＳＷＢ５とを有する。
モジュールＭ１〜Ｍ６は、それぞれ本発明のモジュールの一実施形態である。
一般回路ブロック１００は、本発明の回路ブロックの一実施形態である。
スイッチ回路ＳＷＡ１〜ＳＷＡ５及びＳＷＢ１〜ＳＷＢ５を含む回路は、本発明のモジュール選択部の一実施形態である。
スイッチ回路ＳＷＡ１〜ＳＷＡ５の集まりは、本発明の第１スイッチ群の一実施形態である。
スイッチ回路ＳＷＢ１〜ＳＷＢ５の集まりは、本発明の第２スイッチ群の一実施形態である。
モジュールＭ１〜Ｍ６は、それぞれ所定の機能を持つ一まとまりの回路であり、互いに機能を代替することができる。モジュールＭ１〜Ｍ６は、全て同一の回路構成を有していても良いし、互いに機能を代替可能であれば、その一部に異なる回路構成を有するモジュールを含んでいても良い。
モジュールＭ１〜Ｍ６の回路構成や機能は任意である。例えばＤＳＰ（digital signal processor）等の演算・処理機能を持つ回路でも良いし、ルックアップテーブルのように比較的単純な論理演算を行う回路でも良い。あるいは、半導体集積回路中に含まれている同等な機能を持った複数の回路の各々を１つのモジュールとして扱っても良い。
また、モジュールＭ１〜Ｍ６は、デジタル回路に限定されるものではなく、アナログ回路でも良い。
一般回路ブロック１００は、上述したモジュールＭ１〜Ｍ６との間で信号をやり取りするための入出力部Ｐ１〜Ｐ５を有しており、これらのモジュールと共同して所定の処理を実行する。一般回路ブロック１００の回路構成や機能は任意であり、例えば配線のみでも良い。
入出力部Ｐ１〜Ｐ５は、それぞれ、上述したモジュールＭ１〜Ｍ６のうちの１つのモジュールに少なくとも１つの信号を出力するとともに、当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する。
入出力部Ｐ１〜Ｐ５は、全てが同一の組合せの信号を入出力しても良いし、異なる組合せの信号を入出力する異なる種類の入出力部を含んでいても良い。
例えばモジュールＭ１〜Ｍ６が３つの出力端子を有する場合において、この３つの出力端子の全てから信号を入力する入出力部や、１つの出力端子のみから信号を入力する入出力部などが混在していても良い。
スイッチ回路ＳＷＡｉ（ｉは、１から５までの整数を示す。以下、本実施形態において同じ。）は、入出力部ＰｉとモジュールＭｉとの間に接続されており、入力される制御信号（不図示）に応じてオン又はオフする。
スイッチ回路ＳＷＢｉは、入出力部ＰｉとモジュールＭ（ｉ＋１）との間に接続されており、入力される制御信号に応じてオン又はオフする。
スイッチ回路ＳＷＡ１〜ＳＷＡ５及びＳＷＢ１〜ＳＷＢ５は、モジュール選択部を構成する。
ここで、モジュール選択部（ＳＷＡ１〜ＳＷＡ５，ＳＷＢ１〜ＳＷＢ５）は、６つのモジュール（Ｍ１〜Ｍ６）の中から制御信号に応じて５つのモジュールを選択し、選択した５つのモジュールと５つの入出力部（Ｐ１〜Ｐ５）とを１対１に接続する機能を持った回路である。
このモジュール選択部（ＳＷＡ１〜ＳＷＡ５，ＳＷＢ１〜ＳＷＢ５）は、５つの入出力部（Ｐ１〜Ｐ５）の各々に、２つのモジュールから制御信号に応じて選択した１つのモジュールを接続する。すなわち、入力される制御信号に応じて、モジュールＭｉ又はモジュールＭ（ｉ＋１）の一方を選択し、選択したモジュールを入出力部Ｐｉに接続する。
モジュール選択部（ＳＷＡ１〜ＳＷＡ５及びＳＷＢ１〜ＳＷＢ５）は、例えば、不図示の制御部から供給される制御信号に応じて、６つのモジュールのうちの故障したモジュール（故障がない場合には予め冗長用に設けられたモジュール）が全ての入出力部から切り離されるように５つのモジュールを選択する。
例えば、モジュールＭｎ（ｎは、１から６までの整数を示す。以下、本実施形態において同じ。）を全ての入出力部から切り離すことを指示する制御信号が入力された場合において、ｎが２から５までの整数であれば（すなわちモジュールＭ２〜Ｍ５を切り離す場合は）、スイッチ回路ＳＷＡ１〜ＳＷＡ（ｎ−１）がオン、スイッチ回路ＳＷＡｎ〜ＳＷＡ５がオフするとともに、スイッチ回路ＳＷＢ１〜ＳＷＢ（ｎ−１）がオフ、スイッチ回路ＳＷＢｎ〜ＳＷＢ５がオンする。
ｎが整数１であれば（すなわちモジュールＭ１を切り離す場合は）、スイッチ回路ＳＷＡ１〜ＳＷＡ５が全てオフし、スイッチ回路ＳＷＢ１〜ＳＷＢ５が全てオンする。
ｎが整数６であれば（すなわちモジュールＭ６を切り離す場合は）、スイッチ回路ＳＷＡ１〜ＳＷＡ５が全てオンし、スイッチ回路ＳＷＢ１〜ＳＷＢ５が全てオフする。
図１（Ｂ）は、モジュールＭ３に欠陥が生じている場合の接続状態を示す。この場合、図示しない制御部は、モジュールＭ３を全ての入出力部から切り離すように制御信号を生成する。
この制御信号に応じて、スイッチ回路ＳＷＡ１，ＳＷＡ２がオン、スイッチ回路ＳＷＡ３，ＳＷＡ４，ＳＷＡ５がオフ、スイッチ回路ＳＷＢ１，ＳＷＢ２がオフ、スイッチ回路ＳＷＢ３，ＳＷＢ４，ＳＷＢ５がオンする。
これにより、入出力部Ｐ１とモジュールＭ１、入出力部Ｐ２とモジュールＭ２、入出力部Ｐ３とモジュールＭ４、入出力部Ｐ４とモジュールＭ５、入出力部Ｐ５とモジュールＭ６がそれぞれ接続され、モジュールＭ３は一般回路ブロック１００から切り離される。
以上説明したように、図１に示す半導体集積回路によれば、６個のモジュール（Ｍ１〜Ｍ６）の中から選択された５つのモジュールと、一般回路ブロック１００に設けられた５個の入出力部（Ｐ１〜Ｐ５）とが１対１に接続される。また、５つの入出力部（Ｐ１〜Ｐ５）の各々に、２つのモジュールから選択された１つのモジュールが接続される。
これにより、同一の入出力部Ｐｉに接続される２つのモジュール（Ｍｉ、Ｍ（ｉ＋１））を、入出力部Ｐｉとの距離の違いが小さくなるように配置することが可能になる。例えば図１に示すように、５つの入出力部（Ｐ１〜Ｐ５）を等しい間隔で番号順に（すなわちＰ１，…，Ｐ５の順に）配列することによって、入出力部Ｐｉとの距離が互いに等しくなるように２つモジュール（Ｍｉ、Ｍ（ｉ＋１））を配置することができる。
入出力部とモジュールとの距離の違いを小さくすることによって、両者を接続する配線長の違いを小さくすることができる。したがって、欠陥の救済に伴ってモジュールと入出力部との接続を切り替えた場合に生じる信号遅延の変化を小さくすることができる。
また、モジュールＭｉ及びＭ（ｉ＋１）と入出力部Ｐｉとの位置関係に基づいて、欠陥救済による信号遅延の変化がどの程度になるかを正確に予測することができるため、例えば先に述べた特許文献１のように正確な予測が難しい場合に比べて、遅延マージンを小さく見積もることが可能になり、より高速に動作する回路を実現することができる。
更に、図１に示す半導体集積回路によれば、１つの入出力部に２つのモジュールの一方を選択して接続する簡易な回路構成によって欠陥の救済を行うことができるため、回路の増加や余分な消費電力の発生を最小限に抑えることができる。
接続の切替えに用いるスイッチ回路や制御部、欠陥情報を保持するための記憶部には、従来の一般的な方法によって設計、製造可能な回路を用いることができるため、欠陥救済機能を設けることによるコストの増大を微小に抑えることができる。
また、一般回路ブロック１００には、欠陥の救済を行うために回路を付加する必要が全くないため、従来の回路をそのまま使用することが可能になり、欠陥救済機能を設けることによる設計の負担を軽減できる。
なお、図１に示す半導体集積回路においては、５つの入出力部（Ｐ１〜Ｐ５）が直線上に配列されているが、これらは例えば曲線や蛇行した線の上に配列されても良いし、ジグザグに配列されても良い。どのような線上であっても、入出力部Ｐ１〜Ｐ５が等しい間隔で番号順に配列されていれば、入出力部Ｐｉとの距離が互いに等しくなるように２つモジュール（Ｍｉ、Ｍ（ｉ＋１））を配置することが可能である。
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
第１の実施形態に係る半導体集積回路では、欠陥救済を行う部分（モジュールＭ１〜Ｍ６）と、欠陥救済を行わない部分（一般回路ブロック１００）とが分離されている。欠陥救済を行わない部分において欠陥が生じると、回路全体を破棄しなくてはならないため、この部分はできるだけ故障率を低くすることが望ましい。そこで、第２の実施形態に係る半導体集積回路では、例えばＤＦＭ（design for manufacturing）などの手法によって、欠陥救済を行わない部分（一般回路ブロック１００）が欠陥救済を行う部分（モジュールＭ１〜Ｍ６）に比べて故障し難くなるような対策を施す。
例えば、一般回路ブロック１００においては、モジュールＭ１〜Ｍ６に比べて、同一配線層に属する配線同士の間隔が広くなるように配線パターンが形成される。これにより、配線同士が短絡することによる故障の発生確率を低減することができる。
また、一般回路ブロック１００においては、モジュールＭ１〜Ｍ６に比べて、異なる配線層に属する配線同士を接続するために使用されるビヤの本数を多くしても良い。例えば、通常１本のビヤによって接続される配線を２本のビヤによって接続するなどの対策を施す。これにより、ビヤが欠落することによる故障の発生確率を低減することができる。
逆にモジュールＭ１〜Ｍ６においては、一般回路ブロック１００に比べて、単位面積当たりの回路素子の密度を高くしても良い。回路素子の密度が高くなると故障の発生確率が高くなるが、モジュールＭ１〜Ｍ６においては欠陥救済による効果が期待できるため、適正な範囲内であれば多少故障が生じ易くなっても歩留りに大きな影響はない。したがって、モジュールＭ１〜Ｍ６における回路素子の密度を高めることによって、歩留りに大きな影響を与えることなく回路全体の小面積化と高性能化を図ることができる。
なお、モジュール選択部を構成する各スイッチ回路（ＳＷＡ１〜ＳＷＡ５、ＳＷＢ１〜ＳＷＢ５）は、上述した欠陥救済を行う部分に含めても良いし、欠陥救済を行わない部分に含めても良い。
スイッチ回路（ＳＷＡ１〜ＳＷＡ５、ＳＷＢ１〜ＳＷＢ５）を欠陥救済しない部分に含める場合、これらのスイッチ回路には一般回路ブロック１００と同様な対策を施す。すなわち、モジュールＭ１〜Ｍ６に比べて、同一配線層に属する配線同士の間隔が広くなるように配線パターンを形成する対策や、モジュールＭ１〜Ｍ６に比べて多くのビヤを用いて配線を接続する対策などを施す。これにより、スイッチ回路の故障による歩留りの低下を抑えることができる。
他方、スイッチ回路（ＳＷＡ１〜ＳＷＡ５、ＳＷＢ１〜ＳＷＢ５）を欠陥救済しない部分に含める場合には、上述の対策を行う場合に比べて故障の発生確率が高くなる。
スイッチ回路の故障が回路全体に影響を与える場合としては、例えば、一般回路ブロック１００へ信号を入力するための経路に設けられたスイッチ回路が短絡状態で故障し、この故障したスイッチ回路から一般回路ブロック１００へ一定電圧の信号が入力され続ける場合などが挙げられる。このような故障があまり発生しないのであれば、スイッチ回路（ＳＷＡ１〜ＳＷＡ５、ＳＷＢ１〜ＳＷＢ５）を欠陥救済しない部分に含めることによって、配線間のピッチやビヤの本数を減らせるため、回路の面積を削減することができるというメリットが得られる。
なお、スイッチ回路（ＳＷＡ１〜ＳＷＡ５、ＳＷＢ１〜ＳＷＢ５）を欠陥救済する部分に含める場合には、例えば図１に示すように、各モジュールにスイッチ回路が付属していると見なしても良い。すなわち、モジュールＭｊ（ｊは２から５までの整数を示す。以下、本実施形態において同じ。）にスイッチ回路ＳＷＡｊ及びスイッチ回路ＳＷＢ（ｊ−１）が付属し、モジュールＭ１にスイッチ回路ＳＷＡ１が付属し、モジュールＭ６にスイッチ回路ＳＷＢ５が付属すると見なしても良い。この場合、スイッチ回路が付属したモジュールＭ１〜Ｍ６を１つの構成単位と見なして配置設計や配線設計を行っても良い。
また、スイッチ回路（ＳＷＡ１〜ＳＷＡ５、ＳＷＢ１〜ＳＷＢ５）を欠陥救済しない部分に含める場合には、例えば図２に示すように、各入出力部にスイッチ回路が付属していると見なしても良い。すなわち、入出力部Ｐｉ（ｉは１から５までの整数を示す。以下、本実施形態において同じ。）にスイッチ回路ＳＷＡｉとスイッチ回路ＳＷＢｉが付属すると見なしても良い。この場合、スイッチ回路が付属した入出力部を１つの構成単位と見なして配置設計や配線設計を行っても良い。
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
第１の実施形態に係る半導体集積回路では、モジュールＭ１〜Ｍ６が互いに機能を代替可能であることを規定しているが、これらのモジュールは全て同一の機能を持っている必要性はない。複数のモジュールの一部が他の一部に対して上位互換性を有している場合でも、モジュール間の機能の代替は可能である。
例えば、第１の機能を持つモジュールと、この第１の機能を包含した第２の機能を持つモジュールとが存在するものとする。この場合、第２の機能を持つモジュールは第１の機能を持つモジュールの全機能を代替することが可能である。一方、第１の機能を持つモジュールは第２の機能を持つモジュールの全機能を代替することはできないが、その一部の機能であれば代替可能である。
このように、本明細書において「モジュール同士が互いに機能を代替可能である」と言う場合には、モジュール同士が互いの全機能を代替可能である場合のみならず、互いの一部の機能を代替可能である場合も含んでいる。
図３は、第３の実施形態に係る半導体集積回路の構成の一例を示す図である。図３に示す半導体集積回路は、図１に示す半導体集積回路におけるモジュールＭ５及びＭ６を、モジュールＭ１〜Ｍ４に対して上位互換性を有するモジュールＭＡ５及びＭ６に置き換えたものである。
モジュールＭＡ５及びＭＡ６は、モジュールＭ１〜Ｍ４に対して上位互換性を有しているため、後者のモジュールに欠陥が生じた場合には、これを前者のモジュールに置き換えることによって欠陥の救済が可能である。
全てのモジュールが正常に動作する場合は（図３（Ａ））、入出力部Ｐ４にモジュールＭ４が接続され、入出力部Ｐ５にモジュールＭＡ５が接続される。
モジュールＭ３に欠陥がある場合は（図３（Ｂ））、入出力部Ｐ４にモジュールＭＡ５が接続され、入出力部Ｐ５にモジュールＭＡ６が接続される。モジュールＭＡ５はモジュールＭ４に対して上位互換性を有しているため、入出力部Ｐ４に接続されたモジュールＭＡ５はモジュールＭ４と同等の機能を一般回路ブロック１００に提供することができる。
モジュールＭＡ５に欠陥がある場合は（図３（Ｃ））、モジュールＭＡ５と同等な機能を持つモジュールＭＡ６が入出力部Ｐ５に接続される。
このように、図３に示す半導体集積回路では、一部の高機能なモジュール（ＭＡ５、Ｍ６）が、他の一部の低機能なモジュール（Ｍ１〜Ｍ４）に対して上位互換性を有している。高機能モジュールの数がこれに接続される入出力部の数に比べて多いため、高機能モジュールの一部が冗長になっている。この冗長な高機能モジュールを利用して、２種類のモジュール（高機能、低機能）の欠陥を救済することができる。
これにより、低機能モジュールを救済するためにわざわざ冗長な低機能モジュールを設ける必要がなくなるため、回路面積の増大を抑制することができる。
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
図４（Ａ）は、５つの入出力部（Ｐ１〜Ｐ５）と６つのモジュール（Ｍ１〜Ｍ６）との間の全ての接続経路を示す図である。
図４（Ａ）に示すような全接続経路の中で、１つの入出力部に対して２つのモジュールの一方を選択的に接続にし、かつ、６つのモジュール（Ｍ１〜Ｍ６）から選択した任意の５つのモジュールと５つの入出力部（Ｐ１〜Ｐ５）とを１対１に接続する条件を満たす接続経路の組合せを、本実施形態においては接続セットと呼ぶことにする。接続セットは、６つの入出力部の各々に接続可能な２つのモジュールの組合せによって一意に指定することができる。
この接続セットは複数存在しており、図４（Ｂ）及び図４（Ｃ）はそのうちの２つを例示している。
図４（Ｂ）に示す半導体集積回路は、図１に示す半導体集積回路と同じ接続セットを有する。すなわち、入出力部Ｐｉ（ｉは、１から５までの整数を示す。以下、本実施形態において同じ。）に対してモジュールＭｉ又はＭ（ｉ＋１）の一方が選択的に接続される。
他方、図４（Ｃ）に示す半導体集積回路では、入出力部Ｐ５に対してモジュールＭ４又はＭ６が接続され、入出力部Ｐ１に対してモジュールＭ４又はＭ１が接続され、入出力部Ｐ２に対してモジュールＭ１又はＭ２が接続され、入出力部Ｐ３に対してモジュールＭ２又はＭ３が接続され、入出力部Ｐ４に対してモジュールＭ３又はＭ５が接続される。
第４の実施形態に係る半導体集積回路は、このように複数存在する接続セットの中で、接続切替えに伴う電気的特性の変化ができるだけ小さくなるように選ばれた接続セットを採用する。
例えば、モジュール選択部（ＳＷＡ１〜ＳＷ５，ＳＷＢ１〜ＳＷＢ５）を介して５つの入出力部（Ｐ１〜Ｐ５）と６つのモジュール（Ｍ１〜Ｍ６）とを接続する全ての信号経路の遅延の最大値が最も小さくなるように接続セットを決定しても良い。
あるいは、モジュール選択部（ＳＷＡ１〜ＳＷ５及びＳＷＢ１〜ＳＷＢ５）を介して５つの入出力部（Ｐ１〜Ｐ５）と６つのモジュール（Ｍ１〜Ｍ６）とを接続する全ての信号経路の遅延の総和が最も小さくなるように接続セットを決定しても良い。
または、モジュール選択部（ＳＷＡ１〜ＳＷ５及びＳＷＢ１〜ＳＷＢ５）を介して５つの入出力部（Ｐ１〜Ｐ５）と６つのモジュール（Ｍ１〜Ｍ６）とを接続する全ての信号経路の遅延の最大値が所定の上限値を超えない範囲において、この全信号経路の遅延の総和が最も小さくなるように接続セットを決定しても良い。
このように、接続切替えに伴う電気的特性（特に信号遅延）の変化ができるだけ小さくなるように接続セットを選ぶことによって、欠陥の救済に伴う回路全体の性能の変化を小さく抑えることができるため、所望の性能を持つ半導体集積回路を安定に製造することができる。
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
図５は、図１に示す半導体集積回路における入出力部（Ｐ１〜Ｐ５）及びモジュール（Ｍ１〜Ｍ６）の配置の一例を示す図であり、モジュール選択部やこれに含まれるスイッチ回路については図示を省略している。
入出力部とモジュールは、例えば図５に示すように番号順に整列させても良いが、ＣＡＤ等を使ってこれらの配置・配線を自動設計する場合には、必ずしも図５に示すように整列させる必要はない。
図６は、本実施形態に係る半導体集積回路における入出力部（Ｐ１〜Ｐ５）及びモジュール（Ｍ１〜Ｍ６）の配置・配線の一例を示す図である。
図６（Ａ）に示す半導体集積回路では、入出力部（Ｐ１〜Ｐ５）については図５の例と同様に番号順に整列されているものの、モジュール（Ｍ１〜Ｍ６）については図５の例に示すような整然とした配列が崩れている。ただし、入出力部（Ｐ１〜Ｐ５）とモジュール（Ｍ１〜Ｍ６）との接続関係については図５の例と同じである。
図７は、図６に示す半導体集積回路においてモジュールＭ３に欠陥が生じた場合の救済の手順を説明するための図である。
欠陥を救済する前のデフォルト状態においては、図６（Ｂ）に示すように入出力部Ｐｉ（ｉは、１から５までの整数を示す。以下、本実施形態において同じ。）とモジュールＭｉとが１対１に接続されている。
この初期の接続においてモジュールＭ３に欠陥が生じていることが見つかった場合、先ずモジュールＭ３が入出力部Ｐ３から切り離される（図７（Ａ））。
モジュールＭ３を切り離された入出力部Ｐ３には、代わりにモジュールＭ４が接続される。モジュールＭ４は、入出力部Ｐ４から切り離される（図７（Ｂ））。
モジュールＭ４を切り離された入出力部Ｐ４には、代わりにモジュールＭ５に接続される。モジュールＭ５は、入出力部Ｐ５から切り離される（図７（Ｃ））。
モジュールＭ５から切り離された入出力部Ｐ５は、初期の接続において未接続状態にあったモジュールＭ６に接続される（図７（Ｄ））。
上記のような接続の切替えにより、入出力部Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５とモジュールＭ１，Ｍ２，Ｍ４，Ｍ５，Ｍ６とが１対１に接続され、欠陥を有するモジュールＭ３が全ての入出力部から切り離される。
このように、配置・配線が規則的でない場合であっても、接続関係については図１や図５に示す半導体集積回路と同様であるため、これと同様な手順で欠陥救済を行うことができる。
図８は、回路の全体的な配置の一例を示す図である。
図８（Ａ）は、一般回路ブロック１００及びモジュールブロック（互いに機能を代替可能なモジュールの集まりを指す。）を規則的に配置する例を示す。この場合、モジュールブロックの内部では、例えば図５に示すように、等しい間隔で番号順にモジュールが配置される。このような規則的な配置は、入出力部とモジュールとの距離のバラツキを小さくし易いため、接続切替えに伴う信号遅延の変化を微小に抑えることができるという利点があり、回路の性能向上を重視する場合に適している。
他方、図８（Ｂ）は、一般回路ブロック１００及びモジュールブロックを自由な形状で配置する例を示す。これは、例えば、ＣＡＤ等を使って配置・配線の自動設計を行う場合の配置に相当する。図８（Ｂ）に示すように、一般回路ブロックの領域とモジュールブロックの領域とのオーバーラップが許容される。モジュール及び入出力部を図８（Ａ）に示すような規則性に制約されることなく自由に配置できるため、回路素子の配置密度を高め易いという利点があり、回路の面積を重視する場合に適している。
ところで、先に説明した図４（Ｃ）に示す半導体集積回路は、観点を変えると、図４（Ｂ）に示す半導体集積回路における入出力部（Ｐ１〜Ｐ５）及びモジュール（Ｍ１〜Ｍ６）の配置・配線を変更したものと見なすこともできる。
すなわち、図４（Ｃ）における入出力部Ｐ５，Ｐ１，Ｐ２，Ｐ３，Ｐ４をそれぞれ図４（Ｂ）における入出力部Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５と見なし、図４（Ｃ）におけるモジュールＭ６，Ｍ４，Ｍ１，Ｍ２，Ｍ３，Ｍ５を図４（Ｂ）におけるモジュールＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６と見なした場合、両者の接続関係は同一であるが、配置と配線パターンが異なっている。
したがって、先に説明した接続セットの選択の基準は、入出力部（Ｐ１〜Ｐ５）とモジュール（Ｍ１〜Ｍ６）の配置や配線経路を決定する際の基準として採用することも可能である。
すなわち、モジュール選択部（ＳＷＡ１〜ＳＷ５及びＳＷＢ１〜ＳＷＢ５）を介して５つの入出力部（Ｐ１〜Ｐ５）と６つのモジュール（Ｍ１〜Ｍ６）とを接続する全ての信号経路の遅延の最大値が最も小さくなるように、入出力部（Ｐ１〜Ｐ５）及びモジュール（Ｍ１〜Ｍ６）の配置や配線経路を決定しても良い。
あるいは、モジュール選択部（ＳＷＡ１〜ＳＷ５及びＳＷＢ１〜ＳＷＢ５）を介して５つの入出力部（Ｐ１〜Ｐ５）と６つのモジュール（Ｍ１〜Ｍ６）とを接続する全ての信号経路の遅延の総和が最も小さくなるように、入出力部（Ｐ１〜Ｐ５）及びモジュール（Ｍ１〜Ｍ６）の配置や配線経路を決定しても良い。
または、モジュール選択部（ＳＷＡ１〜ＳＷ５及びＳＷＢ１〜ＳＷＢ５）を介して５つの入出力部（Ｐ１〜Ｐ５）と６つのモジュール（Ｍ１〜Ｍ６）とを接続する全ての信号経路の遅延の最大値が所定の上限値を超えない範囲において、この全信号経路の遅延の総和が最も小さくなるように入出力部（Ｐ１〜Ｐ５）及びモジュール（Ｍ１〜Ｍ６）の配置や配線経路を決定しても良い。
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
本実施形態に係る半導体集積回路は、複数のモジュールブロックを有する。
ここでモジュールブロックは、互いに機能を代替可能な複数個（３つ以上）のモジュールの集まりを指す。例えば図１に示す半導体集積回路においては、６個のモジュール（Ｍ１〜Ｍ６）の集まりが１つのモジュールブロックに相当する。
また、本実施形態に係る半導体集積回路は、先の実施形態において述べたものと同様に、各モジュールブロックから一部のモジュールを選択して一般回路ブロックの入出力部に接続する機能を持ったモジュール選択部を有する。
このモジュール選択部は、各々のモジュールブロックから制御信号に応じて一部（２つ以上）のモジュールを選択し、当該選択した一部のモジュールをこれと同じ数の入出力部に１対１に接続する。また、一般回路ブロックに設けられた各入出力部に対して、少なくとも２つのモジュールから選択した１つのモジュールを接続する。
このような複数のモジュールブロックとモジュール選択部を設けることによって、半導体集積回路内のより多くの欠陥を救済することが可能になる。例えば、図１に示す半導体集積回路においては１つの欠陥しか救済できないが、同様なモジュールブロックを複数設けることによって２以上の欠陥を救済することが可能になる。
また、複数のモジュールブロックを設けることによって、複数種類のモジュールを救済することが可能になる。例えば、互いに機能を代替可能なモジュール群が複数存在し、同一のモジュール群に属するモジュール同士は機能を代替可能であるが、異なるモジュール群に属するモジュール同士は機能を代替できない場合がある。このような場合には、各モジュール群に冗長なモジュールを付加した複数のモジュールブロックを構成し、この複数のモジュールブロックの各々において欠陥救済を行うことにより、複数種類のモジュールを救済することが可能になる。
なお、１つのモジュールは１つのモジュールブロックのみに含まれていてもよいし、異なる複数のモジュールブロックに共有されても良い。
複数のモジュールブロックに共有されたモジュールは、その複数のモジュールブロックに含まれる他のモジュールの機能の一部若しくは全部を包含する機能を備える。例えば機能Ａを有するモジュールで構成されたモジュールブロックと、機能Ｂを有するモジュールＭジュールで構成されたモジュールブロックによって共有されるモジュールは、機能Ａの少なくとも一部及び機能Ｂの少なくとも一部を包含した機能Ｃを有する。そのため、共有されたモジュールは、何れのモジュールに含まれるモジュールとも機能を代替することが可能である。
図９は、１つのモジュール（ＭＣ１）が２つのモジュールブロック（Ｂ１，Ｂ２）に共有される例を示す図である。
図９の例において、モジュールブロックＢ１は機能Ａを備える６個のモジュール（ＭＡ１〜ＭＡ６）と機能Ｃを備えるモジュールＭＣ１により構成される。モジュールブロックＢ２は、機能Ｂを備える６個のモジュール（ＭＢ１〜ＭＢ６）と機能Ｃを備えるモジュールＭＣ１により構成される。したがって、モジュールＭＣ１は、モジュールブロックＢ１及びＢ２に共有されている。
モジュールＭＣ１の機能Ｃは、例えば、モジュールＭＡ１〜ＭＡ６の機能ＡとモジュールＭＢ１〜ＭＢ６の機能Ｂの両方を包含する。すなわち、モジュールＭＣ１は、モジュールＭＡ１〜ＭＡ６及びＭＢ１〜ＭＢ６に対して上位互換性を有する。
デフォルト時において、上位互換性を有するモジュールＭＣ１は未接続にされており、２つのモジュールブロック（Ｂ１，Ｂ２）の冗長なモジュールとなっている（図９（Ａ））。また、モジュールブロックＢ１のモジュールＭＡ１，…，ＭＡ６は一般回路ブロックの入出力部Ｐ１，…，Ｐ６と１対１に接続され、モジュールブロックＢ２のモジュールＭＢ１，…，ＭＢ６は一般回路ブロックの入出力部Ｐ７，…，Ｐ１２と１対１に接続される。
例えばモジュールブロックＢ１のモジュールＭＡ４に欠陥が生じると（図９（Ｂ））、モジュールＭＡ４は入出力部Ｐ４から切り離される。そして、入出力部Ｐ４，Ｐ５，Ｐ６にはモジュールＭＡ５，ＭＡ６，ＭＣ１が接続される。
また、例えばモジュールブロックＢ２のモジュールＭＢ２に欠陥が生じると（図９（Ｃ））、モジュールＭＢ２は入出力部Ｐ８から切り離される。そして、入出力部Ｐ７，Ｐ８にはモジュールＭＣ１，ＭＢ１が接続される。
このように、上位互換性を有するモジュールＭＣ１は、モジュールブロックＢ１及びＢ２の何れの欠陥も救済することができる。
複数のモジュールブロックによって共有されたモジュールを設けることにより、モジュールブロックごとに専用に設ける冗長なモジュールの数を減らすことができる。例えば図９に示すように、専用に設ける冗長なモジュールがなくても、共有されたモジュールを使って欠陥の救済を行うことができる。
そのため、例えばモジュールブロックの数が非常に多い場合であっても、モジュールブロックごとに冗長なモジュールを設けなくて良いため、冗長なモジュールの数が不必要に増えることを防止できる。
図１０は、複数のモジュールブロックを有する場合における回路の全体的な配置の一例を示す図である。
図１０（Ａ）は、各モジュールブロックを規則的に配置する例を示す。図の例では、各モジュールブロックが行列状に配置されている。各モジュールブロックの内部では、例えば図８（Ａ）の場合と同様に、等しい間隔で番号順にモジュールが配置される。このような規則的な配置は、接続切替えに伴う信号遅延の変化を微小に抑えることができるという利点がある。
他方、図１０（Ｂ）は、各モジュールブロックを自由な形状で配置する例を示しており、例えばＣＡＤ等を使って配置・配線の自動設計を行う場合の配置に相当する。図１０（Ｂ）の例では、一般回路ブロックの領域とモジュールブロックの領域とがオーバーラップしている。このような自由形状の配置は、回路素子の配置密度を高め易いという利点がある。
＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。
図１１は、本発明の第７の実施形態に係る半導体集積回路の構成の一例を示す図である。
第７の実施形態に係る半導体集積回路は、例えば図１１に示すように、モジュールＭ１１〜Ｍ１６，Ｍ２１〜Ｍ２６と、一般回路ブロック１００と、スイッチ回路ＳＷＡ１１〜ＳＷＡ１５，ＳＷＡ２１〜ＳＷＡ２５と、スイッチ回路ＳＷＢ１１〜ＳＷＢ１５，ＳＷＢ２１〜ＳＷＢ２５と、制御部１１０と、電源スイッチ部１２０とを有する。
モジュールＭ１１〜Ｍ１６の集まり並びにＭ２１〜Ｍ２６の集まりは、それぞれ本発明のモジュールブロックの一実施形態である。
一般回路ブロック１００は、本発明の回路ブロックの一実施形態である。
スイッチ回路ＳＷＡ１１〜ＳＷＡ１５，ＳＷＡ２１〜ＳＷＡ２５，ＳＷＢ１１〜ＳＷＢ１５及びＳＷＢ２１〜ＳＷＢ２５を含む回路は、本発明のモジュール選択部の一実施形態である。
スイッチ回路ＳＷＡ１１〜ＳＷＡ１５の集まり並びにスイッチ回路ＳＷＡ２１〜ＳＷＡ２５の集まりは、それぞれ本発明の第１スイッチ群の一実施形態である。
スイッチ回路ＳＷＢ１１〜ＳＷＢ１５の集まり並びにスイッチ回路ＳＷＢ２１〜ＳＷＢ２５の集まりは、それぞれ本発明の第２スイッチ群の一実施形態である。
モジュールＭ１１〜Ｍ１６，Ｍ２１〜Ｍ２６は、先に説明したモジュールＭ１〜Ｍ６（図１）と同様に、それぞれ所定の機能を持つ一まとまりの回路である。
モジュールＭ１１〜Ｍ１６の集まり並びにモジュールＭ１１〜Ｍ１６の集まりは、それぞれモジュールブロックを形成する。本実施形態では、モジュールＭ１１〜Ｍ１６の集まりを第１モジュールブロックと呼び、モジュールＭ２１〜Ｍ２６の集まりを第２モジュールブロックと呼ぶ。
同一のモジュールブロックに属するモジュール同士は、互いに機能を代替することができる。異なるモジュールブロックに属するモジュール同士は、互いに機能を代替できても良いし、できなくても良い。
一般回路ブロック１００は、第１モジュールブロック（Ｍ１１〜Ｍ１６）との間で信号をやり取りするための入出力部Ｐ１１〜Ｐ１５、並びに、第２モジュールブロック（Ｍ２１〜Ｍ２６）との間で信号をやり取りするための入出力部Ｐ２１〜Ｐ２５を有しており、これらのモジュールと共同して所定の処理を実行する。
入出力部Ｐ１１〜Ｐ１５は、それぞれ、第１モジュールブロック（Ｍ１１〜Ｍ１６）に属する１つのモジュールに少なくとも１つの信号を出力するとともに、当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する。
入出力部Ｐ２１〜Ｐ２５は、それぞれ、第２モジュールブロック（Ｍ２１〜Ｍ２６）に属する１つのモジュールに少なくとも１つの信号を出力するとともに、当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する。
スイッチ回路ＳＷＡ１ｉ（ｉは、１から５までの整数を示す。以下、本実施形態において同じ。）は、入出力部Ｐ１ｉとモジュールＭ１ｉとの間に接続されており、制御部１１０から供給される制御信号に応じてオン又はオフする。
スイッチ回路ＳＷＡ２ｉは、入出力部Ｐ２ｉとモジュールＭ２ｉとの間に接続されており、制御部１１０から供給される制御信号に応じてオン又はオフする。
スイッチ回路ＳＷＢ１ｉは、入出力部Ｐ１ｉとモジュールＭ１（ｉ＋１）との間に接続されており、制御部１１０から供給される制御信号に応じてオン又はオフする。
スイッチ回路ＳＷＢ２ｉは、入出力部Ｐ２ｉとモジュールＭ２（ｉ＋１）との間に接続されており、制御部１１０から供給される制御信号に応じてオン又はオフする。
スイッチ回路ＳＷＡ１１〜ＳＷＡ１５及びＳＷＢ１１〜ＳＷＢ１５は、第１モジュールブロック（Ｍ１１〜Ｍ１６）の中から５つのモジュールを選択して入出力部Ｐ１１〜Ｐ１５と１対１に接続する機能を持つ。本実施形態においては、このスイッチ回路ＳＷＡ１１〜ＳＷＡ１５及びＳＷＢ１１〜ＳＷＢ１５で構成される回路を第１モジュール選択部と呼ぶ。
第１モジュール選択部（ＳＷＡ１１〜ＳＷＡ１５，ＳＷＢ１１〜ＳＷＢ１５）は、入出力部Ｐ１１〜Ｐ１５の各々に、第１モジュールブロック（Ｍ１１〜Ｍ１６）に含まれる２つのモジュールから選択した１つのモジュールを接続する。すなわち、制御部１１０から供給される制御信号に応じて、モジュールＭ１ｉ又はモジュールＭ１（ｉ＋１）の一方を選択し、この選択したモジュールを入出力部Ｐ１ｉに接続する。
スイッチ回路ＳＷＡ２１〜ＳＷＡ２５及びＳＷＢ２１〜ＳＷＢ２５は、第２モジュールブロック（Ｍ２１〜Ｍ２６）の中から５つのモジュールを選択して入出力部Ｐ２１〜Ｐ２５と１対１に接続する機能を持つ。本実施形態においては、このスイッチ回路ＳＷＡ２１〜ＳＷＡ２５及びＳＷＢ２１〜ＳＷＢ２５で構成される回路を第２モジュール選択部と呼ぶ。
第２モジュール選択部（ＳＷＡ２１〜ＳＷＡ２５，ＳＷＢ２１〜ＳＷＢ２５）は、入出力部Ｐ２１〜Ｐ２５の各々に、第２モジュールブロック（Ｍ２１〜Ｍ２６）に含まれる２つのモジュールから選択した１つのモジュールを接続する。すなわち、制御部１１０から供給される制御信号に応じて、モジュールＭ２ｉ又はモジュールＭ２（ｉ＋１）の一方を選択し、この選択したモジュールを入出力部Ｐ２ｉに接続する。
制御部１１０は、故障したモジュール（故障がない場合には予め冗長用に設けられたモジュール）が全ての入出力部から切り離されるように、第１モジュールブロック（Ｍ１１〜Ｍ１６）及び第２モジュールブロック（Ｍ２１〜Ｍ２６）からそれぞれ５つのモジュールを選択する制御信号を生成し、これを上述した第１モジュール選択部及び第２モジュール選択部に供給する。
ただし制御部１１０は、第１モジュール選択部（ＳＷＡ１１〜ＳＷＡ１５，ＳＷＢ１１〜ＳＷＢ１５）及び第２モジュール選択部（ＳＷＡ２１〜ＳＷＡ２５，ＳＷＢ２１〜ＳＷＢ２５）に供給する制御信号を共通化しているため、第１モジュールブロック（Ｍ１１〜Ｍ１６）において特定のモジュールが入出力部から切り離されると、第２モジュールブロック（Ｍ２１〜Ｍ２６）においてもこれに対応する特定のモジュールが入出力部から切り離される。
この点をより一般化して説明する。
モジュールの全体集合（Ｍ１１〜Ｍ１６，Ｍ２１〜Ｍ２６）の中には、６つの部分集合が形成されている。この６つの部分集合は、それぞれ２つのモジュールから構成されており、互いに交わりを持っていない。６つの部分集合を第１部分集合〜第６部分集合とすると、各部分集合は以下の構成要素を含む。
第１部分集合・・・｛Ｍ１１，Ｍ２１｝；
第２部分集合・・・｛Ｍ１２，Ｍ２２｝；
第３部分集合・・・｛Ｍ１３，Ｍ２３｝；
第４部分集合・・・｛Ｍ１４，Ｍ２４｝；
第５部分集合・・・｛Ｍ１５，Ｍ２５｝；
第６部分集合・・・｛Ｍ１６，Ｍ２６｝；
制御部１１０は、ある部分集合に属するモジュールを入出力部から切り離す場合に、この部分集合に属する全てのモジュールを入出力部から切り離すように制御信号を生成する。例えばモジュールＭ２３を入出力部から切り離す場合、これと同じ部分集合に属するモジュールＭ１３も入出力部から切り離すように制御信号を生成する。
すなわち、同一の部分集合に属するモジュールは、制御部１１０から供給される同一の制御信号によって入出力部との接続状態を制御される。
ここで、第ｎ部分集合（ｎは、１から６までの整数を示す。以下、本実施形態において同じ。）を全ての入出力部から切り離すことを指示する制御信号が制御部１１０において生成された場合における、各スイッチ回路の状態ついて説明する。
この場合、ｎが２から５までの整数であれば（すなわち第２〜第５部分集合を切り離す場合は）、スイッチ回路ＳＷＡ１１〜ＳＷＡ１（ｎ−１），ＳＷＡ２１〜ＳＷＡ２（ｎ−１）がオン、スイッチ回路ＳＷＡ１ｎ〜ＳＷＡ１５，ＳＷＡ２ｎ〜ＳＷＡ２５がオフする。また、スイッチ回路ＳＷＢ１１〜ＳＷＢ１（ｎ−１），ＳＷＢ２１〜ＳＷＢ２（ｎ−１）がオフ、スイッチ回路ＳＷＢ１ｎ〜ＳＷＢ１５，ＳＷＢ２ｎ〜ＳＷＢ２５がオンする。
ｎが整数１であれば（すなわち第１部分集合を切り離す場合は）、スイッチ回路ＳＷＡ１１〜ＳＷＡ１５，ＳＷＡ２１〜ＳＷＡ２５が全てオフし、スイッチ回路ＳＷＢ１１〜ＳＷＢ１５，ＳＷＢ２１〜ＳＷＢ２５が全てオンする。
ｎが整数６であれば（すなわち第１部分集合を切り離す場合は）、スイッチ回路ＳＷＡ１１〜ＳＷＡ１５，ＳＷＡ２１〜ＳＷＡ２５が全てオンし、スイッチ回路ＳＷＢ１１〜ＳＷＢ１５，ＳＷＢ２１〜ＳＷＢ２５が全てオフする。
電源スイッチ部１２０は、制御部１１０の制御信号に応じて、第１部分集合〜第６部分集合のうち入出力部から切り離される部分集合への電源供給を遮断する。
例えば電源スイッチ部１２０は、第１部分集合〜第６部分集合の各電源供給線に挿入される６つの電源スイッチ回路（不図示）を有する。ある部分集合が入出力部から切り離される場合、その電源供給線に挿入された電源スイッチ回路がオフする。
図１２は、モジュールＭ２３に欠陥が生じている場合の接続状態を示す。この場合、制御部１１０は、モジュールＭ２３を全ての入出力部から切り離すように制御信号を生成する。
この制御信号を受けて、スイッチ回路ＳＷＡ１１，ＳＷＡ１２，ＳＷＡ２１，ＳＷＡ２２はオン、スイッチ回路ＳＷＡ１３，ＳＷＡ１４，ＳＷＡ１５，ＳＷＡ２３，ＳＷＡ２４，ＳＷＡ２５はオフ、スイッチ回路ＳＷＢ１１，ＳＷＢ１２，ＳＷＢ２１，ＳＷＢ２２はオフ、スイッチ回路ＳＷＢ１３，ＳＷＢ１４，ＳＷＢ１５，ＳＷＢ２３，ＳＷＢ２４，ＳＷＢ２５はオンする。
これにより、入出力部Ｐ１１，Ｐ２１とモジュールＭ１１，Ｍ２１、入出力部Ｐ１２，２２とモジュールＭ１２，Ｍ２２、入出力部Ｐ１３，Ｐ２３とモジュールＭ１４，Ｍ２４、入出力部Ｐ１４，Ｐ２４とモジュールＭ１５，Ｍ２５、入出力部Ｐ１５，Ｐ２５とモジュールＭ１６，Ｍ２６がそれぞれ接続され、モジュールＭ１３，Ｍ２３は一般回路ブロック１００から切り離される。
以上説明したように、本実施形態に係る半導体集積回路によれば、制御部１１０から供給される同一の制御信号によって、同一の部分集合に属する全てのモジュールの接続状態が共通に制御される。これにより、個々のモジュールについて入出力部との接続状態を独立に制御する場合に比べて制御信号の数を大幅に減らすことが可能であり、制御部１１０の回路構成を簡易化することができる。
また、入出力部から切り離される部分集合への電源供給が遮断されるため、回路の動作に寄与しないモジュールにおいて無駄な電力が消費されることを防止できる。電源ラインに大電流が流れるような故障がモジュールで発生した場合には、これを遮断して電源システムや他の回路への影響を阻止できるため、モジュールの故障による歩留りの低下を効果的に抑えることができる。
また、故障を検査する場合には、部分集合ごとに故障の有無を検査すれば良いため、個々のモジュールの検査を行う場合に比べて検査時間を短縮することができる。
更には、半導体集積回路の内部にヒューズ等の記憶素子を利用して故障モジュールの情報を書き込む場合には、部分集合ごとに故障の有無の情報を書き込めば良いため、情報量が少なくなり、書き込み処理に要する時間を短縮することができる。
なお、本実施形態に係る半導体集積回路では、故障したモジュールが存在する場合に、これと同じ部分集合に属する全てのモジュールが入出力部から切り離されるため、正常なモジュールも無駄になってしまう。そのため、故障の発生確率が高い場合には、無駄になるモジュールの数が多くなる傾向がある。しかしながら、故障の発生確率があまり高くない場合や、比較的小規模のモジュールを大量に有する場合には、個々のモジュールについて接続状態の制御や電源遮断の制御を行う方式に比べて、同一の歩留りを達成するために必要な回路面積を抑えることができる。
＜第８の実施形態＞
次に、本発明の第８の実施形態について説明する。
図１に示す半導体集積回路では、各入出力部に接続するモジュールを２つのモジュールから選択するが、本実施形態に係る半導体集積回路では、これを３つ以上のモジュールから選択する。
図１３（Ａ）は、各入出力部に接続するモジュールを３つのモジュールから選択する半導体集積回路の構成の一例を示す図である。
図１３（Ａ）に示す半導体集積回路は、入出力部Ｐ１〜Ｐ５が設けられた一般回路ブロックと、モジュールＭ１〜Ｍ７と、モジュール選択部とを有する。なお、図１３と後述の図１４においては、入出力部とモジュールとの間の接続経路を図示しており、この接続経路の切替えを実現するモジュール選択部については図示を省略している。
入出力部Ｐｉ（ｉは、１から５までの整数を示す。以下、図１３の説明において同じ。）は、モジュールＭｉ、Ｍ（ｉ＋１）又はＭ（ｉ＋２）の何れか１つに接続される。これらの接続は、モジュール選択部によって切り替えられる。
図１３（Ｂ）は、モジュールＭ１〜Ｍ７に故障がない場合における初期の接続パターンの一例を示す。図１３（Ｂ）に示す例では、入出力部Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５とモジュールＭ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６とが１対１に接続される。
図１３（Ｃ）は、モジュールＭ２及びＭ４が故障している場合の接続パターンを示す。図１３（Ｃ）の例では、入出力部Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５とモジュールＭ１，Ｍ３，Ｍ５，Ｍ６，Ｍ７とが１対１に接続され、モジュールＭ２及びＭ４が各入出力部から切り離される。
初期の接続パターンが図１３（Ｂ）に示すように設定されている場合、欠陥を救済するための接続パターンは、例えば次の手順によって決定することができる。
先ず、モジュールＭ１からＭ７へ（すなわち図の右方向へ）故障の有無を順番に判定し、故障したモジュールが存在する場合は、これを入出力部から切り離す。そして、この切り離した入出力部より図の左側にある入出力部の接続相手を図の左方向へ全体的にシフトする。
更に、上記のシフトを行った場合、今度はモジュールＭ７からＭ１へ（すなわち図の左方向へ）に故障の有無を順番に判定し、先述とは別の故障したモジュールが存在する場合には、これを入出力部から切り離す。そして、この切り離した入出力部より図の右側にある入出力部の接続相手を図の右方向へ全体的にシフトする。
例えば図１３（Ｃ）の例では、故障したモジュールＭ２に接続される入出力部Ｐ１より左側にある入出力部（すなわち入出力部Ｐ１）の接続相手が図の左方向へシフトされている。また、故障したモジュールＭ４に接続される入出力部Ｐ３より右側にある入出力部（すなわち入出力部Ｐ３，Ｐ４，Ｐ５）の接続相手が図の右方向へシフトされている。
図１４（Ａ）は、各入出力部に接続するモジュールを４つのモジュールから選択する半導体集積回路の構成の一例を示す図である。
図１４（Ａ）に示す半導体集積回路は、入出力部Ｐ１〜Ｐ３が設けられた一般回路ブロックと、モジュールＭ１〜Ｍ４と、モジュール選択部とを有する。
入出力部Ｐ１は、モジュールＭ１、Ｍ２、Ｍ４又はＭ５の何れか１つに接続される。入出力部Ｐ２は、モジュールＭ２，Ｍ３，Ｍ４又はＭ５の何れか１つに接続される。入出力部Ｐ３は、モジュールＭ１，Ｍ２，Ｍ３又はＭ４の何れか１つに接続される。これらの接続は、モジュール選択部によって切り替えられる。
図１４（Ｂ）は、モジュールＭ１〜Ｍ４に故障がない場合における初期の接続パターンの一例を示す。図１４（Ｂ）に示す例では、入出力部Ｐ１，Ｐ２，Ｐ３とモジュールＭ５，Ｍ４，Ｍ２とが１対１に接続される。
図１４（Ｃ）は、モジュールＭ２が故障している場合の接続パターンを示す。図１４（Ｃ）の例では、入出力部Ｐ１，Ｐ２，Ｐ３とモジュールＭ５，Ｍ４，Ｍ１とが１対１に接続され、モジュールＭ２が各入出力部から切り離される。
ここで、本実施形態に係る半導体集積回路において欠陥を救済するため接続パターンを探索する一般的な手順について、図１５〜図１７のフローチャートを参照して説明する。
ステップＳＴ１００：
先ず、検査対象の半導体集積回路における入出力部とモジュールとの接続パターンを、例えば図１３（Ｂ）や図１４（Ｂ）に示すような所定の初期パターンに設定する。
ステップＳＴ１０５：
次いで、現在半導体集積回路に設定中の接続パターンにおいて各モジュールの欠陥の有無を検査する。例えば、スキャンパステストなどの検査手法を用いて、入出力部に接続されたモジュールの動作を検査する。
ステップＳＴ１１０：
ステップＳＴ１０５の検査で欠陥が見つからなかった場合、検査対象の半導体集積回路は良品であると判定して接続パターンの探索を終了する。この場合、現在設定されている接続パターンが探索結果として取得される。
ステップＳＴ１１５：
他方、欠陥モジュールが見つかった場合は、その欠陥モジュールの数が冗長なモジュールの数より多いか否かを判定する。もし多いならば、欠陥を救済することができないため、検査対象の半導体集積回路は不良品であると判定して接続パターンの探索を終了する。また、欠陥モジュールの数が冗長なモジュールの数より小さいか両者が等しいならば、欠陥を救済できる可能性があるため、ステップＳＴ１２０において接続パターンの探索処理を実行する。
ステップＳＴ１２５，ＳＴ１３０：
ステップＳＴ１２０における探索処理の結果、欠陥判定されていないモジュールを全入出力部に１つずつ接続するパターンが見つかった場合は、検査対象の半導体集積回路の接続パターンを、この探索された接続パターンに設定し、再びステップＳＴ１０５の検査を実行する。
図１６及び図１７は、ステップＳＴ１２０における接続パターンの探索処理を説明するためのフローチャートである。なお、この探索処理において行われる接続パターンの変更は、目的の接続パターンを探索するための仮想的な変更であって、検査対象の半導体集積回路において実際に行われるものではない。この探索処理は、例えばコンピュータ上でソフトウェアにより実行される。
ステップＳＴ２００：
先ず、ステップＳＴ１０５の検査によって見つかった欠陥モジュールを全ての入出力部から切り離す。
なお、図１６及び図１７において、入出力部は'Ｉ／Ｏ'と表記されている。
ステップＳＴ２０５：
次に、現在の接続パターンにおいて、どのモジュールにも接続されていない未接続の入出力部があるか否かを判定する。未接続の入出力部がない場合には、現在の接続パターンを探索結果として取得し、探索処理を終了する。
ステップＳＴ２１０：
ステップＳＴ２０５において未接続の入出力部があると判定した場合は、入出力部の登録順序を示す番号ｉ（ｉは自然数を示す。以下、図１６及び図１７の説明において同じ。）を初期値‘１’に設定する。また、入出力部の登録（ステップＳＴ２５０）やモジュールの登録（ステップＳＴ３１０）を全て初期化し、未登録の状態とする。
なお、入出力部やモジュールについて行われる「登録」については、後のステップで説明する。
ステップＳＴ２１５：
現在未接続になっている入出力部を、第ｉ番目の入出力部として登録する。未接続の入出力部が複数ある場合には、その中から任意の１つを選択して第ｉ番目の入出力部とする。
ステップＳＴ２２０：
次の４つの条件を全て満たしたモジュールを検索する。
（１）第ｉ番目の入出力部に接続可能であること。
（２）ステップＳＴ１０５の検査において欠陥があると判定されていないこと。
（３）番号ｉが２以上の場合において、第１〜第（ｉ−１）番目の入出力部（すなわち登録済みの入出力部）に接続されていないこと。
（４）第ｉ番目の入出力部に対して接続禁止のモジュールとして登録されていないこと。
ステップＳＴ２２５：
ステップＳＴ２２０の条件を満たすモジュールが見つかった場合にはステップＳＴ２３０へ移行し、見つからない場合はステップＳＴ３００へ移行する。
ステップＳＴ２３０：
ステップＳＴ２００の条件を満たすモジュールを１つ選択する。
ステップＳＴ２３５：
ステップＳＴ２３０において選択したモジュールを第ｉ番目の入出力部に接続する。
ステップＳＴ２４０：
ステップＳＴ２３０において選択したモジュールに、第ｉ番目の入出力部とは別の入出力部が接続されているかを判定する。別の入出力部が接続されている場合はステップＳＴ２４５へ進み、接続されていない場合はステップＳＴ２０５へ戻る。
ステップＳＴ２４５：
番号ｉに‘１’を加えて、ステップＳＴ２５０に進む。
ステップＳＴ２５０：
ステップＳＴ２３０において選択したモジュールに接続される別の入出力部を、当該モジュールから切り離す。また、当該モジュールから切り離された入出力部を、第ｉ番目の入出力部として登録し、ステップＳＴ２２０のモジュール検索を再び行う。
ステップＳＴ３００：
ステップＳＴ２２０の検索によって条件を満たすモジュールが見つからなかった場合、現在の番号ｉが‘１’であるかを判定する。すなわち、現在の第ｉ番目の入出力部が、ステップＳＴ２１０の登録初期化後に始めて登録された入出力部であるかを判定する。もしそうであるなら、第１番目の入出力部に接続可能なモジュールが何れもステップＳＴ２２０の条件（２）を満たしていない（すなわち欠陥がある）と考えられるため、どのような接続パターンでも第１番目の入出力部には欠陥を持ったモジュールが接続されることになる。そのため、この場合には、接続パターンの検索に失敗したことを判定して探索処理を終了する。
ステップＳＴ３０５，ＳＴ３１０，ＳＴ３１５：
ステップＳＴ３００において現在の番号ｉが‘１’でないと判定した場合は、現在の第ｉ番目の入出力部に対して１つ前に登録された第（ｉ−１）番目の入出力部からモジュールを切り離し、この切り離したモジュールを第ｉ番目のモジュールに再び接続する。そして、この第（ｉ−１）番目の入出力部から切り離したモジュールを、第（ｉ−１）番目の入出力部に対して接続禁止のモジュールとして登録する。また、現在の第ｉ番目の入出力部の登録を抹消し、未登録の状態に戻す。
以上の処理（ＳＴ３０５，ＳＴ３１０，ＳＴ３１５）によって、現在の接続パターンは第（ｉ−１）番目の入出力部が未接続になっていたときの状態に戻る。
ステップＳＴ３２０：
番号ｉから‘１’を引いて、ステップＳＴ２２０のモジュール検索を再び行う。
ここで、図１６及び図１７に示した接続パターン探索処理の一具体例について、図１８を参照して説明する。
ステップＳＴ２５０において、入出力部Ｐｂが第１０番目の入出力部として登録される（図１８（Ａ））。このとき番号ｉは'１０'である。
入出力部Ｐｂに接続可能なモジュールは４つ存在し（Ｍｅ，Ｍｆ，Ｍｇ，Ｍｈ）、この中でモジュールＭｅ及びＭｆは既に登録された入出力部（Ｐａ，Ｐｅ）に接続されているため、上述した（３）の条件を満たしていない。モジュールＭｇ及びＭｈは、（１）〜（４）の条件を全て満たしている。
そこで、ステップＳＴ２２０では２つのモジュール（Ｍｇ，Ｍｈ）が検索される。
ステップＳＴ２３０では、この２つのモジュール（Ｍｇ，Ｍｈ）のうちモジュールＭｇが選択される。モジュールＭｇは、ステップＳＴ２３５において入出力部Ｐｂに接続される。
ここで、モジュールＭｇには入出力部Ｐｃが接続されているため、ステップＳＴ２５０においてモジュールＭｇから入出力部Ｐｃが切り離され、未接続となった入出力部Ｐｃが第１１番目の入出力部として登録される（図１８（Ｂ））。このとき番号ｉは'１１'である。
入出力部Ｐｃに接続可能なモジュールは２つ存在し（Ｍｆ，Ｍｍ）、この中でモジュールＭｆは既に登録された入出力部（Ｐａ，Ｐｅ）に接続されているため、上述した（３）の条件を満たしていない。またモジュールＭｍは欠陥を有するモジュールとして判定されているため、（２）の条件を満たしていない。すなわち、ステップＳＴ２２０の条件を満たすモジュールが存在しない。そのため、ステップＳＴ２２５からステップＳＴ３００へ処理が移行する。
このとき番号ｉは'１１'であるため、ステップＳＴ３００からステップＳＴ３０５へ処理が移行する。
ステップＳＴ３０５では、第１０番目の入出力部である入出力部ＰｂからモジュールＭｇが切り離され、この切り離されたモジュールＭｇが元の入出力部Ｐｃに接続される。
またステップＳＴ３１０では、入出力部Ｐｂから切り離されたモジュールＭｇが、入出力部Ｐｂに対して接続禁止のモジュールとして登録される。
そしてステップＳＴ３１５において、第１１番目の入出力部の登録が抹消され、第１１番目については未登録の状態となる。
ステップＳＴ３０５，ＳＴ３１０，ＳＴ３１５の処理によって図１８（Ａ）に示す接続パターンに戻ると、ステップＳＴ３２０において番号ｉが'１１'から'１０'に減算された後、再びステップＳＴ２２０においてモジュールの検索が行われる。
入出力部Ｐｂが接続可能な４つのモジュール（Ｍｅ，Ｍｆ，Ｍｇ，Ｍｈ）のうち、モジュールＭｅ及びＭｆは条件（３）を満たしておらず、モジュールＭｇは条件（４）を満たしていない。（１）〜（４）の条件を全て満たすのはモジュールＭｈのみである。
そこで、ステップＳＴ２２０では、モジュールＭｈのみが検索される。
ステップＳＴ２３０では、このモジュールＭｈが選択される。モジュールＭｈは、ステップＳＴ２３５において入出力部Ｐｂに接続される。
ここで、モジュールＭｈには入出力部Ｐｄが接続されているため、ステップＳＴ２５０においてモジュールＭｈから入出力部Ｐｄが切り離され、未接続となった入出力部Ｐｄが第１１番目の入出力部として登録される（図１８（Ｃ））。
以上説明したように、本実施形態に係る半導体集積回路によれば、１つの入出力部に対して選択的に接続可能なモジュールの数を３以上に増やすことによって、入出力部とモジュールとを１対１に接続するパターンを増やすことができるため、種々の態様で発生する欠陥を柔軟に救済することが可能になる。また、接続パターンが増えることによって構造が複雑化しても、図１６及び図１７に示すような手順によって欠陥を回避する接続パターンを探索することができる。
＜第９の実施形態＞
次に、本発明の第９の実施形態について説明する。
図１９は、第９の実施形態に係る半導体集積回路の構成の一例を示す図である。
本実施形態に係る半導体集積回路は、例えば図１９に示すように、モジュールＭ１０１〜Ｍ１０８，Ｍ２０１〜Ｍ２０８，Ｍ３０１〜Ｍ３０８，Ｍ４０１〜Ｍ４０８，Ｍ５０１と、バス１０と、ブリッジ回路２１〜２４と、スイッチ・ネットワーク３１〜３４と、ＵＳＢ（universal serial bus）インターフェース回路４１と、ＤＤＲ ＤＲＡＭ（double data rate DRAM）インターフェース回路４２と、ＤＭＡ（direct memory access）コントローラ４３〜４５と、スーパーバイザ・プロセッサ４７と、コプロセッサ４６と、２次キャッシュ４８と、モジュール選択部５０とを有する。
また本実施形態に係る半導体集積回路は、モジュールの切替え制御に係わる構成要素として後述の図２１に示すように、制御部６０と、記憶部７０と、信号入力部８０とを有する。
モジュールＭ１０１〜Ｍ１０８，Ｍ２０１〜Ｍ２０８，Ｍ３０１〜Ｍ３０８，Ｍ４０１〜Ｍ４０８，Ｍ５０１は、それぞれ所定の機能を持つ一まとまりの回路であり、互いに機能を代替することができる。
各モジュールは、例えば図２０に示すように、転送制御部１０１と、演算部１０３と、記憶部１０２とを有する。
転送制御部１０１は、スイッチ・ネットワーク３１〜３４の入出力部（Ｐ１０１，Ｐ１０２，…）を介して入出力されるデータの転送を制御する。
演算部１０３は、記憶部１０２に格納される命令コードに応じた演算を実行する。演算部１０３には、例えばＡＬＵ（arithmetic logical unit）とシーケンサ回路が搭載されており、上述の命令コードに応じてシーケンサ回路がＡＬＵを制御し、種々の演算を実行する。
記憶部１０２は、演算部１０３において実行される命令コードや、演算部１０３の処理に利用されるデータ、処理結果として演算部１０３から出力されるデータなどを記憶する。また、転送制御部１０１において入出力されるデータを一時的に記憶する。
図２０に示すモジュールは、例えば、スイッチ・ネットワーク３１〜３４の入出力部を通じて供給される命令コード群に従って処理を実行する。命令コード群は、個々の入出力部に宛ててスーパーバイザ・プロセッサ４７等から転送されるため、後述のモジュール選択部５０により入出力部とモジュールとの接続が切り替えられると、モジュールには異なる命令コード群が供給されることになる。そのため、モジュールの処理機能は接続先の入出力部に応じて変化する。
スイッチ・ネットワーク３１〜３４は、モジュールに接続される入出力部をそれぞれ８個有する。すなわち、スイッチ・ネットワーク３１は入出力部Ｐ１０１〜１０８を有し、スイッチ・ネットワーク３２は入出力部Ｐ２０１〜２０８を有し、スイッチ・ネットワーク３３は入出力部Ｐ３０１〜３０８を有し、スイッチ・ネットワーク３４は入出力部Ｐ４０１〜４０８を有する。
スイッチ・ネットワーク３１〜３４は、モジュール同士が互いにデータをやり取りできるように、８個の入出力部を相互に接続する。また、モジュールがブリッジ回路（２１，２２，…）を介してバス１０上の各ユニット（４１〜４７）とデータをやり取りできるように、ブリッジ回路と各入出力部と接続する。
ブリッジ回路２１〜２４は、スイッチ・ネットワーク３１〜３４とバス１０との間で相互にデータを転送できるように制御を行う。
バス１０は、ブリッジ回路２１〜２４を介して接続されるスイッチ・ネットワーク３１〜３４の各モジュールや、スーパーバイザ・プロセッサ４７等の各ユニットが互いにデータを転送できるように制御を行う。
スイッチ・ネットワーク３１〜３４、ブリッジ回路２１〜２４、バス１０によって構成されるバスの構造は任意であり、例えばＡＸＩ（advanced extensible interface）などのバス規格に準拠したものでも良い。
バス１０には、ＵＳＢインターフェース回路４１、ＤＤＲ ＤＲＡＭインターフェース回路４２、ＤＭＡコントローラ４３〜４５、スーパーバイザ・プロセッサ４７、コプロセッサ４６が接続される。
ＵＳＢインターフェース回路４１は、ＵＳＢ機器と通信を行うための制御を行う。
ＤＤＲ ＤＲＡＭインターフェース回路４２は、バス１０に接続される各ユニットがＤＤＲ ＤＲＡＭにアクセスするための制御を行う。
ＤＭＡコントローラ４３〜４５は、バス１０に接続されるユニット間でＤＭＡによるデータ転送を行うための制御を行う。３つのＤＭＡコントローラによって、３チャンネルの独立したデータ転送が実行される。
スーパーバイザ・プロセッサ４７は、システムの全体的な動作を統括的に制御する。スーパーバイザ・プロセッサ４７には２次キャッシュ４８が接続されており、使用頻度の高いデータが一時的に格納される。
コプロセッサ４６は、スーパーバイザ・プロセッサ４７における演算や処理を補助する。
モジュール選択部５０は、制御部６０から供給される制御信号に応じて、３３個のモジュール（Ｍ１０１〜Ｍ１０８，Ｍ２０１〜Ｍ２０８，Ｍ３０１〜Ｍ３０８，Ｍ４０１〜Ｍ４０８，Ｍ５０１）から３２個のモジュールを選択し、これを３２個の入出力部（Ｐ１０１〜１０８，Ｐ２０１〜２０８，Ｐ３０１〜３０８，Ｐ４０１〜４０８）に１対１に接続する。また、３２個の入出力部の各々には、上記の制御信号に応じて２つのモジュールから選択した１つのモジュールを接続する。
ここで、モジュール選択部５０とその制御に係わる部分について、図２１を参照して説明する。
なお説明の便宜上、図２１においては、各モジュールと各入出力部の記号を以下のように置き換えている。
（モジュール）
Ｍ１０１，…，Ｍ１０８ −−＞ Ｍ１，…，Ｍ８ ；
Ｍ２０８，…，Ｍ２０１ −−＞ Ｍ９，…，Ｍ１６ ；
Ｍ３０１，…，Ｍ３０８ −−＞ Ｍ１７，…，Ｍ２４ ；
Ｍ４０８，…，Ｍ４０１ −−＞ Ｍ２６，…，Ｍ３３ ；
Ｍ５０１ −−＞ Ｍ２５；
（入出力部）
Ｐ１０１，…，Ｐ１０８ −−＞ Ｐ１，…，Ｐ８ ；
Ｐ２０８，…，Ｐ２０１ −−＞ Ｐ９，…，Ｐ１６ ；
Ｐ３０１，…，Ｐ３０８ −−＞ Ｐ１７，…，Ｐ２４ ；
Ｐ４０８，…，Ｐ４０１ −−＞ Ｐ２５，…，Ｐ３２ ；
モジュール選択部５０は、例えば図２１に示すように、スイッチ回路ＳＷＡ１〜ＳＷＡ３２と、スイッチ回路ＳＷＢ１〜ＳＷＢ３２とを有する。
スイッチ回路ＳＷＡ１〜ＳＷＡ３２の集まりは、本発明の第１スイッチ群の一実施形態である。
スイッチ回路ＳＷＢ１〜ＳＷＢ３２の集まりは、本発明の第２スイッチ群の一実施形態である。
スイッチ回路ＳＷＡｉ（ｉは、１から３２までの整数を示す。以下、本実施形態において同じ。）は、入出力部ＰｉとモジュールＭｉとの間に接続されており、制御部６０から供給される制御信号Ｓｃｉが値‘０’の場合にオン、値‘１’の場合にオフする。
スイッチ回路ＳＷＢｉは、入出力部ＰｉとモジュールＭ（ｉ＋１）との間に接続されており、制御信号Ｓｃｉが値‘０’の場合にオフ、値‘１’の場合にオンする。
スイッチ回路ＳＷＡｉは、入出力部ＰｉからモジュールＭｉへ伝送される信号Ｓｉｎをオン／オフする回路、並びに、モジュールＭｉから入出力部Ｐｉへ伝送される信号Ｓｏｕｔをオン／オフする回路をそれぞれ少なくとも１つ有している。
同様に、スイッチ回路ＳＷＢｉは、入出力部ＰｉからモジュールＭ（ｉ＋１）へ伝送される信号Ｓｉｎをオン／オフする回路、並びに、モジュールＭ（ｉ＋１）から入出力部Ｐｉへ伝送される信号Ｓｏｕｔをオン／オフする回路をそれぞれ少なくとも１つ有している。
以下では、このように個々の信号のオン／オフを行う回路をスイッチ素子と呼び、その幾つかの構成例について説明する。
図２２は、入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。
図２２に示すスイッチ素子ＳＥ１は、入出力部ＰｉからモジュールＭｉへ伝送される信号Ｓｉｎ１をオン／オフする回路であり、スイッチ回路ＳＷＡｉに含まれる。
スイッチ素子ＳＥ１は、入出力部Ｐｉから信号を入力する入力端子Ｔｉと、モジュールＭｉへ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘０’（ローレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘１’（ハイレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。
図２２に示すスイッチ素子ＳＥ２は、入出力部ＰｉからモジュールＭ（ｉ＋１）へ伝送される信号Ｓｉｎ２をオン／オフする回路であり、スイッチ回路ＳＷＢｉに含まれる。
スイッチ素子ＳＥ２は、入出力部Ｐｉから信号を入力する入力端子Ｔｉと、モジュールＭ（ｉ＋１）へ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘１’（ハイレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘０’（ローレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。
また、スイッチ素子ＳＥ２は、接続先のモジュールＭ（ｉ＋１）を全ての入出力部から切り離すことを指示する信号が入力された場合、出力端子Ｔｏをグランド線ＶＳＳに接続する。
スイッチ素子ＳＥ１及びＳＥ２は、共に４つのトランジスタ（Ｑ１〜Ｑ４）を有する。
ｐ型ＭＯＳトランジスタＱ１及びＱ２は電源線ＶＣＣと出力端子Ｔｏとの間に直列に接続され、ｎ型ＭＯＳトランジスタＱ３及びＱ４は出力端子Ｔｏとグランド線ＶＳＳとの間に直列に接続される。ｐ型ＭＯＳトランジスタＱ１及びＱ４のゲートには、入出力部Ｐｉからの信号ＳＭｉｎ１が入力される。
スイッチ素子ＳＥ１において、ｐ型ＭＯＳトランジスタＱ２のゲートには制御信号Ｓｃｉが入力される。ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号Ｓｃｉを不図示のインバータ回路において論理反転した制御信号／Ｓｃｉが入力される。
他方、スイッチ素子ＳＥ２において、ｐ型ＭＯＳトランジスタＱ２のゲートには上述の論理反転した制御信号／Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号Ｓｃｉが入力される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合、スイッチ素子ＳＥ１においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオンするため、スイッチ素子ＳＥ１がインバータ回路として動作する。入出力部Ｐｉからの信号ＳＭｉｎ１は、このインバータ回路によって論理反転されて、モジュールＭｉに入力される。また、スイッチ素子ＳＥ２においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオフして、出力端子Ｔｏが高インピーダンス状態になり、モジュールＭ（ｉ＋１）と入出力部Ｐｉとが切り離される。
制御信号Ｓｃｉがハイレベル（値‘１’）の場合は、上述と逆にスイッチ素子ＳＥ２がインバータ回路として動作する。入出力部Ｐｉからの信号ＳＭｉｎ１は、このインバータ回路によって論理反転されて、モジュールＭ（ｉ＋１）に入力される。また、スイッチ素子ＳＥ１において出力端子Ｔｏが高インピーダンス状態になり、モジュールＭｉと入出力部Ｐｉとが切り離される。
図２３は、モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。
図２３に示すスイッチ素子ＳＥ３は、モジュールＭｉから入出力部Ｐｉへ伝送される信号Ｓｏｕｔ１をオン／オフする回路であり、スイッチ回路ＳＷＡｉに含まれる。
スイッチ素子ＳＥ３は、モジュールＭｉから信号を入力する入力端子Ｔｉと、入出力部Ｐｉへ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘０’（ローレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘１’（ハイレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。
図２３に示すスイッチ素子ＳＥ４は、モジュールＭ（ｉ＋１）から入出力部Ｐｉへ伝送される信号Ｓｏｕｔ２をオン／オフする回路であり、スイッチ回路ＳＷＢｉに含まれる。
スイッチ素子ＳＥ４は、モジュールＭ（ｉ＋１）から信号を入力する入力端子Ｔｉと、入出力部Ｐｉへ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘１’（ハイレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘０’（ローレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。
スイッチ素子ＳＥ３及びＳＥ４は、スイッチ素子ＳＥ１及びＳＥ２と同様に、４つのトランジスタ（Ｑ１〜Ｑ４）を有する。ｐ型ＭＯＳトランジスタＱ１及びＱ２は電源線ＶＣＣと出力端子Ｔｏとの間に直列に接続され、ｎ型ＭＯＳトランジスタＱ３及びＱ４は出力端子Ｔｏとグランド線ＶＳＳとの間に直列に接続される。
スイッチ素子ＳＥ３において、ｐ型ＭＯＳトランジスタＱ２のゲートには制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号／Ｓｃｉが入力され、ｐ型ＭＯＳトランジスタＱ１及びＱ４のゲートにはモジュールＭｉからの信号Ｓｏｕｔ１が入力される。
他方、スイッチ素子ＳＥ４において、ｐ型ＭＯＳトランジスタＱ２のゲートには制御信号／Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号Ｓｃｉが入力され、ｐ型ＭＯＳトランジスタＱ１及びＱ４のゲートにはモジュールＭ（ｉ＋１）からの信号Ｓｏｕｔ２が入力される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合、スイッチ素子ＳＥ３においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオンし、スイッチ素子ＳＥ３はインバータ回路として動作する。モジュールＭｉからの信号Ｓｏｕｔ１は、このインバータ回路によって論理反転されて、入出力部Ｐｉに入力される。また、スイッチ素子ＳＥ４においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオフして、出力端子Ｔｏが高インピーダンス状態になり、モジュールＭ（ｉ＋１）と入出力部Ｐｉとが切り離される。
制御信号Ｓｃｉがハイレベル（値‘１’）の場合は、上述と逆にスイッチ素子ＳＥ４がインバータ回路として動作する。モジュールＭ（ｉ＋１）からの信号Ｓｏｕｔ２は、このインバータ回路によって論理反転されて、入出力部Ｐｉに入力される。スイッチ素子ＳＥ３においては、出力端子Ｔｏが高インピーダンス状態になり、モジュールＭｉと入出力部Ｐｉとが切り離される。
図２４は、入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。
図２４に示すスイッチ素子ＳＥ１Ａは、図２２に示すスイッチ素子ＳＥ１と同様に、入出力部ＰｉからモジュールＭｉへ伝送される信号Ｓｉｎ１をオン／オフする回路であり、スイッチ回路ＳＷＡｉに含まれる。
スイッチ素子ＳＥ１Ａは、入出力部ＰｉからモジュールＭｉへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、並列に接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。
図２４に示すスイッチ素子ＳＥ２Ａは、図２２にスイッチ素子ＳＥ２と同様に、入出力部ＰｉからモジュールＭ（ｉ＋１）へ伝送される信号Ｓｉｎ２をオン／オフする回路であり、スイッチ回路ＳＷＢｉに含まれる。
スイッチ素子ＳＥ２Ａは、入出力部ＰｉからモジュールＭ（ｉ＋１）へ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、スイッチ素子ＳＥ１Ａと同様に、並列接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。
スイッチ素子ＳＥ１Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには論理反転された制御信号／Ｓｃｉが入力される。他方、スイッチ素子ＳＥ２Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには論理反転された制御信号／Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには制御信号Ｓｃｉが入力される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合、スイッチ素子ＳＥ１Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオンに駆動され、スイッチ素子ＳＥ１Ａが導通状態になる。入出力部Ｐｉから出力される信号ＳＭｉｎ１は、スイッチ素子ＳＥ１Ａを介してモジュールＭｉに入力される。また、スイッチ素子ＳＥ２Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオフに駆動されて、スイッチ素子ＳＥ２Ａが遮断状態になり、モジュールＭ（ｉ＋１）と入出力部Ｐｉとが切り離される。
制御信号Ｓｃｉがハイレベル（値‘１’）の場合は、上述と逆にスイッチ素子ＳＥ２Ａが導通状態になる。入出力部Ｐｉから出力される信号ＳＭｉｎ１は、スイッチ素子ＳＥ２Ａを介してモジュールＭ（ｉ＋１）に入力される。また、スイッチ素子ＳＥ１Ａが遮断状態になり、モジュールＭｉと入出力部Ｐｉとが切り離される。
なお、図２４の例では、トランスミッションゲート回路の抵抗成分による信号遅延を改善するため、スイッチ素子ＳＥ１Ａ，ＳＥ２Ａの入力側（入出力部側）の経路にインバータ回路Ｕ５，Ｕ６が挿入されている。
図２５は、モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。
図２５に示すスイッチ素子ＳＥ３Ａは、図２３に示すスイッチ素子ＳＥ３と同様に、モジュールＭｉから入出力部Ｐｉへ伝送される信号Ｓｏｕｔ１をオン／オフする回路であり、スイッチ回路ＳＷＡｉに含まれる。
スイッチ素子ＳＥ３Ａは、モジュールＭｉから入出力部Ｐｉへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、並列に接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。
図２５に示すスイッチ素子ＳＥ４Ａは、図２３にスイッチ素子ＳＥ４と同様に、モジュールＭ（ｉ＋１）から入出力部Ｐｉへ伝送される信号Ｓｏｕｔ２をオン／オフする回路であり、スイッチ回路ＳＷＢｉに含まれる。
スイッチ素子ＳＥ４Ａは、モジュールＭ（ｉ＋１）から入出力部Ｐｉへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、スイッチ素子ＳＥ３Ａと同様に、並列接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。
スイッチ素子ＳＥ３Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには論理反転された制御信号／Ｓｃｉが入力される。他方、スイッチ素子ＳＥ４Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには論理反転された制御信号／Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには制御信号Ｓｃｉが入力される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合、スイッチ素子ＳＥ３Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオンに駆動され、スイッチ素子ＳＥ１Ａが導通状態になる。モジュールＭｉから出力される信号Ｓｏｕｔ１は、スイッチ素子ＳＥ３Ａを介して入出力部Ｐｉに入力される。また、スイッチ素子ＳＥ４Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオフに駆動されて、スイッチ素子ＳＥ４Ａが遮断状態になり、モジュールＭ（ｉ＋１）と入出力部Ｐｉとが切り離される。
制御信号Ｓｃｉがハイレベル（値‘１’）の場合は、上述と逆にスイッチ素子ＳＥ４Ａが導通状態になる。モジュールＭ（ｉ＋１）から出力される信号Ｓｏｕｔ２は、スイッチ素子ＳＥ４Ａを介して入出力部Ｐｉに入力される。また、スイッチ素子ＳＥ３Ａが遮断状態になり、モジュールＭｉと入出力部Ｐｉとが切り離される。
なお、トランスミッションゲート回路の抵抗成分による信号遅延を改善するため、スイッチ素子ＳＥ１Ａ，ＳＥ２Ａの入力側（モジュール側）の経路にインバータ回路を挿入しても良い。
図２６は、入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。
図２６に示すスイッチ素子ＳＥ１Ｂ，ＳＥ２Ｂは、図２４に示すスイッチ素子ＳＥ１Ａ，ＳＥ２Ａのｐ型ＭＯＳトランジスタＱ５をそれぞれ削除したものであり、基本的な動作はスイッチ素子ＳＥ１Ａ，ＳＥ２Ａと同じである。すなわち、制御信号Ｓｃｉがローレベル（値‘０’）の場合、入出力部Ｐｉからの信号をモジュールＭｉへ伝送し、入出力部ＰｉとモジュールＭ（ｉ＋１）とを切り離す。制御信号Ｓｃｉがハイレベル（値‘１’）の場合は、入出力部Ｐｉからの信号をモジュールＭ（ｉ＋１）へ伝送し、入出力部ＰｉとモジュールＭｉとを切り離す。
図２７は、モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。
図２７に示すスイッチ素子ＳＥ３Ｂ，ＳＥ４Ｂは、図２５に示すスイッチ素子ＳＥ３Ａ，ＳＥ３Ａのｐ型ＭＯＳトランジスタＱ５をそれぞれ削除したものであり、基本的な動作はスイッチ素子ＳＥ３Ａ，ＳＥ４Ａと同じである。すなわち、制御信号Ｓｃｉがローレベル（値‘０’）の場合、モジュールＭｉからの信号を入出力部Ｐｉへ伝送し、入出力部ＰｉとモジュールＭ（ｉ＋１）とを切り離す。制御信号Ｓｃｉがハイレベル（値‘１’）の場合は、モジュールＭ（ｉ＋１）からの信号を入出力部Ｐｉへ伝送し、入出力部ＰｉとモジュールＭｉとを切り離す。
なお、図２６，図２７に示すスイッチ素子（ＳＥ１Ｂ，ＳＥ２Ｂ，ＳＥ３Ｂ，ＳＥ４Ｂ）にハイレベルの信号が入力される場合、これらのスイッチ素子を通過して出力される信号はｎ型ＭＯＳトランジスタＱ６のしきい値に相当する電圧降下を生じる。そのため、図２６，図２７に示すスイッチ素子を用いる場合は、この電圧降下による回路動作への影響（遅延、ノイズマージン等）が許容範囲内に収まることが要求される。
ここで、第１の構成例（図２２、図２３）及び第２の構成例（図２４、図２５）のスイッチ素子を半導体基板上に形成した場合の構造について、図２８及び図２９を参照して説明する。
図２８は、図２２及び図２３に示す第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）の構造例を示す平面図である。
図２８（Ａ）は、２つの活性領域（Ｄ１，Ｄ２）にそれぞれ２つずつＭＯＳトランジスタが形成される場合の例を示し、図２８（Ｂ）は、４つの活性領域（Ｄ３〜Ｄ６）にそれぞれ１つずつＭＯＳトランジスタが形成される場合の例を示す。
図２８（Ａ）に示す構造例では、半導体基板上に活性領域Ｄ１及びＤ２が並んで形成される。活性領域Ｄ１にはｎ型不純物が導入され、活性領域Ｄ２にはｐ型不純物が導入される。活性領域Ｄ１及びＤ２は、例えば図２８（Ａ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、異なる活性領域の素子同士を電気的に分離するための領域（素子分離領域）が設けられている。
活性領域Ｄ１及びＤ２の上には、不図示のゲート酸化膜を介してゲート電極Ｇ１〜Ｇ３が設けられている。
ゲート電極Ｇ１は、２つの活性領域（Ｄ１、Ｄ２）の上に跨って設けられている。活性領域Ｄ１においてゲート電極Ｇ１に面する部分には、ｐ型ＭＯＳトランジスタＱ１のチャネルが形成される。また活性領域Ｄ２においてゲート電極Ｇ１に面する部分には、ｎ型ＭＯＳトランジスタＱ４のチャネルが形成される。
ゲート電極Ｇ１は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における入力端子Ｔｉに相当する。
ゲート電極Ｇ２は、図においてゲート電極Ｇ１の右側の活性領域Ｄ１上に設けられている。活性領域Ｄ１においてゲート電極Ｇ２に面する部分には、ｐ型ＭＯＳトランジスタＱ２のチャネルが形成される。
ゲート電極Ｇ３は、図においてゲート電極Ｇ１の右側の活性領域Ｄ２上に設けられている。活性領域Ｄ２においてゲート電極Ｇ３に面する部分には、ｎ型ＭＯＳトランジスタＱ３のチャネルが形成される。
ゲート電極Ｇ２，Ｇ３は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。
活性領域Ｄ１においてゲート電極Ｇ１の左側の領域Ａ１は、ｐ型ＭＯＳトランジスタＱ１のソースに相当する。この領域Ａ１は、不図示のビヤを介して金属配線Ｗ１に接続される。金属配線Ｗ１は、電源線ＶＣＣに相当する。
活性領域Ｄ１においてゲート電極Ｇ１及びＧ２の間に挟まれた領域Ａ２は、ｐ型ＭＯＳトランジスタＱ１のドレイン並びにｐ型ＭＯＳトランジスタＱ２のソースに相当する。ｐ型ＭＯＳトランジスタＱ１のドレインとｐ型ＭＯＳトランジスタＱ２のソースは、この領域Ａ２において互いに接続されている。
活性領域Ｄ１においてゲート電極Ｇ２の右側の領域Ａ３は、ｐ型ＭＯＳトランジスタＱ２のドレインに相当する。また、活性領域Ｄ２においてゲート電極Ｇ３の右側の領域Ａ４は、ｎ型ＭＯＳトランジスタＱ３のドレインに相当する。この領域Ａ３とＡ４は、不図示のビヤと金属配線Ｗ２を介して互いに接続される。領域Ａ３とＡ４の接続点は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における出力端子Ｔｏに相当する。
活性領域Ｄ２において、ゲート電極Ｇ１及びＧ３の間に挟まれた領域Ａ５は、ｎ型ＭＯＳトランジスタＱ３のソース並びにｎ型ＭＯＳトランジスタＱ４のドレインに相当する。ｎ型ＭＯＳトランジスタＱ３のソースとｎ型ＭＯＳトランジスタＱ４のドレインは、この領域Ａ５において互いに接続されている。
活性領域Ｄ２においてゲート電極Ｇ１の左側の領域Ａ６は、ｎ型ＭＯＳトランジスタＱ４のソースに相当する。この領域Ａ６は、不図示のビヤを介して金属配線Ｗ３に接続される。金属配線Ｗ３は、グランド線ＶＳＳに相当する。
図２８（Ｂ）に示す構造例では、半導体基板上において４つの活性領域Ｄ３、Ｄ４、Ｄ５及びＤ６が行列状に形成される。図２８（Ｂ）の例では、活性領域Ｄ４が活性領域Ｄ３の右側に形成され、活性領域Ｄ６が活性領域Ｄ３の下側に形成され、活性領域Ｄ５が活性領域Ｄ４の下側かつ活性領域Ｄ６の右側に形成される。
活性領域Ｄ３及びＤ４にはｎ型不純物が導入され、活性領域Ｄ５及びＤ６にはｐ型不純物が導入される。活性領域Ｄ３〜Ｄ６は、例えば図２８（Ｂ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、素子分離領域が設けられている。
活性領域Ｄ３〜Ｄ６の上には、不図示のゲート酸化膜を介してゲート電極Ｇ４〜Ｇ６が設けられている。
ゲート電極Ｇ４は、活性領域Ｄ３及びＤ６の上に跨って設けられている。活性領域Ｄ３においてゲート電極Ｇ４に面する部分には、ｐ型ＭＯＳトランジスタＱ１のチャネルが形成される。また活性領域Ｄ６においてゲート電極Ｇ４に面する部分には、ｎ型ＭＯＳトランジスタＱ４のチャネルが形成される。
ゲート電極Ｇ４は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における入力端子Ｔｉに相当する。
ゲート電極Ｇ５は、活性領域Ｄ４の上に設けられている。活性領域Ｄ４においてゲート電極Ｇ５に面する部分には、ｐ型ＭＯＳトランジスタＱ２のチャネルが形成される。
ゲート電極Ｇ６は、活性領域Ｄ５の上に設けられている。活性領域Ｄ５においてゲート電極Ｇ６に面する部分には、ｎ型ＭＯＳトランジスタＱ３のチャネルが形成される。
ゲート電極Ｇ５，Ｇ６は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。
活性領域Ｄ３においてゲート電極Ｇ４の左側の領域Ａ７は、ｐ型ＭＯＳトランジスタＱ１のソースに相当する。この領域Ａ７は、不図示のビヤを介して金属配線Ｗ４に接続される。金属配線Ｗ４は、電源線ＶＣＣに相当する。
活性領域Ｄ３においてゲート電極Ｇ４の右側の領域Ａ８は、ｐ型ＭＯＳトランジスタＱ１のドレインに相当する。また、活性領域Ｄ４においてゲート電極Ｇ５の左側の領域Ａ９は、ｐ型ＭＯＳトランジスタＱ２のソースに相当する。この領域Ａ８とＡ９は、不図示のビヤ並びに金属配線Ｗ５、Ｗ６及びＷ７を介して互いに接続される。
活性領域Ｄ４においてゲート電極Ｇ５の右側の領域Ａ１０は、ｐ型ＭＯＳトランジスタＱ２のドレインに相当する。また、活性領域Ｄ５においてゲート電極Ｇ６の右側の領域Ａ１１は、ｎ型ＭＯＳトランジスタＱ３のドレインに相当する。この領域Ａ３とＡ４は、不図示のビヤと金属配線Ｗ８を介して互いに接続される。領域Ａ１０とＡ１１の接続点は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における出力端子Ｔｏに相当する。
活性領域Ｄ５においてゲート電極Ｇ６の左側の領域Ａ１２は、ｎ型ＭＯＳトランジスタＱ３のソースに相当する。また、活性領域Ｄ６においてゲート電極Ｇ４の右側の領域Ａ１３は、ｎ型ＭＯＳトランジスタＱ１のドレインに相当する。この領域Ａ１２とＡ１３は、不図示のビヤ並びに金属配線Ｗ９、Ｗ１０及びＷ１１を介して互いに接続される。
活性領域Ｄ６においてゲート電極Ｇ１の左側の領域Ａ１４は、ｎ型ＭＯＳトランジスタＱ４のソースに相当する。この領域Ａ１４は、不図示のビヤを介して金属配線Ｗ１２に接続される。金属配線Ｗ３は、グランド線ＶＳＳに相当する。
図２９は、図２４及び図２５に示す第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）の構造例を示す平面図である。
図２９（Ａ）は、２つの活性領域（Ｄ７，Ｄ８）にそれぞれ２つずつＭＯＳトランジスタが形成される場合の例を示し、図２９（Ｂ）は、４つの活性領域（Ｄ９〜Ｄ１２）にそれぞれ１つずつＭＯＳトランジスタが形成される場合の例を示す。
図２９（Ａ）に示す構造例では、半導体基板上に活性領域Ｄ７及びＤ８が並んで形成される。活性領域Ｄ７にはｎ型不純物が導入され、活性領域Ｄ８にはｐ型不純物が導入される。活性領域Ｄ７及びＤ８は、例えば図２９（Ａ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には素子分離領域が設けられている。
活性領域Ｄ７及びＤ８の上には、不図示のゲート酸化膜を介してゲート電極Ｇ７〜Ｇ９が設けられている。
ゲート電極Ｇ７は、２つの活性領域（Ｄ７、Ｄ８）の上に跨って設けられている。活性領域Ｄ７においてゲート電極Ｇ７に面する部分には、ｐ型ＭＯＳトランジスタＱ７のチャネルが形成される。また活性領域Ｄ８においてゲート電極Ｇ７に面する部分には、ｎ型ＭＯＳトランジスタＱ８のチャネルが形成される。
なお、ｐ型ＭＯＳトランジスタＱ７及びｎ型ＭＯＳトランジスタＱ８は、スイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）の入力側の経路に挿入されるインバータ回路を構成するトランジスタである。ゲート電極Ｇ７は、このインバータ回路の入力端子に相当する。
ゲート電極Ｇ８は、図においてゲート電極Ｇ７の右側の活性領域Ｄ７上に設けられている。活性領域Ｄ７においてゲート電極Ｇ８に面する部分には、ｐ型ＭＯＳトランジスタＱ５のチャネルが形成される。
ゲート電極Ｇ９は、図においてゲート電極Ｇ７の右側の活性領域Ｄ８上に設けられている。活性領域Ｄ８においてゲート電極Ｇ９に面する部分には、ｎ型ＭＯＳトランジスタＱ６のチャネルが形成される。
ゲート電極Ｇ８，Ｇ９は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。
活性領域Ｄ７においてゲート電極Ｇ７の左側の領域Ａ１５は、ｐ型ＭＯＳトランジスタＱ７のソースに相当する。この領域Ａ１５は、不図示のビヤを介して金属配線Ｗ１３に接続される。金属配線Ｗ１３は、電源線ＶＣＣに相当する。
活性領域Ｄ８においてゲート電極Ｇ７の左側の領域Ａ２０は、ｎ型ＭＯＳトランジスタＱ８のソースに相当する。この領域Ａ２０は、不図示のビヤを介して金属配線Ｗ１５に接続される。金属配線Ｗ１５は、電源線ＶＣＣに相当する。
活性領域Ｄ７においてゲート電極Ｇ７及びＧ８の間に挟まれた領域Ａ１６は、ｐ型ＭＯＳトランジスタＱ７のドレイン並びにｐ型ＭＯＳトランジスタＱ５のソースに相当する。また、活性領域Ｄ８においてゲート電極Ｇ７及びＧ９の間に挟まれた領域Ａ１９は、ｎ型ＭＯＳトランジスタＱ８のドレイン並びにｎ型ＭＯＳトランジスタＱ６のソースに相当する。
この領域Ａ１６とＡ１９は、不図示のビヤと金属配線Ｗ１４とを介して互いに接続される。領域Ａ１６とＡ１９の接続点は、上述したインバータ回路の出力端子に相当するとともに、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を入力する側の端子に相当する。
活性領域Ｄ７においてゲート電極Ｇ８の右側の領域Ａ１７は、ｐ型ＭＯＳトランジスタＱ５のドレインに相当する。また、活性領域Ｄ８においてゲート電極Ｇ９の右側の領域Ａ１８は、ｎ型ＭＯＳトランジスタＱ６のドレインに相当する。この領域Ａ１７とＡ１８は、不図示のビヤと金属配線Ｗ１６を介して互いに接続される。領域Ａ１７とＡ１８の接続点は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を出力する側の端子に相当する。
図２９（Ｂ）に示す構造例では、半導体基板上において４つの活性領域Ｄ９、Ｄ１０、Ｄ１１及びＤ１２が行列状に形成される。図２９（Ｂ）の例では、活性領域Ｄ１１が活性領域Ｄ９の右側に形成され、活性領域Ｄ１０が活性領域Ｄ９の下側に形成され、活性領域Ｄ１２が活性領域Ｄ１１の下側かつ活性領域Ｄ１０の右側に形成される。
活性領域Ｄ９及びＤ１１にはｎ型不純物が導入され、活性領域Ｄ１０及びＤ１２にはｐ型不純物が導入される。活性領域Ｄ９〜Ｄ１２は、例えば図２９（Ｂ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、素子分離領域が設けられている。
活性領域Ｄ９〜Ｄ１２の上には、不図示のゲート酸化膜を介してゲート電極Ｇ１０〜Ｇ１２が設けられている。
ゲート電極Ｇ１０は、活性領域Ｄ９及びＤ１０の上に跨って設けられている。活性領域Ｄ９においてゲート電極Ｇ１０に面する部分には、ｐ型ＭＯＳトランジスタＱ７のチャネルが形成される。また活性領域Ｄ１０においてゲート電極Ｇ１０に面する部分には、ｎ型ＭＯＳトランジスタＱ８のチャネルが形成される。
ゲート電極Ｇ１０は、ｐ型ＭＯＳトランジスタＱ７及びｎ型ＭＯＳトランジスタＱ８によって構成されるインバータ回路の入力端子に相当する。
ゲート電極Ｇ１１は、活性領域Ｄ１１の上に設けられている。活性領域Ｄ１１においてゲート電極Ｇ１１に面する部分には、ｐ型ＭＯＳトランジスタＱ５のチャネルが形成される。
ゲート電極Ｇ１２は、活性領域Ｄ１２の上に設けられている。活性領域Ｄ１２においてゲート電極Ｇ１２に面する部分には、ｎ型ＭＯＳトランジスタＱ６のチャネルが形成される。
ゲート電極Ｇ１１，Ｇ１２は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。
活性領域Ｄ９においてゲート電極Ｇ１０の左側の領域Ａ２１は、ｐ型ＭＯＳトランジスタＱ７のソースに相当する。この領域Ａ２１は、不図示のビヤを介して金属配線Ｗ１７に接続される。金属配線Ｗ１７は、電源線ＶＣＣに相当する。
活性領域Ｄ１０においてゲート電極Ｇ１０の左側の領域Ａ２８は、ｎ型ＭＯＳトランジスタＱ８のソースに相当する。この領域Ａ２８は、不図示のビヤを介して金属配線Ｗ１９に接続される。金属配線Ｗ１９は、グランド線ＶＳＳに相当する。
活性領域Ｄ９においてゲート電極Ｇ１０の右側の領域Ａ２２は、ｐ型ＭＯＳトランジスタＱ７のドレインに相当する。また、活性領域Ｄ１０においてゲート電極Ｇ１０の右側の領域Ａ２７は、ｎ型ＭＯＳトランジスタＱ８のドレインに相当する。この領域Ａ２２とＡ２７は、不図示のビヤと金属配線Ｗ１８を介して互いに接続される。領域Ａ２２とＡ２７の接続点は、ｐ型ＭＯＳトランジスタＱ７及びｎ型ＭＯＳトランジスタＱ８によって構成されるインバータ回路の出力端子に相当する。
活性領域Ｄ１１においてゲート電極Ｇ１１の左側の領域Ａ２３は、ｐ型ＭＯＳトランジスタＱ５のソースに相当する。また、活性領域Ｄ１２においてゲート電極Ｇ１２の左側の領域Ａ２６は、ｎ型ＭＯＳトランジスタＱ６のソースに相当する。この領域Ａ２３とＡ２６は、不図示のビヤと金属配線Ｗ２１を介して互いに接続される。領域Ａ２３とＡ２６の接続点は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を入力する側の端子に相当する。
金属配線Ｗ１８とＷ２１は、金属配線Ｗ２０を介して接続される。これにより、インバータ回路（Ｑ７，Ｑ８）の出力端子とスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）の入力端子とが接続される。
活性領域Ｄ１１においてゲート電極Ｇ１１の右側の領域Ａ２４は、ｐ型ＭＯＳトランジスタＱ５のドレインに相当する。また、活性領域Ｄ１２においてゲート電極Ｇ１２の右側の領域Ａ２５は、ｎ型ＭＯＳトランジスタＱ６のドレインに相当する。この領域Ａ２４とＡ２５は、不図示のビヤと金属配線Ｗ２２を介して互いに接続される。領域Ａ２４とＡ２５の接続点は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を出力する側の端子に相当する。
図２９（Ａ）に示す第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）では、ゲート電極Ｇ７とゲート電極Ｇ８，Ｇ９との間に挟まれた領域Ａ１６，Ａ１９を接続するために、金属配線Ｗ１４とビヤが設けられている。一方、図２８（Ａ）に示す第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）では、ゲート電極Ｇ１とゲート電極Ｇ２，Ｇ３との間に挟まれた領域Ａ２，Ａ５を接続する必要がないため、図２９（Ａ）に示すような金属配線やビヤが不要である。
したがって、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）にインバータ回路（Ｑ７，Ｑ８）を付加した回路よりも面積を小さくすることができる。
ただし、各トランジスタを別個の活性領域に形成する場合は、図２８（Ｂ）及び図２９（Ｂ）を比較しても分かるように、両者の面積はあまり変わらない。
また、インバータ回路（Ｑ７，Ｑ８）を削除して第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）のみを用いる場合、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）は第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）より面積を小さくすることができる。しかしながら、この場合は、トランスミッションゲート回路（Ｑ５，Ｑ６）の抵抗成分によって信号遅延が生じるため、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）を用いる場合に比べて回路の動作速度は遅くなる。
以上、モジュール選択部５０のスイッチ回路ＳＷＡｉ，ＳＷＢｉに含まれるスイッチ素子について説明した。
再び図２１の説明に戻る。
制御部６０は、記憶部７０に記憶される信号若しくは信号入力部８０から入力される信号に応じて、モジュール選択部５０の動作を制御する制御信号Ｓｃ１〜Ｓｃ３２を生成する。
制御部６０は、記憶部７０に記憶される信号若しくは信号入力部８０から入力される信号においてモジュールＭｎ（ｎは、１から３３までの整数を示す。以下、本実施形態において同じ。）を全ての入出力部から切り離すように指示された場合、整数ｎの値に応じて、次のような制御信号Ｓｃ１〜Ｓｃ３２を出力する。
［２≦ｎ≦３２］
この場合、制御部６０は、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）を値‘０’に設定し、制御信号Ｓｃｎ〜Ｓｃ３２を値‘１’に設定する。
これにより、スイッチ回路ＳＷＡ１〜ＳＷＡ（ｎ−１）がオン、スイッチ回路ＳＷＡｎ〜ＳＷＡ３２がオフ、スイッチ回路ＳＷＢ１〜ＳＷＢ（ｎ−１）がオフ、スイッチ回路ＳＷＢｎ〜ＳＷＢ３２がオンに設定される。その結果、モジュールＭ１〜Ｍ（ｎ−１）が入出力部Ｐ１〜Ｐ（ｎ−１）と１対１に接続され、モジュールＭ（ｎ＋１）〜Ｍ３３が入出力部Ｐｎ〜Ｐ３２と１対１に接続され、モジュールＭｎが全入出力部から切り離される。
［ｎ＝１］
この場合、制御部６０は、制御信号Ｓｃ１〜Ｓｃ３２を全て値‘１’に設定する。
これにより、スイッチ回路ＳＷＡ１〜ＳＷＡ３２が全てオフ、スイッチ回路ＳＷＢ１〜ＳＷＢ３２が全てオンに設定される。その結果、モジュールＭ２〜Ｍ３３が入出力部Ｐ１〜Ｐ３２と１対１に接続され、モジュールＭ１が全入出力部から切り離される。
［ｎ＝３３］
この場合、制御部６０は、制御信号Ｓｃ１〜Ｓｃ３２を全て値‘０’に設定する。
これにより、スイッチ回路ＳＷＡ１〜ＳＷＡ３２が全てオン、スイッチ回路ＳＷＢ１〜ＳＷＢ３２が全てオフに設定される。その結果、モジュールＭ１〜Ｍ３２が入出力部Ｐ１〜Ｐ３２と１対１に接続され、モジュールＭ３３が全入出力部から切り離される。
また制御部６０は、記憶部７０に記憶される信号が所定の初期値を持つ場合、信号入力部８０から入力される信号に応じて制御信号Ｓｃ１〜Ｓｃ３２を生成し、記憶部７０に記憶される信号が上記所定の初期値と異なる値を持つ場合、記憶部７０に記憶される信号に応じて制御信号Ｓｃ１〜Ｓｃ３２を生成する。
これにより、例えば記憶部７０に対する信号の書き込みが行われていない初期状態（モジュールの検査を行う場合など）においては、半導体集積回路の外部から信号入力部８０に入力する信号に応じて制御信号Ｓｃ１〜Ｓｃ３２を生成できるため、入出力部とモジュールとの接続を任意に制御できる。また、記憶部７０に対する信号の書き込みが行われた後は、その書き込まれた信号に応じて制御信号Ｓｃ１〜Ｓｃ３２を生成できるため、外部から信号を入力することなく、入出力部とモジュールとの接続を所望の状態に固定できる。
この制御部６０は、例えば図２１に示すように、デコード部６０１と、ＯＲ回路６０２−２〜６０２−３２とを有する。
デコード部６０１は、記憶部７０若しくは信号入力部８０から入力される信号をデコードし、そのデコード結果を信号Ｓｄ１〜Ｓｄ３２として出力する。
すなわち、記憶部７０に記憶される信号若しくは信号入力部８０から入力される信号がモジュールＭｎを全ての入出力部から切り離すように指示する場合、デコード部６０１は、整数ｎの値に応じて、次のような信号Ｓｄ１〜Ｓｄ３２を生成する。
‘ｎ’が１から３２までの整数であれば、信号Ｓｄｎのみを‘１’とし、他の信号を‘０’に設定する。
‘ｎ’が整数３３であれば、信号Ｓｄ１〜Ｓｄ３２を全て値‘０’に設定する
信号Ｓｄ１〜Ｓｄ３２は、モジュールＭ１〜Ｍ３２の各々を全入出力部から切り離すか否か指示する信号であることから、以降の説明ではこれらを指示信号Ｓｄ１〜Ｓｄ３２と呼ぶ。
デコード部６０１は、記憶部７０に記憶される信号が上述した所定の初期値を持つ場合、信号入力部８０から入力される信号に応じて指示信号Ｓｄ１〜Ｓｄ３２を生成し、記憶部７０に記憶される信号が上記所定の初期値と異なる値を持つ場合は、記憶部７０に記憶される信号に応じて指示信号Ｓｄ１〜Ｓｄ３２を生成する。
なお、図２１の例においてデコード部６０１が出力する指示信号Ｓｄ１は、モジュール選択部５０に供給される制御信号Ｓｃ１と同じである。
ＯＲ回路６０２−２〜６０２−３２は、それぞれ２つの入力と１つの出力を有する論理和演算回路であり、この順番で縦続に接続される。
ＯＲ回路６０２−２は、２つの入力の一方に指示信号Ｓｄ１（＝制御信号Ｓｃ１）、他方に指示信号Ｓｄ２を入力する。ＯＲ回路６０２−２の出力は、制御信号Ｓｃ２としてモジュール選択部５０に供給される。
ＯＲ回路６０２−ｋ（ｋは、３から３２までの整数を示す。以下、本実施形態において同じ。）は、２つの入力の一方にＯＲ回路６０２−（ｋ−１）の出力信号を入力し、他方に指示信号Ｓｄｋを入力する。ＯＲ回路６０２−ｋの出力は、制御信号Ｓｃｋとしてモジュール選択部５０に供給される。
デコード部６０１の指示信号Ｓｄｊ（ｊは、２から３２までの整数を示す。以下、本実施形態において同じ。）が値‘１’になると、この指示信号Ｓｄｊが入力されるＯＲ回路６０２−ｊは値‘１’の制御信号Ｓｃｊを出力する。‘ｊ’が３２より小さい場合には、ＯＲ回路６０２−ｊより後段のＯＲ回路６０２−（ｊ＋１）〜６０２−３２から出力される制御信号Ｓｃ（ｊ＋１）〜Ｓｃ３２も全て値‘１’になる。
デコード部６０１の指示信号Ｓｄ１（＝制御信号Ｓｃ１）が値‘１’になると、この指示信号Ｓｄ１が入力されるＯＲ回路６０２−２は値‘１’の制御信号Ｓｃ２を出力する。ＯＲ回路６０２−２より後段のＯＲ回路６０２−３〜６０２−３２から出力される制御信号Ｓｃ３〜Ｓｃ３２も全て値‘１’になる。
他方、デコード部６０１の全ての指示信号（Ｓｄ１〜Ｓｄ３２）が値‘０’になると、ＯＲ回路６０２−２〜６０２−３２の入出力信号が全て値‘０’になるため、モジュール選択部５０に供給される制御信号（Ｓｃ１〜Ｓｃ３２）は全て値‘０’になる。
したがって、モジュールＭｎを全ての入出力部から切り離す場合において、‘ｎ’が２から３２までの整数であるときは、デコード部６０１によって指示信号Ｓｄ１〜Ｓｄ（ｎ−１）が値‘０’、指示信号Ｓｄｎが値‘１’に設定されるため、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）は値‘０’、制御信号Ｓｃｎ〜Ｓｃ３２は値‘１’になる。‘ｎ’が整数１であるときは、デコード部６０１によって指示信号Ｓｄ１が値‘１’に設定されるため、制御信号Ｓｃ１〜Ｓｃ３２は全て値‘１’になる。‘ｎ’が整数３３であるときは、デコード部６０１によって指示信号Ｓｄ１〜Ｓｄ３２が全て値‘０’に設定されるため、制御信号Ｓｃ１〜Ｓｃ３２は全て値‘０’になる。
記憶部７０は、３３個のモジュール（Ｍ１〜Ｍ３３）の中で、３２個の入出力部（Ｐ１〜Ｐ３２）から切り離すべき１つのモジュールを指定する信号を記憶する。また、記憶部７０は、書き込みがなされていない初期の状態において、所定の初期値を持つ信号を記憶する。
記憶部７０は、例えばヒューズ素子や不揮発性メモリなどによって構成可能である。
信号入力部８０は、３２個の入出力部（Ｐ１〜Ｐ３２）から切り離すべき１つのモジュールを指定する信号を入力するための回路であり、例えば半導体集積回路の検査を行う場合などにおいて、外部の装置から制御部６０に信号を入力するために用いられる。
ここで、上述した構成を有する本実施形態に係る半導体集積回路における欠陥救済の動作について、図３０〜図３を参照して説明する。
図３０は、欠陥の検査を行う前のデフォルトの接続状態を示す。
図３０に示す例では、入出力部Ｐ１０１〜Ｐ１０８及びモジュールＭ１０１〜Ｍ１０８、入出力部Ｐ２０１〜Ｐ２０８及びモジュールＭ２０１〜Ｍ２０８、入出力部Ｐ３０１〜Ｐ３０８及びモジュールＭ３０１〜Ｍ３０８、並びに入出力部Ｐ４０１〜Ｐ４０８及びモジュールＭ４０１〜Ｍ４０８がそれぞれ１対１に接続される。また、モジュールＭ５０１が全入出力部から切り離されており、冗長なモジュールとなっている。
このデフォルトの接続状態を図２１に示す記号で説明すると、入出力部Ｐ１〜Ｐ２４及びモジュールＭ１〜Ｍ２４、並びに入出力部Ｐ２５〜Ｐ３２及びモジュールＭ２６〜Ｍ３３がそれぞれ１対１に接続される。また、モジュールＭ２５が全入出力部から切り離されており、冗長なモジュールとなっている。
この場合、制御部６０は制御信号Ｓｃ１〜Ｓｃ２４を値‘０’、制御信号Ｓｃ２５〜Ｓｃ３２を値‘１’に設定する。モジュール選択部５０ではスイッチ回路ＳＷＡ１〜ＳＷＡ２４がオン、スイッチ回路ＳＷＡ２５〜ＳＷＡ３２がオフ、スイッチ回路ＳＷＢ１〜ＳＷＢ２４がオフ、スイッチ回路ＳＷＢ２５〜ＳＷＢ３２がオンする。
図３１は、モジュールＭ２０４が欠陥を有する場合における接続状態を示す。
この場合、欠陥を有するモジュールＭ２０４から冗長なモジュールＭ５０１に向かって、入出力部とモジュールとの接続関係がシフトする。すなわち、入出力部Ｐ２０４，２０３，２０２，２０１，３０１，３０２，…，３０７，３０８がモジュールＭ２０３，Ｍ２０２，Ｍ２０１，Ｍ３０１，Ｍ３０２，…，Ｍ３０７，Ｍ３０８，Ｍ５０１と１対１に接続され、モジュールＭ２０４が全入出力部から切り離される。他の接続関係については図３０に示すデフォルト時と同じである。
この図３１に示す接続状態を図２１に示す記号で説明すると、入出力部Ｐ１〜Ｐ１２及びモジュールＭ１〜Ｍ１２、並びに入出力部Ｐ１３〜Ｐ３３及びモジュールＭ１４〜Ｍ３３がそれぞれ１対１に接続され、モジュールＭ１３が全入出力部から切り離される。
この場合、制御部６０は制御信号Ｓｃ１〜Ｓｃ１２を値‘０’、制御信号Ｓｃ１３〜Ｓｃ３２を値‘１’に設定する。モジュール選択部５０ではスイッチ回路ＳＷＡ１〜ＳＷＡ１２がオン、スイッチ回路ＳＷＡ１３〜ＳＷＡ３２がオフ、スイッチ回路ＳＷＢ１〜ＳＷＢ１２がオフ、スイッチ回路ＳＷＢ１３〜ＳＷＢ３２がオンする。
図３２は、モジュールＭ４０４が欠陥を有する場合における接続状態を示す。
この場合、欠陥を有するモジュールＭ４０４から冗長なモジュールＭ５０１に向かって、入出力部とモジュールとの接続関係がシフトする。すなわち、入出力部Ｐ４０４，４０５，４０６，４０７，Ｐ４０８がモジュールＭ４０５，Ｍ４０６，Ｍ４０７，Ｍ４０８，Ｍ５０１と１対１に接続され、モジュールＭ４０４が全入出力部から切り離される。他の接続関係については図３０に示すデフォルト時と同じである。
この図３２に示す接続状態を図２１に示す記号で説明すると、入出力部Ｐ１〜Ｐ２９及びモジュールＭ１〜Ｍ２９、並びに入出力部Ｐ３０〜Ｐ３２及びモジュールＭ３１〜Ｍ３３がそれぞれ１対１に接続され、モジュールＭ３０が全入出力部から切り離される。
この場合、制御部６０は制御信号Ｓｃ１〜Ｓｃ２９を値‘０’、制御信号Ｓｃ３０〜Ｓｃ３２を値‘１’に設定する。モジュール選択部５０ではスイッチ回路ＳＷＡ１〜ＳＷＡ２９がオン、スイッチ回路ＳＷＡ３０〜ＳＷＡ３２がオフ、スイッチ回路ＳＷＢ１〜ＳＷＢ２９がオフ、スイッチ回路ＳＷＢ３０〜ＳＷＢ３２がオンする。
以上説明したように、本実施形態に係る半導体集積回路によれば、記憶部７０若しくは信号入力部８０から入力される信号に応じて、３３個のモジュール（Ｍ１〜Ｍ３３）から３２個のモジュールが選択され、選択された３２個のモジュールと３２個の入出力部（Ｐ１〜Ｐ３２）とが１対１に接続される。入出力部Ｐｉには、２つのモジュール（Ｍｉ，Ｍ（ｉ＋１））から選択された一方のモジュールが接続される。
したがって、入出力部Ｐｉとモジュール（Ｍｉ，Ｍ（ｉ＋１））との接続を切り替えた場合に生じる信号遅延の変化が小さくなるようにレイアウトを設計することが可能になる。例えば図１９，図２１に示すように、入出力部を番号順に配列し（Ｐ１，Ｐ２，…，Ｐ３２）、この配列に沿ってモジュールを番号順に配列することにより（Ｍ１，Ｍ２，…，Ｍ３３）、入出力部Ｐｉとモジュール（Ｍｉ，Ｍ（ｉ＋１））との距離の違いを小さくして、接続切替えに伴う信号変化を小さくすることができる。
＜第１０の実施形態＞
次に、本発明の第１０の実施形態について説明する。
本実施形態に係る半導体集積回路は、上述した第９の実施形態に係る半導体集積回路における制御部６０（図２１）を変更したものであり、他の構成は第９の実施形態に係る半導体集積回路と同じである。
図３３は、本実施形態に係る半導体集積回路の構成の一例を示す図である。
図３３に示す半導体集積回路は、図２１に示す半導体集積回路における制御部６０を制御部６０Ａに置き換えたものである。図２１と図３３における同一の符号は同一の構成要素を示す。
図３３の例において、制御部６０Ａは、デコード部６０１１及び６０１２と、ＯＲ回路６０２−２〜６０２−３２と、ＮＯＲ回路６０３−１〜６０３−３２と、制御線Ｌｃ１〜Ｌｃ８，Ｌｒ１〜Ｌｒ４とを有する。
制御線Ｌｃ１〜Ｌｃ８は、本発明の第１制御線の一実施形態である。
制御線Ｌｒ１〜Ｌｒ４は、本発明の第２制御線の一実施形態である。
デコード部６０１１及び６０１２を含む回路は、本発明の第１制御部の一実施形態である。
ＯＲ回路６０２−２〜６０２−３２及びＮＯＲ回路６０３−１〜６０３−３２を含む回路は、本発明の第２制御部の一実施形態である。
制御線Ｌｃ１〜Ｌｃ８は図の縦方向に伸びて形成され、制御線Ｌｒ１〜Ｌｒ４は図３３の横方向に伸びて形成される。
図３３の例において、制御線Ｌｃ１〜Ｌｃ８及び制御線Ｌｒ１〜Ｌｒ４は略垂直に交差しており、両者の交差によって３２個の交差点（ＣＲ１〜ＣＲ３２）が形成されている。
交差点ＣＲ１，…，ＣＲ８は、制御線Ｌｃ１，…，Ｌｃ８と制御線Ｌｒ１との交差点である。
交差点ＣＲ９，…，ＣＲ１６は、制御線Ｌｃ８，…，Ｌｃ１と制御線Ｌｒ２との交差点である。
交差点ＣＲ１７，…，ＣＲ２４は、制御線Ｌｃ１，…，Ｌｃ８と制御線Ｌｒ３との交差点である。
交差点ＣＲ２５，…，ＣＲ３２は、制御線Ｌｃ８，…，Ｌｃ１と制御線Ｌｒ４との交差点である。
デコード部６０１１は、記憶部７０に記憶される信号若しくは信号入力部８０から入力される信号に応じて、制御線Ｌｃ１〜Ｌｃ８の何れか１つに値‘０’の信号を出力するか、若しくは全てに値‘１’の信号を出力する。
同様に、デコード部６０１２は、記憶部７０に記憶される信号若しくは信号入力部８０から入力される信号に応じて、制御線Ｌｒ１〜Ｌｒ４の何れか１つに値‘０’の信号を出力するか、若しくは全てに値‘１’の信号を出力する。
したがって、デコード部６０１１及び６０１２により構成される回路（第１制御回路）は、記憶部７０に記憶される信号若しくは信号入力部８０から入力される信号に応じて、３２個の交差点（ＣＲ１〜ＣＲ３２）の中から１つの交差点を選択し、選択した交差点を形成する２本の制御線に値‘０’の信号を出力するか、若しくは、３２個の交差点（ＣＲ１〜ＣＲ３２）を形成する全ての制御線（Ｌｃ１〜Ｌｃ８，Ｌｒ１〜Ｌｒ４）に値‘１’の信号を出力する。
更に、デコード部６０１１は、記憶部７０に記憶される信号が所定の初期値を持つ場合、信号入力部８０から入力される信号に応じて制御線Ｌｃ１〜Ｌｃ８の信号値を決定し、記憶部７０に記憶される信号が上記所定の初期値と異なる値を持つ場合は、記憶部７０に記憶される信号に応じて制御線Ｌｃ１〜Ｌｃ８の信号値を決定する。
同様に、デコード部６０１２は、記憶部７０に記憶される信号が上記所定の初期値を持つ場合、信号入力部８０から入力される信号に応じて制御線Ｌｒ１〜Ｌｒ４の信号値を決定し、記憶部７０に記憶される信号が上記所定の初期値と異なる値を持つ場合は、記憶部７０に記憶される信号に応じて制御線Ｌｒ１〜Ｌｒ４の信号値を決定する。
すなわち、デコード部６０１１及び６０１２により構成される回路（第１制御回路）は、記憶部７０に記憶される信号が上記所定の初期値を持つ場合、信号入力部８０から入力される信号に応じて各制御線の信号値を決定し、記憶部７０に記憶される信号が上記所定の初期値と異なる値を持つ場合は、記憶部７０に記憶される信号に応じて各制御線の信号値を決定する。
ＮＯＲ回路６０３−ｉ（ｉは、１から３２までの整数を示す。以下、本実施形態において同じ。）は、交差点ＣＲｉを形成する２つの制御線に出力される信号の反転論理和を演算し、その演算結果を信号Ｓｄｉとして出力する。
ＮＯＲ回路６０３−ｉから出力される信号Ｓｄｉは、制御部６０（図２１）においてデコード部６０１からＯＲ回路６０２−ｉに出力される指示信号Ｓｄｉに対応する。
ここで、図３３に示す半導体集積回路の動作を説明する。
デコード部６０１１及び６０１２によって交差点ＣＲｉが選択され、選択された交差点ＣＲｉを形成する２つの制御線に値‘０’の信号が出力された場合、ＮＯＲ回路６０３−ｉから出力される指示信号Ｓｄｉは値‘１’になる。
このとき'ｉ'が２から３２までの整数であるならば、ＮＯＲ回路６０３−１から出力される制御信号Ｓｃ１並びにＯＲ回路６０２−２〜６０２−（ｉ−１）から出力される制御信号Ｓｃ２〜Ｓｃ（ｉ−１）が値‘０’になり、ＯＲ回路６０２−ｉ〜６０２−３２から出力される制御信号Ｓｃｉ〜Ｓｃ３２が値‘１’になる。
また、このとき'ｉ'が整数１であるならば、ＮＯＲ回路６０３−１から出力される制御信号Ｓｃ１並びにＯＲ回路６０２−２〜６０２−３２から出力される制御信号Ｓｃ２〜Ｓｃ３２が全て値‘１’になる。
したがって、デコード部６０１１及び６０１２によって交差点ＣＲｉ（ｉ＝１〜３２）が選択された場合、全入出力部から切り離すモジュールとしてモジュールＭｉが選択される。そして、残りの３２個のモジュールと３２個の入出力部（Ｐ１〜Ｐ３２）とが１対１に接続される。
他方、デコード部６０１１及び６０１２によって交差点ＣＲ１〜ＣＲ３２を形成する全制御線に値‘１’の信号が出力された場合、ＮＯＲ回路６０３−１〜６０３−３２から出力される指示信号Ｓｄ１〜Ｓｄ３２は全て値‘０’になる。
指示信号Ｓｄ１〜Ｓｄ３２が値‘０’になると、ＯＲ回路６０２−２〜６０２−３２の入出力信号が全て値‘０’になるため、モジュール選択部５０に供給される制御信号（Ｓｃ１〜Ｓｃ３２）は全て値‘０’になる。
制御信号Ｓｃ１〜Ｓｃ３２が全て値‘０’になると、モジュールＭ３３が全ての入出力部から切り離され、残りの３２個のモジュール（Ｍ１〜Ｍ３２）と３２個の入出力部（Ｐ１〜Ｐ３２）とが１対１に接続される。
以上説明したように、本実施形態に係る半導体集積回路によれば、８本の制御線Ｌｃ１〜ＬＣ８と４本の制御線Ｌｒ１〜Ｌｒ４とが形成する３２個の交差点（ＣＲ１〜ＣＲ３２）の中から、デコード部６０１１及び６０１２によって１つの交差点Ｃｒｉが選択される。そして、この選択された交差点ＣＲｉを形成する２つの制御線が値‘０’に設定されることにより、交差点ＣＲｉに対応するモジュールＭｉが全ての入出力部から切り離され、残りの３２個のモジュールが３２個の入出力部（Ｐ１〜Ｐ３２）と１対１に接続される。他方、３２個の交差点（ＣＲ１〜ＣＲ３２）を形成する制御線が全て値‘１’に設定される場合は、モジュールＭ３３が全ての入出力部から切り離され、残りの３２個のモジュール（Ｍ１〜Ｍ３２）が３２個の入出力部（Ｐ１〜Ｐ３２）と１対１に接続される。
すなわち、複数の制御線（第１制御線）と複数の制御線（第２制御線）とにより形成される複数の交差点の各々に１つのモジュールが対応付けられており、この複数の交差点の中から１つの交差点が選択されるように各制御線に信号を与えることによって、この選択された交差点に対応付けられているモジュールを切り離し対象のモジュールとして指定することができる。
したがって、欠陥救済可能なモジュールの数が多い場合でも、このモジュールの数に比べて非常に少ない本数の制御線によって切り離し対象のモジュールを指定することができる。
例えば図２１に示す半導体集積回路では、３３個のモジュール（Ｍ１〜Ｍ３３）から切り離し対象として１つのモジュールを指示するために３２の指示信号（Ｓｄ１〜Ｓｄ３２）をデコード部６０１において生成している。これに対して、図３３に示す半導体集積回路では、１２本の制御線（Ｌｃ１〜Ｌｃ８，Ｌｒ１〜Ｌｒ４）によって同様な指定を行うことが可能である。したがって、図３３のデコード部６０１１及び６０１２は、図２１のデコード部６０１に比べて非常に簡易な構成にすることができる。
なお、図３３の例では、８本の制御線（Ｌｃ１〜Ｌｃ８）と４本の制御線（Ｌｒ１〜Ｌｒ４）とにより形成される３２個の交差点の全てにモジュールを対応付けているが、形成される交差点の数がモジュールの数より多い場合には、一部の交差点にモジュールを対応付けても良い。
また、入出力部、モジュール及び交差点の配置は任意であるが、好ましくは、同一入出力部に接続されるモジュール同士の距離が短くなり、かつ、対応付けられた交差点のモジュールとの距離が短くなるように上記の位置関係を決定する。
例えば図３３に示す例では、制御線（Ｌｃ１〜ＬＣ８，Ｌｒ１〜Ｌｒ４）の交差により形成される全ての交差点を最短距離で一列に結んだ経路に沿って、入出力部Ｐ１，…，Ｐ３２とモジュールＭ１，Ｍ２，…，Ｍ３３が配列される。そして、各モジュールから最も近い位置にある交差点を各モジュールに対応付ける。
このような配置にすると、例えば図３３に示すように、スイッチ回路（ＳＷＡｉ，ＳＷＢｉ）と交差点ＣＲｉとの距離を短くすることができる。これにより、交差点ＣＲｉを形成する制御線の信号に応じて制御信号Ｓｃｉを生成する回路（ＯＲ回路６０２−ｊ，ＮＯＲ回路６０３−ｉ）を、この制御信号Ｓｃｉにより制御されるスイッチ回路（ＳＷＡｉ，ＳＷＢｉ）の近くに配置できる。この配置が近くなると、制御信号Ｓｃｉを伝送するために長い配線を引き回さなくて良いため、配線リソースを節約することができる。
＜第１１の実施形態＞
次に、本発明の第１１の実施形態について説明する。
本実施形態に係る半導体集積回路は、上述した第９の実施形態に係る半導体集積回路（図１９、図２１）に電源スイッチ部９０を設けたものであり、他の構成は第９の実施形態に係る半導体集積回路と同じである。
図３４は、本実施形態に係る半導体集積回路の構成の一例を示す図である。
図３４に示す半導体集積回路は、図２１に示す半導体集積回路に電源スイッチ部９０を加えたものである。図２１と図３４における同一の符号は同一の構成要素を示す。
電源スイッチ部９０は、制御部６０から出力される信号に応じて各モジュール（Ｍ１〜Ｍ３３）への電源供給を制御する。すなわち、入出力部Ｐ１〜Ｐ３２から切り離されたモジュールの電源をオフする。
電源スイッチ部９０は、例えば図３４に示すように、電源スイッチ回路ＰＳ１〜ＰＳ３３を有する。
電源スイッチ回路ＰＳｉ（ｉは、１から３２までの整数を示す。以下、本実施形態において同じ。）は、モジュールＭｉの電源供給線に挿入されており、指示信号Ｓｄｉが値‘０’の場合にオンし、値‘１’の場合にオフする。指示信号Ｓｄｉは、モジュールＭｉを全ての入出力部から切り離す場合に値‘１’になるため、この場合、モジュールＭｉへの電源供給が遮断される。
電源スイッチ回路ＰＳ３３は、モジュールＭ３３の電源供給線に挿入されており、制御信号／Ｓｃ３２（制御信号Ｓｃ３２を論理反転した信号）が値‘０’の場合にオン、値‘１’の場合にオフする。制御信号／Ｓｃ３２は、モジュールＭ３３を全ての入出力部から切り離す場合に値‘１’になるため、この場合、モジュールＭ３３への電源供給が遮断される。
図３５（Ａ）は、電源スイッチ回路ＰＳｉ（ｉ＝１，…，３２）の構成の一例を示す図である。
電源スイッチ回路ＰＳｉは、例えば図３５（Ａ）に示すように、ｎ型ＭＯＳトランジスタＱｎｈ１と、ｐ型ＭＯＳトランジスタＱｐｈ１と、インバータ回路Ｕ１とを有する。
ｐ型ＭＯＳトランジスタＱｐｈ１は、そのソースが電源線ＶＣＣに接続され、そのドレインがモジュールＭｉの仮想電源線Ｖ−ＶＣＣに接続され、そのゲートに指示信号Ｓｄｉが入力される。
ｐ型ＭＯＳトランジスタＱｐｈ１には、半導体集積回路における通常のｐ型ＭＯＳトランジスタに比べてリーク電流が小さい高しきい値型のｐ型ＭＯＳトランジスタを用いても良い。
ｎ型ＭＯＳトランジスタＱｎｈ１は、そのソースがグランド線ＶＳＳに接続され、そのドレインがモジュールＭｉの仮想グランド線Ｖ−ＶＳＳに接続される。
ｎ型ＭＯＳトランジスタＱｎｈ１には、半導体集積回路において使用される通常のｎ型ＭＯＳトランジスタに比べてリーク電流が小さい高しきい値型のｎ型ＭＯＳトランジスタを用いても良い。
インバータ回路Ｕ１は、ｐ型ＭＯＳトランジスタＱｐｈ１のゲートに入力される信号を論理反転してｎ型ＭＯＳトランジスタＱｎｈ１のゲートに入力する。
図３５（Ａ）に示す電源スイッチ回路ＰＳｉによれば、指示信号Ｓｄｉが値‘０’の場合（モジュールＭｉが何れかの入出力部に接続される場合）、ｐ型ＭＯＳトランジスタＱｐｈ１のゲートにローレベル、ｎ型ＭＯＳトランジスタＱｎｈ１のゲートにハイレベルの信号が入力され、これらのトランジスタが共にオンする。そのため、モジュールＭｉには電源線ＶＣＣ及びグランド線ＶＳＳから電源が供給される。
他方、指示信号Ｓｄｉが値‘１’の場合（モジュールＭｉが全ての入出力部から切り離される場合）、ｐ型ＭＯＳトランジスタＱｐｈ１及びｎ型ＭＯＳトランジスタＱｎｈ１が共にオフし、モジュールＭｉへの電源供給が遮断される。
図３５（Ｂ）は、電源スイッチ回路ＰＳ３３の構成の一例を示す図である。
電源スイッチ回路ＰＳ３３は、図３５（Ａ）に示す電源スイッチ回路ＰＳｉ（ｉ＝１，…，３２）と同じ構成を有している。電源スイッチ回路ＰＳ３３は、指示信号Ｓｄｉの代わりに制御信号／Ｓｃ３２を入力する点で、図３５（Ａ）に示す電源スイッチ回路ＰＳｉと異なっている。
制御信号／Ｓｃ３２は、指示信号Ｓｄ１〜Ｓｄ３２の何れかが値‘１’になると値‘０’になる。すなわち、モジュールＭ１〜Ｍ３２の何れかが入出力部から切り離され、その代わりにモジュールＭ３３が入出力部Ｐ３２へ接続される場合に値‘０’になる。この場合、ｐ型ＭＯＳトランジスタＱｐｈ１のゲートにローレベル、ｎ型ＭＯＳトランジスタＱｎｈ１のゲートにハイレベルの信号が入力され、これらのトランジスタが共にオンするため、モジュールＭ３３には電源線ＶＣＣ及びグランド線ＶＳＳから電源が供給される。
他方、制御信号／Ｓｃ３２は、指示信号Ｓｄ１〜Ｓｄ３２の全てが値‘０’になると値‘１’になる。すなわち、モジュールＭ１〜Ｍ３２がそれぞれ入出力部に接続され、モジュールＭ３３が冗長のモジュールとして入出力部Ｐ３２から切り離される場合に値‘０’になる。この場合、ｐ型ＭＯＳトランジスタＱｐｈ１及びｎ型ＭＯＳトランジスタＱｎｈ１が共にオフし、モジュールＭｉへの電源供給が遮断される。
以上説明したように、本実施形態に係る半導体集積回路によれば、各モジュールの電源供給線に電源スイッチ回路が挿入されており、これを制御することによって入出力部から切り離されるモジュールへの電源供給が遮断されるため、回路の動作に寄与しないモジュールにおいて無駄な電力が消費されることを防止でき、消費電力の低減を図ることができる。
また、電源ラインに大電流が流れるような故障がモジュールで発生した場合には、これを遮断して電源システムや他の回路への影響を阻止できるため、モジュールの故障による歩留りの低下をより効果的に抑えることができる。
＜第１２の実施形態＞
次に、本発明の第１２の実施形態について説明する。
図３６は、本実施形態に係る半導体集積回路の構成の一例を示す図である。
図３６に示す半導体集積回路は、図１９に示す半導体集積回路におけるモジュール選択部５０をモジュール選択部５１及び５２に置換し、これにモジュールＭ５０２を追加したものであり、他の構成は図１９に示す半導体集積回路と同じである。図１９と図２５における同一符号は同一の構成要素を示す。
モジュール選択部５１は、図示しない制御部から供給される制御信号に応じて、１７個のモジュール（Ｍ１０１，…，Ｍ１０８，Ｍ２０１，…，Ｍ２０８，Ｍ５０２）の中から１６個のモジュールを選択し、選択した１６個のモジュールと１６個の入出力部（Ｐ１０１，…，Ｐ１０８，Ｐ２０１，…，Ｐ２０８）とを１対１に接続する。モジュール選択部５１の切替え対象となる１７個のモジュール（Ｍ１０１，…，Ｍ１０８，Ｍ２０１，…，Ｍ２０８，Ｍ５０２）は、互いに機能を代替可能なモジュールの集まりであり、１つのモジュールブロックを形成する。
ここで、１７個のモジュール（Ｍ１０１，…，Ｍ１０８，Ｍ２０１，…，Ｍ２０８，Ｍ５０２）と１６個の入出力部（Ｐ１０１，…，Ｐ１０８，Ｐ２０１，…，Ｐ２０８）をそれぞれ次の記号に置き換えて、モジュール選択部５１を説明する。
（モジュール）
Ｍ１０１，…，Ｍ１０８ −−＞ Ｍ１，…，Ｍ８ ；
Ｍ２０８，…，Ｍ２０１ −−＞ Ｍ１０，…，Ｍ１７ ；
Ｍ５０２ −−＞ Ｍ９；
（入出力部）
Ｐ１０１，…，Ｐ１０８ −−＞ Ｐ１，…，Ｐ８ ；
Ｐ２０８，…，Ｐ２０１ −−＞ Ｐ９，…，Ｐ１６ ；
上記の記号を用いて説明すると、モジュール選択部５１は、図示しない制御部から供給される制御信号に応じて、モジュールＭｉ（ｉは、１から１６までの整数を示す。以下、本実施形態において同じ。）又はモジュールＭ（ｉ＋１）の一方を選択し、選択した一方のモジュールを入出力部Ｐｉに接続する。
このような切替え動作を行うモジュール選択部５１は、例えば図２１におけるモジュール選択部５０と同様な構成によって実現可能である。すなわち、モジュール選択部５０に接続される入出力部の数を３２個から１６個に削減し、これに合わせて内部のスイッチ回路を削減することによって、モジュール選択部５１を構成することができる。
また、モジュール選択部５１に制御信号を供給する制御部については、例えば図２１における制御部６０と同様な構成によって実現可能である。すなわち、制御部６０から出力される制御信号の数を、モジュール選択部５１のスイッチ回路の数に合わせて削減すれば良い。
他方、モジュール選択部５２は、図示しない制御部から供給される制御信号に応じて、１７個のモジュール（Ｍ３０１，…，Ｍ３０８，Ｍ４０１，…，Ｍ４０８，Ｍ５０１）の中から１６個のモジュールを選択し、選択した１６個のモジュールと１６個の入出力部（Ｐ３０１，…，Ｐ３０８，Ｐ４０１，…，Ｐ４０８）とを１対１に接続する。モジュール選択部５２の切替え対象となる１７個のモジュール（Ｍ３０１，…，Ｍ３０８，Ｍ４０１，…，Ｍ４０８，Ｍ５０１）は、互いに機能を代替可能なモジュールの集まりであり、１つのモジュールブロックを形成する。
モジュール選択部５２については、次のように記号に置き換えて説明する。
（モジュール）
Ｍ３０１，…，Ｍ３０８ −−＞ Ｍ１，…，Ｍ８ ；
Ｍ４０８，…，Ｍ４０１ −−＞ Ｍ１０，…，Ｍ１７ ；
Ｍ５０１ −−＞ Ｍ９；
（入出力部）
Ｐ３０１，…，Ｐ３０８ −−＞ Ｐ１，…，Ｐ８ ；
Ｐ４０８，…，Ｐ４０１ −−＞ Ｐ９，…，Ｐ１６ ；
上記の記号を用いて説明すると、モジュール選択部５２は、図示しない制御部から供給される制御信号に応じて、モジュールＭｉ又はモジュールＭ（ｉ＋１）の一方を選択し、選択した一方のモジュールを入出力部Ｐｉに接続する。
このモジュール切替え動作は、先に説明したモジュール選択部５１と等価であるため、モジュール選択部５２はモジュール選択部５１と同様な構成により実現可能である。また、モジュール選択部５２に制御信号を供給する制御部については、モジュール選択部５１に制御信号を供給する制御部と同様な構成により実現可能である。
ここで、上述した構成を有する本実施形態に係る半導体集積回路における欠陥救済動作について、図３７及び図３８を参照して説明する。
図３７は、欠陥の検査を行う前のデフォルトの接続状態を示す。
図３７に示す例では、入出力部Ｐ１０１〜Ｐ１０８及びモジュールＭ１０１〜Ｍ１０８、入出力部Ｐ２０１〜Ｐ２０８及びモジュールＭ２０１〜Ｍ２０８、入出力部Ｐ３０１〜Ｐ３０８及びモジュールＭ３０１〜Ｍ３０８、並びに入出力部Ｐ４０１〜Ｐ４０８及びモジュールＭ４０１〜Ｍ４０８がそれぞれ１対１に接続される。また、モジュールＭ５０１及びＭ５０２が全入出力部から切り離される。
図３８は、モジュールＭ２０２及びＭ４０３が欠陥を有する場合における接続状態を示す。
この場合、モジュールＭ２０２が全入出力部から切り離され、入出力部Ｐ２０２，…，Ｐ２０８の接続先がモジュールＭ２０３，…，Ｍ２０８，Ｍ５０２に切り替えられる。すなわち、欠陥を有するモジュールＭ２０２からデフォルト時に未接続のモジュールＭ５０２に向かって、入出力部とモジュールとの接続関係がシフトする。
また、この場合、モジュールＭ４０３が全入出力部から切り離され、入出力部Ｐ４０３，…，Ｐ４０８の接続先がモジュールＭ４０４，…，Ｍ４０８，Ｍ５０１に切り替えられる。すなわち、欠陥を有するモジュールＭ４０３からデフォルト時に未接続のモジュールＭ５０１に向かって、入出力部とモジュールとの接続関係がシフトする。
他の接続関係については図３７に示すデフォルト時と同じである。
このように、本実施形態に係る半導体集積回路は、互いに機能を代替可能な複数個のモジュールにより構成されるモジュールブロックを２つ有している。この２つのモジュールブロックはそれぞれ１つの冗長なモジュールを含んでおり、モジュールブロックごとに１つの欠陥モジュールを救済可能である。したがって、回路全体では図３８に示すように２つの欠陥モジュールを救済可能であり、モジュールブロックを１つしか持たない図１９に示す半導体集積回路に比べて救済可能なモジュールの数を増やすことができる。
＜第１３の実施形態＞
次に、本発明の第１３の実施形態について説明する。
図２１に示す半導体集積回路では、入出力部から切り離すモジュールを１つずつ指定してその接続を切り替えることが可能であるが、モジュールの数が多くなると、その数に比例して制御信号を生成する必要があるため、制御回路の規模が大きくなる。本実施形態に係る半導体集積回路では、複数のモジュールをまとめて入出力部から切り離し、その接続をまとめて切り替えることにより、制御回路の簡略化が図られる。
図３９は、本発明の第１３の実施形態に係る半導体集積回路の構成の一例を示す図である。
図３９に示す半導体集積回路は、図１９に示す半導体集積回路におけるモジュール選択部５０をモジュール選択部５１，５２，５３，５４に置換し、かつ、モジュールＭ５０１をモジュールＭ１０９，２０９，３０９，４０９に置換したものであり、他の構成については図１９に示す半導体集積回路と同じである。図１９と図３９における同一符号は同一の構成要素を示す。
モジュール選択部５１は、後述する制御部６０Ｂ（図４０）から供給される制御信号Ｓｃ１〜Ｓｃ９に応じて、９つのモジュール（Ｍ１０１，…，Ｍ１０９）から８つのモジュールを選択し、選択した８つのモジュールと８つの入出力部（Ｐ１０１，…，Ｐ１０８）とを１対１に接続する。
すなわち、モジュール選択部５１は、制御信号Ｓｃｉ（ｉは、１から８までの整数を示す。以下、本実施形態において同じ。）に応じて、モジュールＭ（１００＋ｉ）又はモジュールＭ（１００＋ｉ＋１）の一方を選択し、選択したモジュールを入出力部Ｐ（１００＋ｉ）に接続する。
モジュール選択部５２は、制御信号Ｓｃ１〜Ｓｃ９に応じて、９つのモジュール（Ｍ２０１，…，Ｍ２０９）から８つのモジュールを選択し、選択した８つのモジュールと８つの入出力部（Ｐ２０１，…，Ｐ２０８）とを１対１に接続する。
すなわち、モジュール選択部５２は、制御信号Ｓｃｉに応じて、モジュールＭ（２００＋ｉ）又はモジュールＭ（２００＋ｉ＋１）の一方を選択し、選択したモジュールを入出力部Ｐ（２００＋ｉ）に接続する。
モジュール選択部５３は、制御信号Ｓｃ１〜Ｓｃ９に応じて、９つのモジュール（Ｍ３０１，…，Ｍ３０９）から８つのモジュールを選択し、選択した８つのモジュールと８つの入出力部（Ｐ３０１，…，Ｐ３０８）とを１対１に接続する。
すなわち、モジュール選択部５３は、制御信号Ｓｃｉに応じて、モジュールＭ（３００＋ｉ）又はモジュールＭ（３００＋ｉ＋１）の一方を選択し、選択したモジュールを入出力部Ｐ（３００＋ｉ）に接続する。
モジュール選択部５４は、制御信号Ｓｃ１〜Ｓｃ９に応じて、９つのモジュール（Ｍ４０１，…，Ｍ４０９）から８つのモジュールを選択し、選択した８つのモジュールと８つの入出力部（Ｐ４０１，…，Ｐ４０８）とを１対１に接続する。
すなわち、モジュール選択部５４は、制御信号Ｓｃｉに応じて、モジュールＭ（４００＋ｉ）又はモジュールＭ（４００＋ｉ＋１）の一方を選択し、選択したモジュールを入出力部Ｐ（４００＋ｉ）に接続する。
図４０は、図３９に示す半導体集積回路の要部の構成例を示す図である。
本実施形態に係る半導体集積回路は、例えば図３９に示すように、制御部６０Ｂと、記憶部７０Ｂと、信号入力部８０Ｂと、電源スイッチ部９０Ｂとを有する。
また図３９の構成例において、モジュール選択部５１は、スイッチ回路ＳＷＡ１０１〜１０８及びＳＷＢ１０１〜１０８を有する。モジュール選択部５２は、スイッチ回路ＳＷＡ２０１〜２０８及びＳＷＢ２０１〜２０８を有する。モジュール選択部５３は、スイッチ回路ＳＷＡ３０１〜３０８及びＳＷＢ３０１〜３０８を有する。モジュール選択部５４は、スイッチ回路ＳＷＡ４０１〜４０８及びＳＷＢ４０１〜４０８を有する。
スイッチ回路ＳＷＡ（１００＋ｉ）は、入出力部Ｐ（１００＋ｉ）とモジュールＭ（１００＋ｉ）との間に接続され、制御信号Ｓｃｉが値‘０’のときにオン、値‘１’のときにオフする。スイッチ回路ＳＷＢ（１００＋ｉ）は、入出力部Ｐ（１００＋ｉ）とモジュールＭ（１００＋ｉ＋１）との間に接続され、制御信号Ｓｃｉが値‘０’のときにオフ、値‘１’のときにオンする。
スイッチ回路ＳＷＡ（２００＋ｉ）は、入出力部Ｐ（２００＋ｉ）とモジュールＭ（２００＋ｉ）との間に接続され、制御信号Ｓｃｉが値‘０’のときにオン、値‘１’のときにオフする。スイッチ回路ＳＷＢ（２００＋ｉ）は、入出力部Ｐ（２００＋ｉ）とモジュールＭ（２００＋ｉ＋１）との間に接続され、制御信号Ｓｃｉが値‘０’のときにオフ、値‘１’のときにオンする。
スイッチ回路ＳＷＡ（３００＋ｉ）は、入出力部Ｐ（３００＋ｉ）とモジュールＭ（３００＋ｉ）との間に接続され、制御信号Ｓｃｉが値‘０’のときにオン、値‘１’のときにオフする。スイッチ回路ＳＷＢ（３００＋ｉ）は、入出力部Ｐ（３００＋ｉ）とモジュールＭ（３００＋ｉ＋１）との間に接続され、制御信号Ｓｃｉが値‘０’のときにオフ、値‘１’のときにオンする。
スイッチ回路ＳＷＡ（４００＋ｉ）は、入出力部Ｐ（４００＋ｉ）とモジュールＭ（４００＋ｉ）との間に接続され、制御信号Ｓｃｉが値‘０’のときにオン、値‘１’のときにオフする。スイッチ回路ＳＷＢ（４００＋ｉ）は、入出力部Ｐ（４００＋ｉ）とモジュールＭ（４００＋ｉ＋１）との間に接続され、制御信号Ｓｃｉが値‘０’のときにオフ、値‘１’のときにオンする。
制御部６０Ｂは、記憶部７０Ｂに記憶される信号若しくは信号入力部８０Ｂから入力される信号に応じて、モジュール選択部５１〜５４の動作を共通に制御する制御信号Ｓｃ１〜Ｓｃ９を生成する。
ここで、図３９，図４０において縦方向に並ぶ４つのモジュールの集合｛Ｍ（１００＋ｎ），Ｍ（２００＋ｎ），Ｍ（３００＋ｎ），Ｍ（４００＋ｎ）｝（ｎは、１から９までの整数を示す。以下、本実施形態において同じ。）を、第ｎモジュール集合と呼ぶことにする。
制御部６０Ｂは、記憶部７０Ｂに記憶される信号若しくは信号入力部８０Ｂから入力される信号において、上述した第ｎモジュール集合を全ての入出力部から切り離すように指示された場合、整数ｎの値に応じて、次のような制御信号Ｓｃ１〜Ｓｃ９を出力する。
［２≦ｎ≦８］
この場合、制御部６０Ｂは、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）を値‘０’に設定し、制御信号Ｓｃｎ〜Ｓｃ８を値‘１’に設定する。
これにより、スイッチ回路ＳＷＡ（１００＋ｎ），ＳＷＡ（２００＋ｎ），ＳＷＡ（３００＋ｎ），ＳＷＡ（４００＋ｎ）がオフし、スイッチ回路ＳＷＢ（１００＋ｎ−１），ＳＷＢ（２００＋ｎ−１），ＳＷＢ（３００＋ｎ−１），ＳＷＢ（４００＋ｎ−１）もオフするため、第ｎモジュール集合に属する４つのモジュールは全ての入出力部から切り離される。
また、'ｐ'を１から（ｎ−１）までの整数とすると、スイッチ回路ＳＷＡ（１００＋ｐ），ＳＷＡ（２００＋ｐ），ＳＷＡ（３００＋ｐ），ＳＷＡ（４００＋ｐ）がオンし、スイッチ回路ＳＷＢ（１００＋ｐ），ＳＷＢ（２００＋ｐ），ＳＷＢ（３００＋ｐ），ＳＷＢ（４００＋ｐ）がオフする。そのため、第ｐモジュール集合に属する４つのモジュールは、４つの入出力部Ｐ（１００＋ｐ），Ｐ（２００＋ｐ），Ｐ（３００＋ｐ），Ｐ（４００＋ｐ）に接続される。
更に、'ｑ'をｎから８までの整数とすると、スイッチ回路ＳＷＡ（１００＋ｑ），ＳＷＡ（２００＋ｑ），ＳＷＡ（３００＋ｑ），ＳＷＡ（４００＋ｑ）がオフし、スイッチ回路ＳＷＢ（１００＋ｑ），ＳＷＢ（２００＋ｑ），ＳＷＢ（３００＋ｑ），ＳＷＢ（４００＋ｑ）がオンする。そのため、第（ｑ＋１）モジュール集合に属する４つのモジュールは、４つの入出力部Ｐ（１００＋ｑ），Ｐ（２００＋ｑ），Ｐ（３００＋ｑ），Ｐ（４００＋ｑ）に接続される。
［ｎ＝１］
この場合、制御部６０Ｂは、制御信号Ｓｃ１〜Ｓｃ８を全て値‘１’に設定する。
これにより、スイッチ回路ＳＷＡ１０１，ＳＷＡ２０１，ＳＷＡ３０１，ＳＷＡ４０１が全てオフするため、第１モジュール集合は全ての入出力部から切り離される。
また、'ｉ'を１から８までの整数とすると、スイッチ回路ＳＷＡ（１００＋ｉ），ＳＷＡ（２００＋ｉ），ＳＷＡ（３００＋ｉ），ＳＷＡ（４００＋ｉ）がオフし、スイッチ回路ＳＷＢ（１００＋ｉ），ＳＷＢ（２００＋ｉ），ＳＷＢ（３００＋ｉ），ＳＷＢ（４００＋ｉ）がオンする。そのため、第（ｉ＋１）モジュール集合に属する４つのモジュールは、４つの入出力部Ｐ（１００＋ｉ），Ｐ（２００＋ｉ），Ｐ（３００＋ｉ），Ｐ（４００＋ｉ）に接続される。
［ｎ＝９］
この場合、制御部６０Ｂは、制御信号Ｓｃ１〜Ｓｃ８を全て値‘０’に設定する。
これにより、スイッチ回路ＳＷＢ１０８，ＳＷＢ２０８，ＳＷＢ３０８，ＳＷＢ４０８が全てオフするため、第９モジュール集合は全ての入出力部から切り離される。
また、'ｉ'を１から８までの整数とすると、スイッチ回路ＳＷＡ（１００＋ｉ），ＳＷＡ（２００＋ｉ），ＳＷＡ（３００＋ｉ），ＳＷＡ（４００＋ｉ）がオンし、スイッチ回路ＳＷＢ（１００＋ｉ），ＳＷＢ（２００＋ｉ），ＳＷＢ（３００＋ｉ），ＳＷＢ（４００＋ｉ）がオフする。そのため、第ｉモジュール集合に属する４つのモジュールは、４つの入出力部Ｐ（１００＋ｉ），Ｐ（２００＋ｉ），Ｐ（３００＋ｉ），Ｐ（４００＋ｉ）に接続される。
また、制御部６０Ｂは、記憶部７０Ｂに記憶される信号が所定の初期値を持つ場合、信号入力部８０Ｂから入力される信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成し、記憶部７０Ｂに記憶される信号が上記所定の初期値と異なる値を持つ場合、記憶部７０Ｂに記憶される信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成する。
これにより、例えば記憶部７０Ｂに対する信号の書き込みが行われていない初期状態（モジュールの検査を行う場合など）においては、半導体集積回路の外部から信号入力部８０Ｂに入力する信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成できるため、入出力部とモジュールとの接続を任意に制御できる。また、記憶部７０Ｂに対する信号の書き込みが行われた後は、その書き込まれた信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成できるため、外部から信号を入力することなく、入出力部とモジュールとの接続を所望の状態に固定できる。
この制御部６０Ｂは、例えば図４０に示すように、デコード部６０１Ｂと、ＯＲ回路６０２−２〜６０２−８とを有する。
デコード部６０１Ｂは、記憶部７０Ｂ若しくは信号入力部８０Ｂから入力される信号をデコードし、そのデコード結果を指示信号Ｓｄ１〜Ｓｄ８として出力する。
すなわち、デコード部６０１Ｂは、記憶部７０Ｂに記憶される信号若しくは信号入力部８０Ｂから入力される信号において第ｎモジュール集合を全ての入出力部から切り離すように指示される場合、整数ｎの値に応じて、次のような指示信号Ｓｄ１〜Ｓｄ８を生成する。
‘ｎ’が１から８までの整数であれば、指示信号Ｓｄｎのみを値‘１’とし、他の指示信号を値‘０’に設定する。
‘ｎ’が整数９であれば、指示信号Ｓｄ１〜Ｓｄ８を全て値‘０’に設定する。
またデコード部６０１Ｂは、記憶部７０Ｂに記憶される信号が上述した所定の初期値を持つ場合、信号入力部８０Ｂから入力される信号に応じて指示信号Ｓｄ１〜Ｓｄ８を生成し、記憶部７０Ｂに記憶される信号が上記所定の初期値と異なる値を持つ場合は、記憶部７０Ｂに記憶される信号に応じて指示信号Ｓｄ１〜Ｓｄ３２を生成する。
なお、図４０の例において、デコード部６０１Ｂが出力する指示信号Ｓｄ１は、モジュール選択部５１〜５４に供給される制御信号Ｓｃ１と同じである。
ＯＲ回路６０２−２〜６０２−８は、それぞれ２つの入力と１つの出力を有する論理和演算回路であり、この順番で縦続に接続される。
ＯＲ回路６０２−２は、２つの入力の一方に指示信号Ｓｄ１（＝制御信号Ｓｃ１）、他方に指示信号Ｓｄ２を入力する。ＯＲ回路６０２−２の出力は、制御信号Ｓｃ２としてモジュール選択部５１〜５４に供給される。
ＯＲ回路６０２−ｋ（ｋは、３から８までの整数を示す。以下、本実施形態において同じ。）は、２つの入力の一方にＯＲ回路６０２−（ｋ−１）の出力信号を入力し、他方に指示信号Ｓｄｋを入力する。ＯＲ回路６０２−ｋの出力は、制御信号Ｓｃｋとしてモジュール選択部５１〜５４に供給される。
デコード部６０１Ｂの指示信号Ｓｄｊ（ｊは、２から８までの整数を示す。以下、本実施形態において同じ。）が値‘１’になると、この指示信号Ｓｄｊが入力されるＯＲ回路６０２−ｊは値‘１’の制御信号Ｓｃｊを出力する。‘ｊ’が８より小さい場合には、ＯＲ回路６０２−ｊより後段のＯＲ回路６０２−（ｊ＋１）〜６０２−８から出力される制御信号Ｓｃ（ｊ＋１）〜Ｓｃ８も全て値‘１’になる。
デコード部６０１Ｂの指示信号Ｓｄ１（＝制御信号Ｓｃ１）が値‘１’になると、この指示信号Ｓｄ１が入力されるＯＲ回路６０２−２は値‘１’の制御信号Ｓｃ２を出力する。ＯＲ回路６０２−２より後段のＯＲ回路６０２−３〜６０２−８から出力される制御信号Ｓｃ３〜Ｓｃ３２も全て値‘１’になる。
他方、デコード部６０１Ｂの全ての指示信号（Ｓｄ１〜Ｓｄ８）が値‘０’になると、ＯＲ回路６０２−２〜６０２−８の入出力信号が全て値‘０’になるため、モジュール選択部５０に供給される制御信号（Ｓｃ１〜Ｓｃ８）は全て値‘０’になる。
したがって、第ｎモジュール集合を全ての入出力部から切り離す場合において、‘ｎ’が２から８までの整数であるときは、デコード部６０１Ｂによって指示信号Ｓｄ１〜Ｓｄ（ｎ−１）が値‘０’、指示信号Ｓｄｎが値‘１’に設定されるため、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）が値‘０’、制御信号Ｓｃｎ〜Ｓｃ８が値‘１’になる。‘ｎ’が整数１であるときは、デコード部６０１Ｂによって指示信号Ｓｄ１が値‘１’に設定されるため、制御信号Ｓｃ１〜Ｓｃ８が全て値‘１’になる。‘ｎ’が整数８であるときは、デコード部６０１Ｂによって指示信号Ｓｄ１〜Ｓｄ８が全て値‘０’に設定されるため、制御信号Ｓｃ１〜Ｓｃ８が全て値‘０’になる。
記憶部７０Ｂは、９つのモジュール集合（第１モジュール集合〜第９モジュール集合）の中で、全ての入出力部と切り離すべき１つのモジュール集合を指定する信号を記憶する。また、記憶部７０Ｂは、書き込みがなされていない初期の状態において、所定の初期値を持つ信号を記憶する。
記憶部７０Ｂは、例えばヒューズ素子や不揮発性メモリなどによって構成可能である。
信号入力部８０Ｂは、全ての入出力部と切り離すべき１つのモジュール集合を指定する信号を入力するための回路であり、例えば半導体集積回路の検査を行う場合などにおいて、外部の装置から制御部６０Ｂに信号を入力するために用いられる。
電源スイッチ部９０Ｂは、制御部６０Ｂから出力される信号に応じて各モジュール集合（第１モジュール集合〜第９モジュール集合）への電源供給を制御する。すなわち、入出力部から切り離されたモジュール集合の電源をオフする。
電源スイッチ部９０Ｂは、例えば図４０に示すように、電源スイッチ回路ＰＳ１０１〜ＰＳ１０９を有する。
電源スイッチ回路ＰＳ（１００＋ｉ）（ｉ＝１，…，８）は、第ｉモジュール集合の電源供給線に挿入される。指示信号Ｓｄｉが値‘０’の場合にオンし、値‘１’の場合にオフする。
電源スイッチ回路ＰＳ（１００＋ｉ）は、例えば図３５（Ａ）に示す電源スイッチ回路ＰＳｉと同様な回路構成を有する。
電源スイッチ回路ＰＳ１０９は、第９モジュール集合の電源供給線に挿入されており、制御信号Ｓｃ８が値‘１’の場合にオン、値‘０’の場合にオフする。
電源スイッチ回路ＰＳ１０９は、例えば図３５（Ｂ）に示す電源スイッチ回路ＰＳ３３と同様な回路構成を有する。
ここで、上述した構成を有する本実施形態に係る半導体集積回路における欠陥救済動作について、図４１及び図４２を参照して説明する。
図４１は、欠陥の検査を行う前のデフォルトの接続状態を示す。
図４１に示す例では、入出力部Ｐ１０１〜Ｐ１０８及びモジュールＭ１０１〜Ｍ１０８、入出力部Ｐ２０１〜Ｐ２０８及びモジュールＭ２０１〜Ｍ２０８、入出力部Ｐ３０１〜Ｐ３０８及びモジュールＭ３０１〜Ｍ３０８、並びに入出力部Ｐ４０１〜Ｐ４０８及びモジュールＭ４０１〜Ｍ４０８がそれぞれ１対１に接続される。また、モジュールＭ１０９，Ｍ２０９，Ｍ３０９，Ｍ４０９が全入出力部から切り離される。
言い換えると、第１モジュール集合〜第８モジュール集合が入出力部に接続され、第９モジュール集合が冗長になっている。
図４２は、モジュールＭ２０４が欠陥を有する場合における接続状態を示す。
この場合、モジュールＭ２０４を含んだ第４モジュール集合｛Ｍ１０４，Ｍ２０４，Ｍ３０４，Ｍ４０４｝が入出力部から切り離される。また、入出力部Ｐ１０４，…，Ｐ１０８の接続先がモジュールＭ１０５，…，Ｍ１０９に切替えられ、入出力部Ｐ２０４，…，Ｐ２０８の接続先がモジュールＭ２０５，…，Ｍ２０９に切替えられ、入出力部Ｐ３０４，…，Ｐ３０８の接続先がモジュールＭ３０５，…，Ｍ３０９に切替えられ、入出力部Ｐ４０４，…，Ｐ４０８の接続先がモジュールＭ４０５，…，Ｍ４０９に切替えられる。すなわち、欠陥を含む第４モジュール集合からデフォルト時に未接続の第９モジュール集合に向かって、入出力部とモジュール集合との接続関係が全体的にシフトする。
他の接続関係については図４１に示すデフォルト時と同じである。
以上説明したように、本実施形態に係る半導体集積回路によれば、制御部６０Ｂから供給される同一の制御信号によって、同一のモジュール集合に属する全てのモジュールの接続状態が共通に制御される。これにより、個々のモジュールについて入出力部との接続状態を独立に制御する場合に比べて制御信号の数を大幅に減らすことができるため、制御部６０Ｂの回路構成を簡易化することができる。
また、同一のモジュール集合に属する全てのモジュールの電源が共通に制御されるため、個々のモジュールの電源を制御する場合に比べて、電源スイッチ回路の数を減らすことができる。
更に、故障を検査する場合には、モジュール集合ごとに故障の有無を検査すれば良いため、個々のモジュールの検査を行う場合に比べて検査時間を短縮することができる。
また、記憶部７０Ｂを構成するヒューズ等の記憶素子に故障モジュールの情報を書き込む場合には、モジュール集合ごとに故障の有無の情報を書き込めば良いため、情報量が少なくなり、書き込み処理に要する時間を短縮することができる。
＜第１４の実施形態＞
次に、本発明の第１４の実施形態について説明する。
本実施形態は、上述した半導体集積回路の製造方法に関するものである。
図４３は、図２１に示す半導体集積回路の製造方法の一例を示す図である。
ステップＳＴ４０１：
図２１に示す回路が半導体基板上に形成される。
ステップＳＴ４０２：
例えば外部の検査装置等において、全入出力部（Ｐ１〜Ｐ３２）から切り離すべきモジュールを指定する信号が生成され、信号入力部８０に入力される。
ステップＳＴ４０１において形成された記憶部７０には、このとき未だ書き込み処理がなされていないため、所定の初期値を持つ信号が記憶されている。したがって、制御部６０では、信号入力部８０に入力される信号によって指定されたモジュールが全ての入出力部から切り離されるように、制御信号Ｓｃ１〜Ｓｃ３２が生成される。
ステップＳＴ４０３：
スキャンパステストなどの検査手法によって、現在入出力部に接続されているモジュールの動作が検査される。
ステップＳＴ４０４：
ステップＳＴ４０３の検査において欠陥を有するモジュールが検出されたか否かが判定される。
ステップＳＴ４０５，ＳＴ４０６，ＳＴ４０７：
ステップＳＴ４０４において欠陥を有するモジュールが検出されたと判定され、この欠陥モジュールを含めて全部で２つ以上の欠陥モジュールが検出された場合、現在検査中の半導体集積回路が不良品と判定され、処理が終了する（ステップＳＴ４０７）。
一方、検出された欠陥モジュールがまだ１つのみであるならば、その検出された欠陥モジュールを全入出力部から切り離すべきモジュールとして指定する信号が検査装置等によって信号入力部８０に供給され（ステップＳＴ４０６）、再びステップＳＴ４０３の検査が行われる。
ステップＳＴ４０８：
ステップＳＴ４０４において欠陥を有するモジュールが検出されなかった場合、そのとき信号入力部８０に入力される信号に応じて、全入出力部から切り離すべき欠陥モジュールを指定する信号が決定され、記憶部７０に書き込まれる。例えば、記憶部７０がヒューズによって構成されている場合には、ヒューズを切断する処理が行われる。
記憶部７０に初期値と異なる信号が書き込まれると、制御部６０では、この記憶部７０に記憶される信号に応じて制御信号Ｓｃ１〜Ｓｃ３２が生成される。これにより、ステップＳＴ４０３の検査で不良と判定された欠陥モジュールが全入出力部から切り離される。
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、例えば次に述べるような様々なバリエーションを含んでいる。
図１に示す半導体集積回路では、１つの入出力部に対して選択的に接続可能なモジュールの数が２つに統一されているが、この数は様々であっても良い。例えば、２つのモジュールから１つを選択して接続する入出力部と、３つのモジュールから１つを選択して接続する入出力部とが混在していても良い。
上述の各実施形態におけるモジュール選択部の構成は一例であり、本発明はこれに限定されない。
例えば、一般回路ブロックに設けられた入出力部の数をＲ個とし、モジュールの数をＮ個とする。この場合、モジュール選択部は、少なくとも２×Ｒ個のスイッチ回路を有する。これらのスイッチ回路は、それぞれ１つのモジュールと１つの入出力部との間に接続される。Ｒ個の入出力部は、それぞれ複数のスイッチ回路を介して複数のモジュールに接続される。Ｎ個のモジュールの少なくとも一部は、複数のスイッチ回路を介して複数の入出力部に接続される。同一の入出力部に接続される複数のスイッチ回路は、制御部から供給される制御信号に応じて、その何れか１つがオンする。同一のモジュールに接続される複数のスイッチ回路は、制御部から供給される制御信号に応じて、その何れか１つがオンするか若しくは全てがオフする。
モジュール選択部をこのように構成することによって、Ｎ個のモジュールから制御信号に応じてＲ個のモジュールを選択し、これをＲ個の入出力部に１対１に接続することが可能である。
本発明におけるモジュール選択部は、全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続しても良い。
図２２、２４、２６に示すスイッチ素子では、オフのときに出力端子Ｔｏが高インピーダンス状態になる。そのため、モジュールを全ての入出力部から切り離した場合、そのモジュールの信号入力端子は高ピーダンス状態になり、電位が不安定になる。この状態でモジュールに電源が供給されると、信号入力端子の不安定な電位に応じてモジュール内部の回路が動作するため、貫通電流等により無駄な電力が消費される。そこで、上記のように全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続すれば、信号入力端子の電位を安定させることができるため、貫通電流等による消費電力の増大を防止できる。
図４４は、図２１に示す半導体集積回路において、モジュール選択部５０にスイッチ回路ＳＷＣ１〜ＳＷＣ３３を設けた場合の構成例を示す図である。スイッチ回路ＳＷＣ１〜ＳＷＣ３３は、モジュールＭ１〜Ｍ３３の信号入力端子を所定電位の配線に接続するための回路である。
スイッチ回路ＳＷＣ１〜ＳＷＣ３３は、それぞれ、モジュールＭ１〜Ｍ３３の信号入力端子とグランド線ＶＳＳとの間に接続される。スイッチ回路ＳＷＣｉ（ｉ＝１，…，３２）は、指示信号Ｓｄｉが値‘１’のとき、すなわちモジュールＭｉが全ての入出力部から切り離される場合にオンし、その他の場合にオフする。スイッチ回路ＳＷＣ３３は、制御信号Ｓｃ３２が‘０’の場合、すなわちモジュールＭ３３が全ての入出力部から切り離される場合にオンし、その他の場合にオフする。
図３９に示す半導体集積回路では、８つのモジュール集合の各々に含まれるモジュールの数が４つに統一されているが、本発明においてこの数は任意である。すなわち、モジュール集合が複数ある場合、その各々に含まれるモジュールの数は様々に異なっていても良い。
上述した半導体集積回路は、その全てを同一の半導体チップに形成しても良いし、例えばＳＩＰ（system in package）などの技術を用いることによって複数の半導体チップに分けて形成しても良い。
上述した実施形態では、主としてＣＭＯＳ型の半導体集積回路を例に挙げているが、本発明はこれに限定されない。例えばバイポーラトランジスタなど、種々の回路素子で構成される集積回路に本発明は適用可能である。
上述の実施形態において具体的に示した数値（モジュールの数、入出力部の数、モジュールブロックの数など）は一例であり、適宜任意の数値に変更可能である。
第１の実施形態に係る半導体集積回路の構成の一例を示す図である。 図１に示す半導体集積回路において、スイッチ回路が入出力部に付属すると見なした場合の例を示す図である。 第３の実施形態に係る半導体集積回路の構成の一例を示す図である。 第４の実施形態に係る半導体集積回路の構成の一例を示す図である。 図１に示す半導体集積回路における入出力部及びモジュールの配置の一例を示す図 第５の実施形態に係る半導体集積回路における入出力部及びモジュールの配置・配線の一例を示す図である。 図６に示す半導体集積回路においてモジュールＭ３に欠陥が生じた場合の救済の手順を説明するための図である。 第５の実施形態に係る半導体集積回路の全体的な回路配置の一例を示す図である。 第６の実施形態に係る半導体集積回路において、１つのモジュールが２つのモジュールブロックに共有される例を示す図である。 第６の実施形態に係る半導体集積回路の全体的な回路配置の一例を示す図である。 第７の実施形態に係る半導体集積回路の構成の一例を示す図である。 図１１に示す半導体集積回路における欠陥救済の一例を示す図である。 第８の実施形態に係る半導体集積回路の第１の構成例を示す図である。 第８の実施形態に係る半導体集積回路の第２の構成例を示す図である。 欠陥を救済するための接続パターンを探索する手順の一例を示す第１のフローチャートである。 欠陥を救済するための接続パターンを探索する手順の一例を示す第２のフローチャートである。 欠陥を救済するための接続パターンを探索する手順の一例を示す第３のフローチャートである。 接続パターン探索処理の一具体例を説明するための図である。 第９の実施形態に係る半導体集積回路の構成の一例を示す図である。 モジュールの構成の一例を示す図である。 図１８に示す半導体集積回路において、モジュールの切替え制御に係わる部分の構成例を示す図である。 入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。 モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。 入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。 モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。 入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。 モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。 図２２及び図２３に示す第１の構成例のスイッチ素子の構造例を示す平面図である。 図２４及び図２５に示す第２の構成例のスイッチ素子の構造例を示す平面図である。 図１９に示す半導体集積回路のデフォルトの接続状態を示す図である。 図１９に示す半導体集積回路において欠陥救済を行った場合の接続状態を示す第１の図である。 図１９に示す半導体集積回路において欠陥救済を行った場合の接続状態を示す第２の図である。 第１０の実施形態に係る半導体集積回路の構成の一例を示す図である。 第１１の本実施形態に係る半導体集積回路の構成の一例を示す図である。 電源スイッチ回路の構成の一例を示す図である。 第１２の実施形態に係る半導体集積回路の構成の一例を示す図である。 図３６に示す半導体集積回路のデフォルトの接続状態を示す図である。 図３６に示す半導体集積回路において欠陥救済を行った場合の接続状態を示す図である。 第１３の実施形態に係る半導体集積回路の構成の一例を示す図である。 図３９に示す半導体集積回路の要部の構成例を示す図である。 図３９に示す半導体集積回路のデフォルトの接続状態を示す図である。 図３９に示す半導体集積回路において欠陥救済を行った場合の接続状態を示す図である。 図２１に示す半導体集積回路の製造方法の一例を示す図である。 信号入力端子を所定電位の配線に接続するためのスイッチ回路が設けられたモジュール選択部の構成例を示す図である。
符号の説明
Ｍ１〜Ｍ３３，Ｍ１０１〜Ｍ１０９，Ｍ２０１〜Ｍ２０９，Ｍ３０１〜Ｍ３０９，Ｍ４０１〜Ｍ４０９，Ｍ５０１，Ｍ５０２…モジュール、ＳＷＡ１〜ＳＷＡ３２，ＳＷＡ１０１〜ＳＷＡ１０８，ＳＷＡ２０１〜ＳＷＡ２０８，ＳＷＡ３０１〜ＳＷＡ３０８，ＳＷＡ４０１〜ＳＷＡ４０８，ＳＷＢ１〜ＳＷＢ３２，ＳＷＢ１０１〜ＳＷＢ１０８，ＳＷＢ２０１〜ＳＷＢ２０８，ＳＷＢ３０１〜ＳＷＢ３０８，ＳＷＢ４０１〜ＳＷＢ４０８…スイッチ回路、Ｐ１〜Ｐ３２，Ｐ１０１〜Ｍ１０８，Ｐ２０１〜Ｐ２０８，Ｐ３０１〜Ｐ３０８，Ｐ４０１〜Ｐ４０８…入出力部、ＰＳ１〜ＰＳ３３，ＰＳ１０１〜ＰＳ１０９…電源スイッチ回路、２１〜２４ブリッジ回路、３１〜３４…スイッチ・ネットワーク、４１…ＵＳＢインターフェース回路、４２…ＤＤＲ ＤＲＡＭインターフェース回路、４３〜４５…ＤＭＡコントローラ、４７…スーパーバイザ・プロセッサ、４６…コプロセッサ、４８…２次キャッシュ、５０，５１〜５４…モジュール選択部、６０，６０Ａ，６０Ｂ，１１０…制御部、６０１，６０１Ｂ…デコード部、６０２−２〜６０２−３２…ＯＲ回路、６０３−１〜６０３−３２…ＮＯＲ回路、７０，７０Ｂ…記憶部、８０，８０Ｂ…信号入力部、９０，９０Ｂ，１２０…電源スイッチ部、１００…一般回路ブロック，１０１…転送制御部、１０２…記憶部、１０３…演算部、Ｑ１，Ｑ２，Ｑ５，Ｑｐｈ１…ｐ型ＭＯＳトランジスタ、Ｑ３，Ｑ４，Ｑ６，Ｑｎｈ１…ｎ型ＭＯＳトランジスタ、Ｕ１，Ｕ２，Ｕ５，Ｕ６…インバータ回路、Ｕ３…ＮＡＮＤ回路

Claims (28)

  1. 互いに機能を代替可能なＮ個（Ｎは２より大きい整数を示す）のモジュールと、
    各々が１つのモジュールに少なくとも１つの信号を出力するとともに当該１つのモジュールにおいて発生する少なくとも１つの信号を入力するＲ個（Ｒは１より大きくＮより小さい整数を示す）の入出力部を有した回路ブロックと、
    入力される制御信号に応じて上記Ｎ個のモジュールからＲ個のモジュールを選択し、当該選択したＲ個のモジュールと上記回路ブロックのＲ個の入出力部とを１対１に接続し、かつ、上記Ｒ個の入出力部の各々に、少なくとも２つのモジュールから上記制御信号に応じて選択した１つのモジュールを接続するモジュール選択部と、
    を具備し、
    上記モジュール選択部は、少なくとも２×Ｒ個のスイッチ回路を有し、上記２×Ｒ個のスイッチ回路の各々は、１つのモジュールと１つの入出力部との間に接続され、上記Ｒ個の入出力部の各々は、複数のスイッチ回路を介して複数のモジュールに接続され、上記Ｎ個のモジュールの各々は、１つ又は複数のスイッチ回路を介して１つ又は複数の入出力部に接続され、同一の入出力部に接続される複数のスイッチ回路は、上記制御信号に応じて、その何れか１つがオンし、同一のモジュールに接続される複数のスイッチ回路は、上記制御信号に応じて、その何れか１つがオンするか若しくは全てがオフし、
    上記スイッチ回路は、
    上記入出力部から信号を入力する端子と、上記モジュールへ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも１つの第１のインバータ回路と、
    上記モジュールから信号を入力する端子と、上記入出力部へ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも１つの第２のインバータ回路と、
    を有する半導体集積回路。
  2. 上記Ｎ個のモジュールのうち故障したモジュールが上記Ｒ個の入出力部から切り離されるように、上記モジュール選択部の制御信号を生成する制御部を具備する
    請求項１に記載の半導体集積回路。
  3. 上記Ｎ個のモジュールは、
    第１の機能を持った少なくとも１つの第１のモジュールと、
    上記第１の機能を包含する第２の機能を持った少なくとも１つの第２のモジュールと
    を含む
    請求項１に記載の半導体集積回路。
  4. 上記Ｒ個の入出力部は、第１入出力部から第Ｒ入出力部までのＲ個の入出力部を含み、
    上記Ｎ個のモジュールは、第１モジュールから第（Ｒ＋１）モジュールまでの（Ｒ＋１）個のモジュールを含み、
    上記モジュール選択部は、上記制御信号に応じて第ｉモジュール（ｉは１からＲまでの整数を示す）又は第（ｉ＋１）モジュールの一方を選択し、当該選択したモジュールを第ｉ入出力部に接続する
    請求項１に記載の半導体集積回路。
  5. 上記Ｒ個の入出力部は、等しい間隔で番号順に配列されており、
    第ｉモジュール及び第（ｉ＋１）モジュールは、第ｉ入出力部との距離が互いに等しくなる位置に配置される
    請求項４に記載の半導体集積回路。
  6. 上記モジュール選択部は、
    第１スイッチ回路から第Ｒスイッチ回路までのＲ個のスイッチ回路を含む第１スイッチ群と、
    第１スイッチ回路から第Ｒスイッチ回路までのＲ個のスイッチ回路を含む第２スイッチ群と、
    を有し、
    上記第１スイッチ群に属する第ｉスイッチ回路は、上記第ｉ入出力部と上記第ｉモジュールとの間に接続され、
    上記第２スイッチ群に属する第ｉスイッチ回路は、上記第ｉ入出力部と上記第（ｉ＋１）モジュールとの間に接続される
    請求項４に記載の半導体集積回路。
  7. 第ｎモジュール（ｎは、１から（Ｒ＋１）までの整数を示す）を全ての入出力部から切り離すことを指示する制御信号が入力された場合において、
    ｎが２からＲまでの整数であれば、上記第１スイッチ群に属する第１スイッチ回路ないし第（ｎ−１）スイッチ回路がオン、第ｎスイッチ回路ないし第Ｒスイッチ回路がオフするとともに、上記第２スイッチ群に属する第１スイッチ回路ないし第（ｎ−１）スイッチ回路がオフ、第ｎスイッチ回路ないし第Ｒスイッチ回路がオンし、
    ｎが整数１であれば、上記第１スイッチ群に属する全てのスイッチ回路がオフするとともに、上記第２スイッチ群に属する全てのスイッチ回路がオンし、
    ｎが整数（Ｒ＋１）であれば、上記第１スイッチ群に属する全てのスイッチ回路がオンするとともに、上記第２スイッチ群に属する全てのスイッチ回路がオフする
    請求項６に記載の半導体集積回路。
  8. 第１制御信号から第Ｒ制御信号までのＲ個の制御信号を出力する制御部であって、
    上記第ｎモジュールを全ての入出力部から切り離す場合、
    ｎが２からＲまでの整数であれば、第１制御信号ないし第（ｎ−１）制御信号を第１の値に設定するとともに、第ｎ制御信号ないし第Ｒ制御信号を第２の値に設定し、
    ｎが整数１であれば、第１制御信号ないし第Ｒ制御信号を全て上記第２の値に設定し、
    ｎが整数（Ｒ＋１）であれば、第１制御信号ないし第Ｒ制御信号を全て上記第１の値に設定する
    制御部を具備し、
    上記第１スイッチ群に属する上記第ｉスイッチ回路は、上記第ｉ制御信号が上記第１の値の場合にオン、上記第２の値の場合にオフし、
    上記第２スイッチ群に属する上記第ｉスイッチ回路は、上記第ｉ制御信号が上記第１の値の場合にオフ、上記第２の値の場合にオンする
    請求項７に記載の半導体集積回路。
  9. 上記制御部は、
    第１の方向に伸びる複数の第１制御線と、
    上記第１の方向と異なる第２の方向に伸びており、上記複数の第１制御線と交差し、当該交差によって第１交差点から第Ｒ交差点までのＲ個の交差点を形成する複数の第２制御線と、
    上記Ｒ個の交差点の中から入力信号に応じて１つの交差点を選択し、当該選択した交差点を形成する第１制御線及び第２制御線を活性化するか、若しくは、上記入力信号に応じて上記Ｒ個の交差点を形成する第１制御線及び第２制御線を全て非活性化する第１制御部と、
    上記第ｉ交差点を形成する第１制御線及び第２制御線が活性化される場合、ｉが２からＲまでの整数であれば、第１制御信号ないし第（ｉ−１）制御信号を上記第１の値に設定するとともに第ｉ制御信号ないし第Ｒ制御信号を上記第２の値に設定し、ｉが整数１であれば第１制御信号ないし第Ｒ制御信号を全て上記第２の値に設定し、上記Ｒ個の交差点を形成する第１制御線及び第２制御線が全て非活性化される場合は、第１制御信号ないし第Ｒ制御信号を全て上記第１の値に設定する第２制御部と、
    を有する請求項８に記載の半導体集積回路。
  10. 上記第１のインバータ回路及び上記第２のインバータ回路は、
    第１の電源線と上記出力端子との間に直列に接続される第１導電型の第１トランジスタ及び第２トランジスタと、
    第２の電源線と上記出力端子との間に直列に接続される第２導電型の第３トランジスタ及び第４トランジスタと
    を含み、
    上記入力端子に入力される信号に応じて、上記第１トランジスタ及び上記第４トランジスタの一方がオン、他方がオフに駆動され、
    上記制御信号に応じて、上記第２トランジスタ及び上記第３トランジスタの両方がオンに駆動されるか若しくは両方がオフに駆動される
    請求項１に記載の半導体集積回路。
  11. 上記スイッチ回路は、
    上記入出力部から上記モジュールへ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第１のトランスミッションゲート回路と、
    上記モジュールから上記入出力部へ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第２のトランスミッションゲート回路と
    を有する
    請求項１に記載の半導体集積回路。
  12. 上記スイッチ回路は、
    上記入出力部から上記モジュールへ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第５トランジスタと、
    上記モジュールから上記入出力部へ信号を伝送する経路に挿入され、上記制御信号に応じてオン又はオフする第６トランジスタと
    を有する
    請求項１に記載の半導体集積回路。
  13. 上記モジュール選択部は、上記制御信号に応じて、全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続する
    請求項１に記載の半導体集積回路。
  14. 上記モジュール選択部を介して上記Ｒ個の入出力部の各々に接続可能な少なくとも２つのモジュールの組合せは、上記モジュール選択部を介して上記Ｒ個の入出力部と上記Ｎ個のモジュールとを接続する全信号経路の遅延の最大値が最も小さくなるように決定される
    請求項１に記載の半導体集積回路。
  15. 上記モジュール選択部を介して上記Ｒ個の入出力部の各々に接続可能な少なくとも２つのモジュールの組合せは、上記モジュール選択部を介して上記Ｒ個の入出力部と上記Ｎ個のモジュールとを接続する全信号経路の遅延の総和が最も小さくなるように決定される
    請求項１に記載の半導体集積回路。
  16. 上記モジュール選択部を介して上記Ｒ個の入出力部の各々に接続可能な少なくとも２つのモジュールの組合せは、上記モジュール選択部を介して上記Ｒ個の入出力部と上記Ｎ個のモジュールとを接続する全信号経路の遅延の最大値が所定の上限値を超えない範囲において、当該全信号経路の遅延の総和が最も小さくなるように決定される
    請求項１に記載の半導体集積回路。
  17. 上記回路ブロック及び上記モジュール選択部は、上記Ｎ個のモジュールに比べて、同一配線層に属する配線同士の間隔が広い
    請求項１に記載の半導体集積回路。
  18. 上記回路ブロック及び上記モジュール選択部は、上記Ｎ個のモジュールに比べて、異なる配線層に属する配線同士を接続するために使用されるビヤの本数が多い
    請求項１に記載の半導体集積回路。
  19. 上記Ｎ個のモジュールは、上記回路ブロック及び上記モジュール選択部に比べて、単位面積当たりの回路素子の密度が高い
    請求項１に記載の半導体集積回路。
  20. 各々が上記Ｎ個のモジュールの各々の電源供給線に挿入されており、上記制御信号に応じて、上記Ｒ個の入出力部と１対１に接続されていない（Ｎ−Ｒ）個のモジュールへの電源供給を遮断するＮ個の電源スイッチ回路を有する、
    請求項１に記載の半導体集積回路。
  21. 各々が上記（Ｒ＋１）個のモジュールの各々の電源供給線に挿入される（Ｒ＋１）個の電源スイッチ回路を有し、
    上記制御部は、第１指示信号から第Ｒ指示信号までのＲ個の指示信号を出力し、第ｉ指示信号によって第ｉモジュールを全ての入出力部から切り離すか否かを指示し、
    第ｉモジュールの電源供給線に挿入される電源スイッチ回路は、上記第ｉ指示信号によって第ｉモジュールを全ての入出力部から切り離すように指示された場合にオフし、
    第（Ｒ＋１）モジュールの電源供給線に挿入される電源スイッチ回路は、第Ｒ制御信号が上記第１の値の場合にオフする、
    請求項８に記載の半導体集積回路。
  22. 上記Ｒ個の入出力部から切り離すべき（Ｎ−Ｒ）個のモジュールを指定する信号を記憶する記憶部を具備し、
    上記制御部は、上記記憶部に記憶される信号に応じて上記制御信号を生成する、
    請求項２に記載の半導体集積回路。
  23. 上記Ｒ個の入出力部から切り離すべき（Ｎ−Ｒ）個のモジュールを指定する信号を入力する信号入力部を具備し、
    上記制御部は、上記信号入力部に入力される信号に応じて上記制御信号を生成する、
    請求項２に記載の半導体集積回路。
  24. 上記Ｒ個の入出力部から切り離すべき（Ｎ−Ｒ）個のモジュールを指定する信号を記憶する記憶部と、
    上記Ｒ個の入出力部から切り離すべき（Ｎ−Ｒ）個のモジュールを指定する信号を入力する信号入力部と
    を具備し、
    上記制御部は、上記記憶部に所定の初期値を持つ信号が記憶される場合、上記信号入力部に入力される信号に応じて上記制御信号を生成し、上記記憶部に上記初期値と異なる値を持つ信号が記憶される場合、上記記憶部に記憶される信号に応じて上記制御信号を生成する、
    請求項２に記載の半導体集積回路。
  25. 各々が少なくとも３つのモジュールを含んだ複数のモジュールブロックと、
    各々が１つのモジュールに少なくとも１つの信号を出力するとともに当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する複数の入出力部を有した回路ブロックと、
    入力される制御信号に応じて、各モジュールブロックに含まれるＮ個（Ｎは２より大きい整数を示す）のモジュールからＲ個（Ｒは１より大きくＮより小さい整数を示す）のモジュールを選択し、当該選択したＲ個のモジュールと上記回路ブロックのＲ個の入出力部とを１対１に接続し、かつ、上記回路ブロックが有する複数の入出力部の各々に、少なくとも２つのモジュールから上記制御信号に応じて選択した１つのモジュールを接続するモジュール選択部と、
    上記モジュールブロックに含まれる上記Ｎ個のモジュールのうち故障したモジュールが上記Ｒ個の入出力部から切り離されるように、上記モジュール選択部の制御信号を生成する制御部と、
    を具備し、
    同一のモジュールブロックに含まれるモジュール同士は互いに機能を代替可能であって、
    上記複数のモジュールブロックに含まれるモジュールの全体集合は、それぞれ複数のモジュールから構成され、かつ互いに交わりを持たない複数の部分集合を含んでおり、
    上記制御部は、上記部分集合に属するモジュールを上記入出力部から切り離す場合、当該切り離し対象のモジュールと同じ部分集合に属する他の全てのモジュールを上記入出力部から切り離すように上記制御信号を生成する
    半導体集積回路。
  26. 各々が上記複数の部分集合の各々の電源供給線に挿入されており、上記制御信号に応じて、上記入出力部から切り離される部分集合への電源供給を遮断する複数の電源スイッチ回路を有する、
    請求項２５に記載の半導体集積回路。
  27. 複数のモジュールブロックに共有されており、当該複数のモジュールブロックに含まれる他のモジュールの機能の一部若しくは全部を包含する機能を備えたモジュールを有する、
    請求項２５に記載の半導体集積回路。
  28. 互いに機能を代替可能なＮ個（Ｎは２より大きい整数を示す）のモジュールと、
    各々が１つのモジュールに少なくとも１つの信号を出力するとともに当該１つのモジュールにおいて発生する少なくとも１つの信号を入力するＲ個（Ｒは１より大きくＮより小さい整数を示す）の入出力部を有した回路ブロックと、
    入力される制御信号に応じて上記Ｎ個のモジュールからＲ個のモジュールを選択し、当該選択したＲ個のモジュールと上記回路ブロックのＲ個の入出力部とを１対１に接続するモジュール選択部と、
    所定の初期値を持った信号を記憶する記憶部と、
    上記Ｒ個の入出力部から切り離すべき（Ｎ−Ｒ）個のモジュールを指定する信号を入力する信号入力部と、
    上記記憶部に上記初期値を持つ信号が記憶される場合、上記信号入力部に入力される信号に応じて上記制御信号を生成し、上記記憶部に上記初期値と異なる値を持つ信号が記憶される場合、上記記憶部に記憶される信号に応じて上記制御信号を生成する制御部と
    を具備する回路を半導体基板上に形成する第１の工程と、
    上記（Ｎ−Ｒ）個のモジュールを指定する信号を上記信号入力部に入力し、当該入力信号に応じて上記Ｒ個の入出力部に接続されるＲ個のモジュールを検査する第２の工程と、
    上記第２の工程の検査において故障のモジュールが検出された場合、当該故障のモジュールを含んだ新たな（Ｎ−Ｒ）個のモジュールを指定する信号を上記信号入力部に入力し、上記第２の工程の検査を再び行う第３の工程と、
    上記第２の工程の検査において故障のモジュールが検出されない場合に上記信号入力部に入力される信号に応じて、上記Ｒ個の入出力部から切り離すべき（Ｎ−Ｒ）個のモジュールを指定する信号を決定し、上記記憶部に書き込む第４の工程と、
    を有する半導体集積回路の製造方法。
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