図1は、本発明の実施例1に係る半導体メモリ装置1の構成を示すブロック図である。半導体メモリ装置1は、例えば4つのメモリチップ101〜104と1つのメモリコントロールチップ110が1つのパッケージ内に収容されたMCP型の半導体メモリ装置である。
メモリチップ101〜104は、互いに同一の回路構成を有しており、例えばマスクROM、PROM(Programmable ROM)、EPROM(Erasable Programmable ROM)、EEPROM(Electrically Erasable and Programmable ROM)、フラッシュメモリ等の形態を有する不揮発性の記憶領域を含んでいる。不揮発性の記憶領域は、例えば、浮遊ゲートを有するMOS構造のメモリセルにより構成される。メモリチップ101〜104の記憶領域は、それぞれメインメモリ領域101a〜104a、冗長メモリ領域101b〜104b、サブメモリ領域101c〜104cにより構成される。
メインメモリ領域(第1の記憶領域)101a〜104aは、比較的大きな記憶容量を有しており、例えば画像データ、映像データ、テキストデータ、コンピュータプログラム等のユーザデータが格納される記憶領域である。冗長メモリ領域(第2の記憶領域)101b〜104bは、メインメモリ領域101a〜104a内に不良セルが存在する場合に、当該不良セルに格納すべきであったデータを格納するための補助的な記憶領域である。サブメモリ領域(情報保持部)101c〜104cは、メインメモリ領域101a〜104a内の不良セルのアドレスと、当該不良セルを代替する冗長メモリ領域101b〜104b内のメモリセル(代替セルと称する)のアドレスとを対応付けて保持しておくための記憶領域である。冗長メモリ領域101b〜104bおよびサブメモリ領域101c〜104cの記憶容量は、メインメモリ領域101a〜104aの記憶容量よりも小さくすることができる。尚、メモリチップ101〜104は、上記した記憶領域以外にもロウデコーダ、カラムデコーダ、アドレスバッファ、センスアンプ、入出力バッファ等の周辺回路(図示せず)を備えている。
メモリコントロールチップ200は、演算回路等からなり、外部のホスト機器からのアクセス要求に応じてメモリチップ101〜104のアドレスを指定して、指定アドレスに対するデータの書き込み及び/又は読み出しを制御する制御部210を有している。また、メモリコントロールチップ200は、揮発性のメモリ(テーブル保持部)220a〜220dを有している。メモリ220a〜220dには、制御部210により生成されるアドレス変換テーブルが格納される。アドレス変換テーブルは、メモリチップ101〜104のメインメモリ領域101a〜104a内の不良セルのアドレスと当該不良セルを代替する冗長メモリ領域101b〜104b内のメモリセル(代替セル)のアドレスとの対応関係を示したものである。
メモリ220a〜220dは、それぞれメモリチップ101〜104に対応して設けられている。すなわち、第1のメモリチップ101に関するアドレス変換テーブルは、メモリ220a内に格納され、第2のメモリチップ102に関するアドレス変換テーブルは、メモリ220b内に格納され、第3のメモリチップ103に関するアドレス変換テーブルは、メモリ220c内に格納され、第4のメモリチップ104に関するアドレス変換テーブルは、メモリ220d内に格納される。
アドレス変換テーブルは、メモリチップ101〜104のサブメモリ領域101c〜104cに格納されているアドレス情報に基づいて制御部210により生成される。外部のホスト機器からメインメモリ領域101a〜104a内の不良セルに対してアクセス要求があった場合、制御部210は、アドレス変換テーブルに基づいて不良セルを指定するアドレス指定を冗長メモリ領域101b〜104b内の代替えセルに対するアドレス指定に変換する。これにより、メインメモリ領域内の不良セルに替えて冗長メモリ領域内の代替セルに対してデータの書き込み又は読み出しが行われる。
メモリコントロールチップ200とメモリチップ101〜104との間の各種信号およびデータの送受信は、共通バス301および専用バス302a〜302dを介して行われる。共通バス301には、メモリチップ101〜104のアクセス先のアドレスを指定するためのアドレス線、メモリチップ101〜104に格納するデータ又はメモリチップ101〜104から読み出したデータを伝送するためのデータ線、メモリコントロールチップ200からメモリチップ101〜104に対して制御信号を伝送するための制御線等が含まれている。メモリチップ101〜104は共通バス301を共有しており、共通バス301を介して伝送される各種信号およびデータは、例えば時分割多重方式で伝送される。
専用バス302a〜302dは、冗長メモリ領域101b〜104b内の代替セルを指定するアドレス指定を伝送するためのアドレス線である。専用バス302a〜302dは、それぞれメモリチップ101〜104毎に設けられている。すなわち、専用バス302aは第1のメモリチップ101により専有され、専用バス302bは第2のメモリチップ102により専有され、専用バス302cは第3のメモリチップ103により専有され、専用バス302dは代4のメモリチップ104により専有される。
図2(a)は、半導体メモリ装置1のパッケージ構成を示す平面図、図2(b)は、図2(a)における2b−2b線に沿った断面図である。配線基板400は、例えばガラスエポキシ樹脂やセラミックス等の絶縁材料からなり、チップ搭載表面には、導体配線が形成されている。配線基板400のチップ搭載表面には、その長辺に沿って複数のリード電極410が形成され、各リード電極410に対応して複数のボンディングパッド412がリード電極410に近接して設けられている。ボンディングパッド412の各々は、対応するリード電極410とボンディングワイヤ414を介して電気的に接続されている。
メモリチップ101〜104は、回路構成、チップ構造、外形寸法において互いに同一である。メモリチップ101〜104の外形は長方形(矩形形状)であり、その短辺のうちの一方に沿って複数のボンディングパッド110が設けられている。メモリコントロールチップ200に対向する辺(メモリコントロールチップ200の搭載位置に隣接する辺)の側にはボンディングパッドは設けられていない。
メモリチップ101〜104は、その厚み方向にこれらを積み重ねた状態で配線基板400上に搭載される。積層されたメモリチップ101〜104の集合体を積層メモリチップ100と呼ぶこととする。第1のメモリチップ101は、所定の厚さを有するダイパッド430を介して配線基板400のチップ搭載表面に接合される。第2のメモリチップ102は、第1のメモリチップ101上に接合材を介して接合される。第3のメモリチップ103は、第2のメモリチップ102上に接合材を介して接合される。第4のメモリチップ104は、第3のメモリチップ103上に接合材を介して接合される。上方のメモリチップは、直下のメモリチップに対して長辺を揃えてメモリコントロールチップ200の搭載位置に向かう方向にずらした状態で積層される。換言すれば、上方のメモリチップは、直下のメモリチップのボンディングパッド110が露出するようにメモリチップの長辺に沿ってずらした状態で積層される。従って、直下のメモリチップのボンディングパッド110が右手側にある場合、上方のメモリチップは直下のメモリチップに対して左方向にスライドさせた位置に搭載される。このとき、上方のメモリチップのボンディングパッド110も右手側となるように搭載され、上方のメモリチップのボンディングパッドと直下のメモリチップの対応するボンディングパッドが近接して配置される。上方のメモリチップのボンディングパッドは、直下のメモリチップの対応するボンディングパッドとボンディングワイヤ416を介して接続される。最下層のメモリチップ101のボンディングパッドは、対応する配線基板400上のボンディングパッド420とボンディングワイヤ418を介して接続される。ダイパッド430には、開口部430aが設けられており、開口部430aにおいて配線基板400上のボンディングパッド420が露出している。
メモリコントロールチップ200は、配線基板400上に積層メモリチップ100に隣接して搭載される。メモリコントロールチップ200は、例えば各辺がメモリチップ101〜104の短辺よりも短い辺を有する矩形形状をなしている。メモリコントロールチップ200のチップ搭載表面には積層メモリチップ100の搭載位置と隣接する辺を除く3辺に沿ってボンディングパッド230が設けられている。すなわち、メモリチップ101〜104とメモリコントロールチップ200の互いに隣接する辺の近傍には、ボンディングパッドは設けられていない。ダイパッド430には、開口部430bが設けられており、メモリコントロールチップ200は、配線基板400の開口部430bにおいて露出した部分に接着剤等の接合材を用いて直接接合されている。すなわち、メモリコントロールチップ200の搭載面(下面)の高さ位置は、ダイパッド430上に搭載される積層メモリチップ100の搭載面(下面)の高さ位置よりも低くなっている。
積層メモリチップ100は、メモリコントロールチップ200の搭載位置の方向に迫り出すように積層されており、かかる積層メモリチップ100の迫り出し部分と配線基板400との間には空間440が形成されている。メモリコントロールチップ200は、ボンディングパッドが形成されていない積層メモリチップと対向する辺を含む一部が空間440内に侵入している。すなわち、積層メモリチップ100の迫り出し部分とメモリコントロールチップ200は、平面視において部分的にオーバラップしている。本実施例では、最上層の第4のメモリチップ104と、1つ下層の第3のメモリチップ103が、メモリコントロールチップ200とオーバラップしている。
メモリコントロールチップ200のボンディングパッド230は配線基板200上のボンディングパッド422とボンディングワイヤ424を介して電気的に接続されている。メモリコントロールチップ200の空間440内に侵入している部分に設けられているボンディングパッドに接続されたボンディングワイヤは、空間440内においてメモリチップと非接触となるように空間440の高さが調整される。具体的には、メモリコントロールチップ200と部分的にオーバラップしているメモリチップ103の下面の高さ位置は、ボンディングワイヤ424のループ頂部の高さ位置よりも十分に高くなるように、ダイパッド430および各チップの厚さやボンディングワイヤ424のループ高さが調整される。
メモリチップ101〜104とメモリコントロールチップ200は、ボンディングワイヤおよび配線基板200に設けられた導体配線を介して電気的に接続され、これにより、後述する共通バス301および専用バス302a〜302dが形成される。メモリコントロールチップ200と外部機器との間の制御信号およびデータの送受信は、リード電極410を介して行われる。メモリチップ101〜104、メモリコントロールチップ200およびボンディングワイヤ414、416、418、424は、封止樹脂500の内部に埋設される。
かかる半導体メモリ装置1のパッケージ構成によれば、パッケージの厚さを抑えつつ、パッケージサイズの縮小を図ることが可能となる。つまり、単に、積層メモリチップの上に更にメモリコントロールチップを積層する構成では、パッケージの厚さが厚くなりすぎて薄型化の要求を満たすことが困難となる。一方、積層メモリチップとメモリコントロールチップを単に並置するのみでは、パッケージサイズの更なる縮小化の要求に十分に対応できない場合もある。本実施例に係る半導体メモリ装置1においては、積層メモリチップ100とメモリコントロールチップ200を基板上に並置する構成をとることにより、パッケージの厚さを抑えている。また、メモリコントロールチップとメモリチップの互いに隣接する辺の側にはボンディングパッドを設けないこととしたので、両チップを近接させて搭載することが可能となり、その結果、パッケージサイズを縮小することが可能となる。
更に、各メモリチップをメモリコントロールチップ200の搭載位置に向けてずらして積層するとともに積層メモリチップ100をダイパッド430を介して搭載したので、積層メモリチップ100の迫り出し部分の下方の空間440の高さが高くなり、ボンディングワイヤ424のループ高さの制限が緩和され、メモリコントロールチップ200と、積層メモリチップ100との距離を更に縮めることが可能となり、更なるパッケージサイズの縮小を図ることが可能となる。
次に、上記した構成を有する半導体メモリ装置1の製造方法について、図3に示す製造工程フロー図を参照しつつ説明する。
ウエハ状態のメモリチップおよびメモリコントロールチップの電気検査を行う。不良セルを含んだメモリチップの多くは本検査工程において排除される(ステップS1)。
次に、半導体メモリ装置1の組み立てを行う。半導体メモリ装置1の組み立ては、公知のMCP型半導体パッケージの製造プロセスを適用できる。具体的には、ウエハ状態のメモリチップおよびメモリコントロールチップを所定の厚さになるまで裏面側から研削する。次に、ダイシングによりメモリチップおよびメモリコントロールチップを個片化する。次に、接着剤を用いて配線基板400のチップ搭載面にメモリコントロールチップ200を接合する。次に、ワイヤボンディングを行って、メモリコントロールチップ200のボンディングパッド230と、配線基板400のボンディングパッド422との間をボンディングワイヤ424で繋ぐ。次に、配線基板400のチップ搭載面に接着剤を用いてダイパッド430を接合し、ダイパッド430上にメモリチップ101〜104を積層する。メモリチップ間の接合は、例えば樹脂系接着剤を用いることができる。次に、ワイヤボンディングによりメモリチップ上のボンディングパッド110間および最下層のメモリチップ101のボンディングパッド110と配線基板400上のボンディングパッド420との間をそれぞれボンディングワイヤ416、418で繋ぐ。更に、ボンディングパッド412とリード電極410間をボンディングワイヤ414で繋ぐ。次にメモリチップ101〜104、メモリコントロールチップ200およびボンディングワイヤ414、416、418、424を封止樹脂500で封止する。以上の各工程を経て半導体メモリ装置1の組み立てが完了する(ステップS2)。
次に、メモリチップ101〜104のメインメモリ領域101a〜104aに、所望のデータを書き込む。書き込みデータは、例えば映像データ、画像データ、テキストデータ、コンピュータプログラム等のユーザデータであってもよい(ステップS3)。尚、半導体メモリ装置1の用途や使用目的によっては、本ステップを省略することとしてもよい。この場合、データの書き込みは、後の工程又はユーザにより実施される。
次に、データ書き込みがなされた半導体メモリ装置1の検査を行う。本検査工程においては、先のステップS3において書き込まれたデータを読み出して、読み出したデータが適正であるか否かが判断される。本検査工程では、組み立て工程を経ることにより新たに発生したメモリセルの不良や、ユーザデータの読み出しを行うことで顕在化するメモリセルの不良等が検出される(ステップS4)。本検査工程において検出されたメインメモリ領域101a〜104a内の不良セルのアドレスは、テスタ側に蓄積される。
次に、先のステップS4の検査工程において検出されたメインメモリ領域101a〜104a内の不良セルのアドレスを当該不良セルを代替する冗長メモリ領域101b〜104b内のメモリセル(代替セル)のアドレスと対応付けてサブメモリ領域101c〜104cに格納する。代替セルとして使用するメモリセルのアドレスの割り当ては、例えば、冗長メモリ領域の空きアドレスのうち、アドレス番地の若いものから順に選択することにより行われる。かかるアドレス割り当てや不良セルおよび代替セルのアドレス情報のサブメモリ領域への書き込みは、上記ステップS4の検査工程で用いられるテスタが備える機能により実現される(ステップS5)。サブメモリ領域101c〜104cに書き込まれたアドレス情報は、メモリコントロールチップ200によるアドレス変換テーブルの生成に供される。
次に、ステップS4において不良と判定されたメインメモリ領域101a〜104aの不良セルに対応するデータを、ステップS5において割り当てられたアドレスに属する冗長メモリ領域101b〜104bの代替セルに書き込む(ステップS6)。本ステップにおいて冗長メモリ領域101b〜104bにデータを書き込むライタは、先のステップS5においてサブメモリ領域101c〜104cへの書き込みの際に使用した不良セルと代替セルのアドレス情報を保持している。このように、半導体メモリ装置1は、メインメモリ領域101a〜104aおよび冗長メモリ領域101b〜104bに所定のデータが書き込まれ、サブメモリ領域101c〜104cに不良セルおよび代替セルのアドレス情報が書き込まれて完成となる。尚、ステップS6とステップS5の順番を入れ替えてもよい。すなわち、ステップS4において不良判定されたメインメモリ領域101a〜104aの不良セルに対応するデータを、代替セルに書き込んだ後、不良セルと代替セルのアドレス情報をサブメモリ領域101c〜104cに書き込むこととしてもよい。この場合、代替セルが不良であった場合にも対応できるという利点がある。
次に、半導体メモリ装置1の動作について説明する。図4は、半導体メモリ装置1の動作を示すフローチャート、図5は、半導体メモリ装置1の信号又はデータの流れを示したブロック図である。尚、以下の説明においては、第1のメモリチップ1のメインメモリ領域101aの第1番地と第3番地において不良セルが存在し、これらのアドレスに書き込まれるべきデータは、冗長メモリ領域101bの第1番地と第2番地に書き込まれ、不良セルおよび代替セルのアドレス情報が、サブメモリ領域101cに書き込まれているものとする。また、第2のメモリチップ102のメインメモリ領域102aの第3番地において不良セルが存在し、当該アドレスに書き込まれるべきデータは、冗長メモリ領域102bの第1番地に書き込まれ、不良セルおよび代替セルのアドレス情報が、サブメモリ領域102cに書き込まれているものとする。第3および第4のメモリチップ103、104には、不良セルが存在しておらず、メインメモリ領域103a、104aには、所定のデータが適正に書き込まれているものとする。
半導体メモリ装置1の電源が投入されると(ステップS11)、メモリコントロールチップ200の制御部210は、各メモリチップのサブメモリ領域101c〜104cにアクセスし(ステップS12)、サブメモリ領域内に格納されている不良セルと代替セルの対応関係が示されたアドレス情報に基づいて、メモリチップ毎にアドレス変換テーブルを生成し、これをメモリコントロールチップ200内の対応するメモリ220a〜220dに格納する(ステップS13)。
外部のホスト機器からのメモリチップ101〜104に対するアクセス要求はメモリコントロールチップ200内の制御部210により受信される(ステップS14)。
外部のホスト機器から各メモリチップ101〜104に対してアクセス要求が発せられると、制御部210は、メモリ220a〜220d内に格納されているアドレス変換テーブルを参照する(ステップS15)。ここで、ホスト機器からのアクセス要求は、各メモリチップのメインメモリ領域101a〜104aの第1番地に対するものであるとする。メモリ220aに格納されている第1のメモリチップ101に関するアドレス変換テーブルには、メインメモリ領域101aの第1番地は、冗長メモリ領域101bの第1番地に振り替えられるべき旨が示されている。制御部210は、かかるアドレス変換テーブルの記述内容に基づいて、メインメモリ領域101aの第1番地を指定するアドレス指定を冗長メモリ領域101bの第1番地を指定するアドレス指定に変換する。変換されたアドレス指定は、専用バス302aを介してメモリチップ101に供給される(ステップS16)。
第2乃至第4のメモリチップ102〜104に関するアドレス変換テーブルには、メインメモリ領域102a〜104aの第1番地の振り替え先が示されていないので、制御部210は、第2乃至第4のメモリチップ102〜104については、アドレス指定を変換することなく、メインメモリ領域102a〜104aの第1番地を指定する。かかるアドレス指定は、共通バス301を介してメモリチップ102〜104に供給される(ステップS16)。尚、メモリチップ101には、共通バス301を介して変換前のアドレス指定も供給されることとなるが、専用バス302a〜302dから供給される変換後のアドレス指定が優先的に適用される。
続いて、外部のホスト機器から各メモリチップのメインメモリ領域101a〜104aの第3番地に対するアクセス要求が発せられた場合について説明する。制御部210は、メモリ220a〜220d内に格納されているアドレス変換テーブルを参照する(ステップS15)。第1のメモリチップ101に関するアドレス変換テーブルには、メインメモリ領域101aの第3番地は、冗長メモリ領域101bの第2番地に振り替えられるべき旨が示されている。また、第2のメモリチップ102に対応するアドレス変換テーブルには、メインメモリ領域102aの第3番地は、冗長メモリ領域102bの第1番地に振り返られるべき旨が示されている。制御部210は、かかるアドレス変換テーブルの記述内容に基づいて、第1のメモリチップ101については、メインメモリ領域101aの第3番地を指定するアドレス指定を冗長メモリ領域101bの第2番地を指定するアドレス指定に変換する。また、制御部210は、第2のメモリチップ102については、メインメモリ領域102aの第3番地を指定するアドレス指定を冗長メモリ領域102bの第1番地を指定するアドレス指定に変換する。変換されたアドレス指定は、それぞれ専用バス302a、302bを介してメモリチップ101、102に供給される(ステップS16)。
第3および第4のメモリチップ103、104に関するアドレス変換テーブルには、メインメモリ領域103a、104aの第3番地の振り替え先が示されていないので、制御部210は、第3および第4のメモリチップ103、104については、アドレス指定を変換することなく、メインメモリ領域103a、104aの第3番地を指定する。かかるアドレス指定は、共通バス301を介してメモリチップ103、104に供給される(ステップS16)。
メモリチップ101〜104は、共通バス301又は専用バス302a〜302dを介して供給されるアドレス指定をカラムデコーダ(図示せず)およびロウデコーダ(図示せず)でデコードし、当該アクセス要求が例えば読み出し要求である場合には、指定されたアドレスからデータを読み出してこれを共通バス301を介してメモリコントロールチップ200に供給する。メモリコントロールチップ200は、読み出したデータを外部のホスト機器に供給する(ステップS17)。
以上の説明から明らかなように、本発明の実施例に係る半導体メモリ装置1は、組み立て後、実際に所定のデータを書き込んだ後に行われる製品検査において検出された不良セルの救済を行うので、損失を最小限に抑えることができる。また、不良セルの救済を行う機能部、すなわちアドレス変換テーブルを格納するためのメモリ220a〜220dやアドレス変換を行う制御部210がメモリコントロールチップ200内に集約されており、メモリチップ101〜104は、記憶領域以外に不良セル救済のための機能部を有していない。従って、各メモリチップの構成を同一とすることができ、また、各メモリチップにおいて使用されない機能部が発生することもないため、開発工数および製造コストの削減を達成することができる。つまり、半導体メモリ装置1は、共通のメモリチップで構成されるので、設計および製造が容易であり且つ各メモリチップの単位面積当たりの記憶容量も向上できる。また、冗長メモリ領域101b〜104bに対するアドレス指定は、メインメモリ領域101a〜104aに対するアドレス指定から分離され、専用バス302a〜302dを介して伝送されるので、アドレス桁数を削減することができ、その結果、配線数を削減できることからチップ面積の削減が可能となる。
尚、上記した実施例においては、各メモリチップのサブメモリ領域に当該メモリチップに関する不良セルおよび代替セルのアドレス情報を保持することとしたが、例えば1つのメモリチップのサブメモリ領域に他のメモリチップのアドレス情報が保持されていてもよい。
本発明の実施例2に係る半導体メモリ装置について以下に説明する。図6は、本発明の実施例2に係る半導体メモリ装置2の構成を示すブロック図である。半導体メモリ装置2は、実施例1と同様、複数のメモリチップ105〜108と1つのメモリコントロールチップ200が1つのパッケージ内に収容されたMCP型の半導体メモリ装置である。半導体メモリ装置2は、メモリチップの内部構成が実施例1と異なる。メモリチップ105〜108は、それぞれメインメモリ領域105a〜108a、第1の冗長メモリ領域105b1〜108b1、第2の冗長メモリ領域105b2〜108b2、サブメモリ領域105c〜108cに加え、不良セルを救済する手段として一般的に用いられるヒューズ回路105d〜108dを更に含んでいる。ヒューズ回路105d〜108dは、複数のヒューズ素子を含んでおり、ヒューズ素子を切断することにより形成される電気的接続状態に応じてメインメモリ領域105a〜108a内の特定のメモリセルに対するアクセスが、上記したメモリコントロールチップ200によるアドレス変換処理を経ることなく、第2の冗長メモリ領域105b2〜108b2内の特定のメモリセルに対するアクセスに変換されるようになっている。ヒューズ回路105d〜108dによるアクセス先の変換は、例えばワード線単位又はビット線単位で行うこととしてもよい。
第2の冗長メモリ領域105b2〜108b2は、ヒューズ回路104により置換される記憶領域である。これに対して、第1の冗長メモリ領域105b1〜108b1は、実施例1と同様、メモリコントロールチップ200によるアドレス変換処理により置換される記憶領域であり、サブメモリ領域105c〜108cに格納されるアドレス情報に基づいてメインメモリ領域105a〜108aとの対応関係が特定される。
半導体メモリ装置2の構成は、各メモリチップがヒューズ回路105d〜108dおよびこれに付随する第2の冗長メモリ領域105b2〜108b2を更に含んでいる点を除き、実施例1に係る半導体メモリ装置1の構成と同様である。
次に、上記した構成を有する半導体メモリ装置2の製造方法について、図7に示す製造工程フロー図を参照しつつ説明する。はじめに、ウエハ状態のメモリチップおよびメモリコントロールチップの電気検査を行う(ステップS21)。
次に、ステップS21の電気検査において、メインメモリ領域105a〜108aに不良セルが存在することが検出された場合には、当該不良セルを第2の冗長メモリ領域105b2〜108b2内のメモリセルに置換するべくヒューズ回路105d〜108dのトリミングを行う。ヒューズ回路105d〜108dのトリミングは、例えばレーザ光によりヒューズ素子を切断することにより行われる(ステップS22)。
次に、半導体メモリ装置2の組み立てを行う。半導体メモリ装置2の組み立ては、公知のMCP型半導体パッケージの製造プロセスを適用できる。具体的な製造プロセスは、上記した実施例1の場合と同様である(ステップS23)。
次に、各メモリチップのメインメモリ領域105a〜108aに、所望のデータを書き込む。書き込みデータは、例えば映像データ、画像データ、テキストデータ、コンピュータプログラム等のユーザデータであってもよい。ステップS22におけるヒューズ回路のトリミングにより、ステップS21において検出された不良セルに対応するデータは、第2の冗長メモリ領域105b2〜108b2内のメモリセルに直接書き込まれる(ステップS24)。尚、半導体メモリ装置の用途や使用目的によっては、本ステップを省略することとしてもよい。この場合、データの書き込みは、後の工程又はユーザにより実施される。
次に、データ書き込みがなされた半導体メモリ装置2の検査を行う。本検査工程においては、先のステップS24において書き込まれたデータを読み出して、読み出したデータが適正であるか否かが判断される。本検査工程では、組み立て工程を経ることにより新たに発生したメモリセルの不良や、ユーザデータの読み出しを行うことで顕在化するメモリセルの不良等が検出される(ステップS25)。本検査工程において検出されたメインメモリ領域105a〜108a内の不良セルのアドレスは、テスタ側に蓄積される。
次に、先のステップS25の検査工程において検出されたメインメモリ領域105a〜108a内の不良セルのアドレスを、第1の冗長メモリ領域105b1〜105b2内の代替セルのアドレスと対応付けてサブメモリ領域105c〜108cに格納する。代替セルとして使用するメモリセルのアドレスの割り当ては、例えば、冗長メモリ領域の空きアドレスのうち、アドレス番地の若いものから順に選択することにより行われる。かかるアドレス割り当てや不良セルおよび代替セルのアドレス情報のサブメモリ領域への書き込みは、上記ステップS25の検査工程で用いられるテスタが備える機能により実現される(ステップS26)。
次に、ステップS25において不良と判定されたメインメモリ領域105a〜108a内の不良セルに対応するデータを、ステップS26において割り当てられたアドレスに属する第1の冗長メモリ領域105b1〜108b1内の代替セルに書き込む(ステップS27)。本ステップにおいて第1の冗長メモリ領域105b1〜108b1にデータを書き込むライタは、先のステップS26においてサブメモリ領域105c〜108cへの書き込みの際に使用した不良セルと代替セルのアドレス情報を保持している。このように、メインメモリ領域105a〜108a、第1および第2の冗長メモリ領域105b1〜108b1、105b2〜108b2に所定のデータが書き込まれ、サブメモリ領域105c〜108cに不良セルおよび代替セルのアドレス情報が書き込まれて半導体メモリ装置2が完成する。尚、ステップS26とステップS27の順番を入れ替えてもよい。すなわち、ステップS24において不良判定されたメインメモリ領域101a〜104aの不良セルに対応するデータを、代替セルに書き込んだ後、不良セルと代替セルのアドレス情報をサブメモリ領域101c〜104cに書き込むこととしてもよい。この場合、代替セルが不良であった場合にも対応できるという利点がある。
実施例2に係る半導体メモリ装置2においては、メインメモリ領域105a〜108aの不良セルに対するアクセスは、ヒューズ回路105d〜108dによってハードウェア的に第2の冗長メモリ領域105b2〜108b2内のメモリセルに振り替えられるか、メモリコントロールチップ200によってソフトウェア的に第1の冗長メモリ領域105b1〜108b1内のメモリセルに振り替えられる。メモリコントロールチップ200によるアドレス変換の手順は、実施例1に係る半導体メモリ装置1と同様である。
メモリチップのウエハ検査において検出された明らかな不良セルをヒューズ回路105d〜108dにより予め置換しておくことにより、上記したステップS26およびステップ27におけるデータ書き込み時間を大幅に短縮することが可能となる。