JP2007294089A - 半導体装置 - Google Patents

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Abstract

【課題】複数の半導体チップを一つの樹脂封止体で封止する際に、各半導体チップのテストのし易さを考慮した実装方法を提案する。各種ＭＣＰ、システムＬＳＩへの適用も考慮する。
【解決手段】単一パッケージ内の第１の半導体チップの１つの信号出力端子と半導体装置の第１の外部端子とを独立に内部接続し、第２の半導体チップの１つの信号入力端子と前記半導体装置の第２の外部端子とを独立に内部接続し、前記半導体装置の前記第１、及び第２の外部端子が前記半導体装置の外部で接続されることによって、前記信号出力端子と前記信号入力端子との接続が完結される仕様とする。
【選択図】図１

Description

本発明は、メモリ拡張が可能なＭＣＰ型の半導体ディスク装置、及びＭＣＰ(Multi-Chip Package）内に収納した複数チップのテスト容易化対策を施した半導体装置に関するものである。
プリント回路基板への半導体装置の高密度実装の留まることのない要請に伴い、半導体装置のパッケージの小型化が進んでいる。近年では、チップサイズと同等或いは僅かに大きいパッケージの総称であるＣＳＰ(chip size package)が多種開発されている。(ＣＳＰのパッケージタイプは、既存パッケージの派生品として分類される。) それらは、携帯端末などの小型、軽量化に大きく貢献している。
それとともに、システム機器が要求するメモリ容量の大規模化のスピードは、メモリの集積度の向上の速度よりも大きいため、メモリの実装面積の増大を押さえてメモリ容量を増やす手段として、メモリの三次元実装が提案されている。本出願人は、１mm厚面実装型パッケージＴＳＯＰと同一外寸にてメモリ容量を倍増するＬＯＣ(Lead On Chip)構造を積層したＤＤＰ(Double Density Package)の技術を開発している(特開平１１−１６３２５５号公報＝特許文献１)。この中で、LOC構造(64MDRAM)リードフレームを積層してモールド一括にて封入後、リードを接合してできる構造である128MDRAM・ＤＤＰを開示している。
従来の磁気ディスク装置に代わって、フラッシュメモリを使用した半導体ディスク装置は、磁気ディスク装置のような機械的な可動部分がないため、物理的な衝撃による誤動作や故障が発生しにくい。また、装置としてのサイズも小さくなる等の利点や、従来の磁気ディスク装置よりも高速にデータのリード／ライトアクセスを行うことができる。この半導体ディスク装置は、従来は、複数のフラッシュメモリと、これを制御するコントローラとを含むメモリボード、あるいはメモリカードとして実現されていた。この場合、複数のフラッシュメモリはそれぞれ別個のＬＳＩとして実現されており、またコントローラも１個のＬＳＩとして実現されていた。
上記のように半導体ディスク装置の部品点数が多く、コンパクト化を困難とする問題に対処するため、特開平６−２５０７９９号公報（特許文献２）においては、フラッシュメモリユニットと、外部装置とのインタフェースと、コントローラユニットとを１個のＬＳＩに構成した半導体ディスク装置が開示されている。この１つの半導体チップ構成の半導体ディスク装置には、拡張メモリインタフェースが設けられていて、チップ内蔵のフラッシュメモリをさらに拡張する用途の場合には、ユーザが必要に応じてチップ単位のフラッシュメモリを外部に接続して半導体ディスク装置の記憶容量を増設する事が出来るようにしている。
これに対して、特開平１１−８６５４６号公報（特許文献３）には、ロジックチップとメモリチップを別々に製造したものを、１つのパッケージ内に並列に搭載して１パッケージ化する技術を開示している。
特開平１１−１６３２５５号公報 特開平６−２５０７９９号公報 特開平１１−８６５４６号公報
本願発明者は、主な適用対象製品として各種携帯情報端末（パームサイズＰＣ、ハンディターミナル）、ディジタルカメラ等への組み込みに適した半導体ディスク装置を検討した。要求スペックは、実装面積、重量、および消費電力においてそれぞれより小さなものが求められる。また、コントローラは各種用途向け対応として品種が多種あり、またセキュリティ対策として仕様の更新頻度が高いことが予想されるので、新規のパッケージ製品の開発期間を短くして、民生機器に共通なコスト低減が重視される。
上記特開平６−２５０７９９号公報に開示されている半導体ディスク装置の構成ユニットを単一の半導体チップに構成する、いわゆるシステムＬＳＩ化することには以下の問題が挙げられる。(1)新たなプロセスを開発する必要が生じ、またプロセス工数も増えることからコスト増加に繋がる。(2)全構成ユニットを同一プロセスで製造すると、各々を専用のプロセスで製造した場合と比較して、個別ユニットの性能低下の問題がある。(3)コントローラユニットの仕様変更に伴いチップ全体の設計をし直すことは、開発コストの低減、開発ＴＡＴの短縮に不利である。(4)各構成ユニットを平面配置することから、単一チップサイズとしては大きくなる。
また、特開平１１−８６５４６号公報に記載のように、複数のチップを並列置きして１パッケージに纏めたＬＳＩは、同様にその実装面積は各チップの面積の総和よりも小さくはならない範囲での実装面積縮小に留まる。
(1)本願発明の第１の目的は、携帯される小型情報端末などへの組み込みに適して実装面積が小さく、かつコントローラの仕様変更などによる機種変更に迅速に対応可能な、開発ＴＡＴ(Turn Around Time:素材投入から製品出荷までに要する時間。開発着手から開発完了までに要する日数。)を短く、かつ開発コストを低く抑えた半導体ディスク装置のパッケージ形態を提案することである。
さらに、本願発明者は半導体ディスク装置をＭＣＰで構成する案において、メモリチップと、コントローラチップとを１つのパッケージに実装する製品のテストの問題を検討した。既存のメモリ、およびコントローラ（ロジック）は個別にパッケージ化されて、個別にテストを実施し、プリント基板上に実装されて接続されていた。この使用形態の２つのチップの組み合わせを１つのパッケージとして製品化する場合に、通常はメモリとコントローラとのプリント基板上の「配線」もパッケージ内部に取り入れることを考える。ところが、製品出荷前のテストにおいて問題が生ずる。既存のメモリ、コントローラともに単一のパッケージとしてテストを行っていた場合には、メモリはメモリテスタにてテストを行い、コントローラはロジックテスタにてテストを行っていた。これら既成のテスト環境は、上記のように１つのパッケージ内にメモリとコントローラを取り込み、しかも内部接続をすると従来と同一条件では使用出来ない。内部接続をしたことによって、例えばメモリのテストをメモリテスタにて行う場合には、コントローラを接続したことによる影響(リーク電流など)が皆無ではないので、従来の既成のメモリテスト環境によって同等のテストを実施出来ない。コントローラのテストに関しても、同様のことが言える。すなわち、内部接続の影響を可能な限り低減させたり、影響を考慮した解析を取り入れるとしても、テスト品質の悪化が見込まれる。
さらに、メモリテスタとロジックテスタの特性を比較すると、メモリテスタが、メモリの大容量化に伴いテスト時間が長大化する中で、メモリ多数個同時テストを基本にしてテスト生産性を上げる方式を採用している。他方、ロジックテスタは、長大なテストパターンを被試験ＬＳＩに印加するため多くの信号端子を使用するが、テスト所要時間はメモリテスト時間に比較して、一般に２桁程度小さい。この特性のため、ロジックテスタでは、被試験ＬＳＩの装着回転を早めてテスト生産性を上げる方式を採用している。このような、特性の異なるテスタ機能を両方兼ね備えた混合テスタを開発すると仮定したならば、この混合テスタに装着した被試験(ＭＣＰ)パッケージには両機能のテストを実行出来るであろうが、ロジックテストが終了した後、メモリテストが終了するまでの長い時間、ロジックテスト用の端子が遊ぶことになり、結局テスト生産性を損なうと予測される。
そのため、高価なテストシステムを効率良く利用するというテスト生産性の観点から、ＭＣＰ内のメモリチップとロジックチップとを個別に２度試験する方式が有力と考えられる。よって、メモリテスタ、及び被試験パッケージにはコントローラを接続したことによる影響を切り離す機能を付加し、ロジックテスタ、及び被試験パッケージにはメモリを接続したことによる影響を切り離す機能を付加する修正を加える事になると予測される。
そこで、
(2)本願発明の第２の目的は、従来個別のチップ対応で構築された高価なテストシステムを効率よく利用可能で、新たなテスト環境を開発するコストと工数を押さえて、製品開発ＴＡＴを短縮するＭＣＰの実装形態を提案することである。
(3)さらに、テスト環境開発の効率を考慮した上記(2)の解決手段は、組み合わされる複数チップの種別、内蔵する機能、及びパッケージ形態が変わっても、広くＭＣＰ全般に適用可能かを探る。
(4)さらに、システムＬＳＩにおいて、複数のＬＳＩコアのテスト環境開発の問題を考慮すると、本発明を同様に適用可能かを探る。
各種携帯情報端末、ディジタルカメラ等の組み込み向け半導体ディスク装置に適した実装形態を考察すると、特に(1)実装面積の小さい点、(2)製造コストの安さの観点で評価すると、チップ面積が40mm2以上の場合には、システムＬＳＩ化して１チップとするよりも、メモリチップとコントローラチップをスタック型パッケージに実装(３次元実装化)する方が優ると見積もられる。（NIKKEI MICRODEVICES 1999年８月号pp.40〜pp.45参照）複数の異種チップ(メモリチップとコントローラチップの組み合わせ等)を３次元実装して１パッケージ化する形態を検討する。通常、複数チップの外形形状、及び電極パッド配置が異なることから、ＤＤＰ、スタックメモリのように同一形状、仕様の複数チップを積層するパッケージとは形態が異なる。現在広く使用されるパッケージタイプで現有設備を兼用化可能により製作コストを下げられる点と、実装面積の縮小効果が高い点を考慮して、以下の２形式が挙げられる。
(1)ＬＯＣ(Lead On Chip)構造の半導体チップに第２の半導体チップを積層して、四方向リード配列構造のＴＱＦＰ(Thin Quad Flat Package)型。
(2)小型のＢＧＡ(Ball Grid Array)タイプをベースにした積層チップＣＳＰ(Chip Size Package)型。
ＣＳＰ型は、実装面積の縮小効果では優るが、製品設計などの開発期間が短く、かつ製造コストが低い観点では、コストが安いリードフレームを使用するＴＱＦＰ型が優る。
各種携帯情報端末、ディジタルカメラ等への組み込みに適した半導体ディスク装置のパッケージ形態としては、既存のチップを組み合わせてパッケージ化する製品設計などの開発期間も短く、単一のリードフレームに複数のチップを積層する構造によって製造コストが最も低いＴＱＦＰ型を第１の解として、第１の実施の形態に開示する。この半導体ディスク装置のメモリの拡張に関しては、パッケージにメモリ拡張端子を設ける。外部に接続した拡張メモリを、コントローラが内蔵メモリと同様にアクセスを可能とする仕様を備える。
さらに、本願発明の第２の目的であるＭＣＰ内に取り込んだ複数チップのテスト容易化対策を以下のように提案する。
実施の形態１では、半導体ディスク装置を構成するパッケージ内のコントローラとフラッシュメモリの間は基本的に内部接続しない。そして、コントローラチップ、及びフラッシュメモリチップの各電極パッドはそれぞれ独立にパッケージの外部端子と接続する。なお、電源、又はグランドは、両チップとも共通の外部端子に接続することはある。上記の半導体ディスク装置を使用の際は、ボード上に実装されて、ボード上の配線によって上記外部端子間が接続される。コントローラはフラッシュメモリを外部端子、及びボード上の配線を経由してアクセスする。
このような構成にすることによって、本願発明のパッケージ内のフラッシュメモリ、及びコントローラは、外部端子を介してパッケージ外部より見れば、それぞれ独立に動作する。従って、従来の個別のチップ対応に開発されたテスト環境に、本願発明のパッケージを装着して、順次メモリテスト、ロジックテストを個別チップの場合と同等に実行することができる。本願発明の方式によれば、メモリテスト、及びロジックテストの環境に、それぞれ他のチップの影響を遮蔽する機能を付加しなくても、従来と同等な信頼性あるテストを実行することができる。
独立したテストを可能とする本願発明のＭＣＰの構成は、実施の形態１のフラッシュメモリとコントローラ(ＡＳＩＣ)の組み合わせのＭＣＰに限らず、如何なるパッケージ形態の、如何なる複数チップの組み合わせのＭＣＰにおいて、同様の効果をもって適用されうる。
また、本願発明の変形例として、ＭＣＰ内の複数チップ間の内部配線上にセレクタを設け、外部端子よりテストモード信号をセレクタへ入力することによって、複数チップ間の接続を切り離して、それぞれのチップを外部端子より独立にテストするモードと、複数チップ間を内部接続してチップ間のアクセスをパッケージ内部で可能とするモードをセレクタによって選択可能とする方式も考えられる。
この場合は、モード信号によって接続を切り換えるスイッチ機能を備えたセレクタをパッケージ内の内部配線上、またはコントローラチップ内に設置することになる。
フラッシュメモリとコントローラの組み合わせに従ったシステムプログラムをフラッシュメモリに内蔵して、そのシステムプログラムが稼働することを保証したパッケージを提供する。
本願発明によれば、複数種の半導体チップを単一パッケージ内に収納することによって、実装面積の縮小を図るとともに、パッケージ内部の複数チップ間の内部接続を可能な範囲で排除して、各チップの各端子(電極パッド)をパッケージの外部端子と独立に接続することによって、パッケージ内の各チップをテストする際に、被テストチップ以外のチップからの信号、リーク電流などの影響を排除して、各チップを独立にテストしうる環境を提供できる。これは、チップ個別を被試験の対象として開発された既存のテストシステムをそのまま、または僅かの訂正によって適用することができ、各チップを独立にテストすればテストの信頼性も保証される。その結果、新たなテストシステムの開発に工数と、費用を掛ける必要が無くなるため、製品の開発ＴＡＴ、コストを押さえることができる。
本願発明の変形方式として、パッケージ内にテスト用セレクタを設けて、内部接続をモード信号によって切り換え、各チップを独立にテストする方式も、上記と同様に個別チップ対応のテストシステムを使用することが可能であり、同様の効果がある。ただし、セレクタをパッケージ内の内部配線上、またはコントローラチップ内などに設置する設計が必要となる。
以下、図面を参照して本発明の実施の形態（実施例）を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
図１に本願発明の単一の半導体パッケージ10にて構成された半導体ディスク装置100のブロック図を示す。半導体ディスク装置100を構成するメモリチップ20とコントローラチップ30は、半導体パッケージ10内においては内部接続せずに、該半導体パッケージ10が有する外部端子群11〜16(各外部端子群は複数の外部端子により構成されるが、以後まとめて「外部端子」と呼ぶ)に、メモリチップ20とコントローラチップ30の各信号端子(複数の電極パッドを以後まとめて「電極パッド21,22,31〜34」と呼ぶ)をそれぞれ独立に内部接続する。すなわち、コントローラチップ30は、外部ホスト装置よりアドレス／各種アクセス信号を入出力する電極パッド31及びデータ／コマンド信号を入出力する電極パッド32を前記半導体パッケージ10のホスト装置への接続用の外部端子11(ホストインタフェース)と内部接続317,318し、メモリへアドレス／データ／コマンド各信号を出力し、及びメモリからのデータ信号を入力するための電極パッド33を前記半導体パッケージ10の外部端子12(メモリインタフェース)と内部接続し、さらに、メモリへのアクセス制御信号を入出力する電極パッド34を前記半導体パッケージ10のアクセス制御信号用の外部端子13,16と内部接続している。また、メモリチップ20は、コントローラ30からのアドレス／データ／コマンド各信号を入力し、及びコントローラ30へデータ信号を出力するための電極パッド21を前記半導体パッケージ10の外部端子14と内部接続し、コントローラとの間でアクセス制御信号を入出力する電極パッド22を前記半導体パッケージ10のアクセス制御信号用の外部端子15と内部接続している。前記以外のコントローラチップ30、メモリチップ20それぞれが、前記半導体パッケージ10の外部と接続して入出力を行う必要がある信号、電源(Vcc)、グランド(Vss)などは、適宜、コントローラチップ30、メモリチップ20のその他の電極パッドと前記半導体パッケージ10のその他の外部端子とが内部接続される。その際に、グランド(Vss)、電源(Vcc)などの電極パッドが共通の外部端子へ、又は一部の信号が共通の外部端子へ、又は内部接続されることも考えられる。
本願発明の半導体パッケージ10は、マザーボード150に実装されて、ボード上のメモリバス301によって前記半導体パッケージ10の外部端子12(メモリインタフェース)と外部端子14とが外部接続され、同様に、ボード150上の制御バス302によって前記半導体パッケージ10の外部端子13と外部端子15とが外部接続されることによって、前記コントローラ30と前記メモリ20とが接続されて、半導体ディスク装置としてのアクセス制御が可能となる。
このように、半導体パッケージ10内のコントローラチップ30とメモリチップ20を内部で接続することを極力避けた実装形態とすることによって、外部端子よりテストシステムによってそれぞれ各チップを個別にテストする際に、他のチップからの影響を押さえ、信頼性のあるテストを実行することができる。
また、本願発明の半導体ディスク装置100は、メモリの記憶容量を拡張することを可能とするため、外部に拡張メモリ50を接続するメモリ拡張端子16を設けて、コントローラ30にてアクセス可能とする。メモリ拡張は、マザーボード150上に同様に実装された拡張メモリ50を、コントローラ30と内蔵メモリ20とを接続するメモリバス301、及び制御バス302に同一階層(アドレス、各種制御信号等が共通に供給される接続形態)にて接続する。アクセス制御信号303の一部は、コントローラ30と内蔵メモリ20との間の入出力と共通に、拡張メモリ50にも入出力される。拡張メモリ専用アクセス制御信号304は、コントローラ30からメモリ拡張端子16を介して、拡張メモリ50へ直接入出力される。内蔵メモリ20と拡張メモリ50のどちらをアクセスするかは、後述するチップイネーブル信号F_CEA_1〜 F_CEA_5のどれが発生されるかによって決定される。拡張メモリ50は、内蔵メモリ20と同一仕様のメモリチップか、または記憶容量が異なるメモリチップが、単一または複数のパッケージ構成として実装される。
図２に本発明の半導体ディスク装置100を単一のパッケージ10内に構成した例を示す。図２は、四方向リード配列構造であるＴＱＦＰ(Thin Quad Flat Package)型の半導体パッケージ10の樹脂封止体の上部を除去した状態の平面図、図３は図２のＡ−Ａ線に沿う模式的断面図、図４は図２のＢ−Ｂ線に沿う模式的断面図、及び図５は図２のＣ−Ｃ線に沿う模式的断面図である。
図２，図３，図４及び図５に示すように、本実施の形態１の半導体ディスク装置100は、方形状の半導体基板の主面30Xに複数の電極パッド4が形成されたコントローラチップ30と、該コントローラチップ30の半導体基板よりも大きい寸法の方形状の半導体基板の主面20Xに複数の電極パッド4が形成されたメモリチップ20と、前記コントローラチップ30及び前記メモリチップ20の外側辺に配置され、インナー部7Aとアウター部7Bからなり、かつ前記コントローラチップ30及び前記メモリチップ20の各電極パッド4と前記インナー部7Aとが導電性のワイヤ8を介して電気的に接続された複数のリード7と、前記メモリチップ20を支持する支持リード6と、前記コントローラチップ30及び前記メモリチップ20、ワイヤ8並びにリード7のインナー部7Aを樹脂封止した樹脂封止体9とを有している。
前記支持リード6は、前記複数のリード7からなるリード群の間に配置された吊りリード部6Aと、リード7のインナー部7Aの先端で囲まれた中央空間部に配置される半導体チップ支持リード部（バスバー）6Bとが一体に形成されたリードからなる。前記複数のリード7、及び前記支持リード6からなるリードフレームは、例えば鉄(Fe)−ニッケル(Ni)系の合金又は銅(Cu)若しくは銅系の合金からなる平板材にエッチング加工又はプレス加工を施して所定のリードパターンを形成することによって製造される。
前記コントローラチップ30の主面30Xと反対側の面(裏面)は、前記メモリチップ20の主面(表面)20X上に載置され、そのままの状態で前記コントローラチップ30の裏面と前記メモリチップ20の主面20Xが接着剤5で接着固定されて半導体チップ積層体を構成している。前記半導体チップ積層体の前記メモリチップ20の主面20Xに前記半導体チップ支持リード6Bが接着固定されて前記半導体チップ積層体を支持している。前記支持リード6Bの上面はワイヤ8の頂部よりも低くなっている。
樹脂封止体9の平面形状は方形状で形成され、本実施の形態１においては例えば長方形で形成されている。この樹脂封止体9の四辺に沿って複数のリードのアウター部7Bが配列されている。リードのアウター部7Bは面実装型形状として例えばガルウィング形状に成形されている。
前記半導体パッケージ10は、前記コントローラチップ30の主面30Xから前記メモリチップ20の主面(表面)20Xとの間にタブが存在しないので、薄型化を図ることができる。また、前記半導体チップ支持リード6Bを前記メモリチップ20の主面20Xに接着固定することによって、前記支持リード6の厚さはワイヤ8のループ高さで相殺され、前記支持リード6による樹脂封止体9の厚さへの影響はない。この結果、複数チップを積層した前記半導体パッケージ10の薄型化を図り、ＴＳＯＰ型で構成することができる。
なお、実施例ではコントローラチップ30の面積よりも、メモリチップ20の面積の方が大きくなっている。このような場合には、両チップの厚さを同じとするよりは、大面積のチップの方が曲げ強度は弱くなることから、チップ厚さは大面積側のチップの方を厚くすることが考えられる。
以上のスタック型ＭＣＰをＴＳＯＰ型で構成するためには、各チップの各電極パッド4と、４辺に配置されたリード７のインナー部7Aとをワイヤ8で接続する場合に、ワイヤの近接、交差を避けるため、複数チップの電極パッドの総配置数が、各辺のリード数の比に応じて、各方向に振り分けられることが必要である。図２に示す例では、コントローラチップ30の１辺側の電極パッドの配置を、他の３辺側の電極パッドの配置に比べて粗として、メモリチップ20の電極パッドの配置を対応する１辺側に集めて、両チップを組み合わせている。これにより、４辺の電極パッド数の比がリード数の比とほぼ同じくして、接続ワイヤの交差を無くしている。
図６は、上記のようにワイヤ接続をした図２に示す半導体パッケージ10の外部端子(リードのアウター部7B)の信号配置例を端子名を記して示す。例えば、VCC端子はコントローラ用電源電位端子で、例えば3.3ボルト(Ｖ)又は5ボルト(Ｖ)である。VCCf端子はメモリ用電源電位端子で、例えば3.3ボルト(Ｖ)である。VSS端子は基準電位(例えば０ボルト)に電位固定される基準電位端子である。I/O0端子〜I/O7端子はメモリチップ20の電極パッド21と接続され、メモリへのアドレス／データ／コマンド入出力端子である。F_DA(0)端子〜F_DA(7)端子はコントローラチップ30の電極パッド33と接続され、メモリとのアドレス／データ／コマンド入出力端子である。F_CEA_1端子〜F_CEA_5端子はコントローラがパッケージ内のメモリ20を選択する場合はF_CEA_1端子よりチップイネーブル信号１を出力し、外部の拡張メモリ50を選択する場合には、 F_CEA_2端子〜F_CEA_5端子を選択して該当拡張メモリへチップイネーブル信号２〜５を出力する。F_OEA端子はメモリよりデータを読み出す場合にコントローラより設定する。F_RDY_1,F_RDY_2端子はメモリへの書込み、消去動作の場合にコントローラより設定する。F_WEA端子はメモリライトイネーブル信号をコントローラより設定する。F_SC_A1,F_SC_A2端子はコントローラよりシリアルクロックを設定する。F_CDEA端子はメモリ書込み時に、マルチプレックスバスを制御するためコントローラより設定する。F_RES端子はRESET信号をコントローラより設定する。表１に各外部端子に割り付けた機能の一覧を示す。
Figure 2007294089
図７は、図６のように半導体パッケージ10の外部端子に信号を割り付けた実施の形態１において、当該半導体パッケージ10をボードに実装して使用する際に、ユーザがボード上配線にて短絡接続(回路において、電位の異なる２点間を極めて低い抵抗の導体によって接続する)をする必要がある外部端子の組み合せ例と、ボード上配線例を示す。すなわち、例えばコントローラに内部接続されたピン番号44のF_DA(0)端子と、メモリに内部接続されたピン番号9のI/O0端子とを外部接続している。また、コントローラに内部接続されたピン番号47のF_RDY_1端子と、メモリに内部接続されたピン番号5のRDY/Busy端子とを外部接続する。その他の端子も図７の組み合わせのように外部接続することによって、本発明の半導体装置100を半導体ディスク装置として機能させる。ボード上の外部接続配線を図７に示すように交差無く配線すれば、ボード上単一配線層にて短絡接続することができる。ボード上の配線層を増やすのを押さえ、他の配線への邪魔となる程度は小さい。このように、ボード上配線になるべく交差を起こさないような順序付けをした外部端子への信号割付が必要と考えられる。
図８にコントローラ30のブロックダイアグラムの１例を、また、図９にはフラッシュメモリ20のブロックダイアグラムの１例を示す。
図８に示すコントローラの機能は、ホスト装置とのインタフェースがPCMCIA(Personal Computer Memory Card International Association)が規定した仕様に準拠しており、メモリCardモード、I/O Cardモード、及びIDE(Integrated Device Electronics)準拠モードのいずれの動作モードもサポートしている。ホスト装置より、メモリCard、又はI/O Card(ＰＣCard)と同様のアクセス方法にて、又は従来のIDE準拠のハードディスク装置と同様のインタフェースにてメモリへのアクセスを可能とする。本コントローラは図示のように、１６ビットＣＰＵをコアプロセッサ38として、ホストインタフェースコントロールユニット35、データトランスファーコントロールユニット36、およびメモリインタフェースコントロールユニット37から構成されている。
ホストインタフェースコントロールユニット35には、 ＰＣCard仕様にてアクセスされる場合に、ホスト装置側より参照されるハードウエア資源の各種属性情報ＣＩＳ(Card Information Structure)を記録するレジスタ、及び各種カード標準仕様をＣＣＲ(Card Configuration Register)に備える。ホスト装置より本半導体ディスク装置100へアクセスする場合は、ホスト装置よりホスト装置接続用の外部端子(ホストインタフェース)11を経由して、例えば、ＡＴＡ規格(AT Attachment：ハードディスクのインタフェースの一つであるIDEをANSI(米国規格協会)が規格化したもの)に準拠したコマンドを送り、前記ＣＩＳを参照して接続を確立した後、データの読み書き等を実行する。前記ホストインタフェースコントロールユニット35は、前記コマンドを取り込み、解釈して、アクセス先頭位置を示すアドレス、データレングス、及び送られて来た書込みデータをタスクレジスタに一旦格納する。また、データを読み出す場合には、メモリから読み出したデータをタスクレジスタに一旦蓄積してから、 ＡＴＡ規格に準拠したコマンドによってホスト装置へ送出する。
メモリインタフェースコントロールユニット37は、本半導体ディスク装置100に内蔵、または拡張されるメモリの固有の特性に応じて、インタフェースを構成するものである。メモリ固有に決められたメモリコマンドを使用して、メモリをアクセス制御する。メモリの仕様が変われば、本メモリインタフェースコントロールユニット37の仕様のみを変更する。メモリインタフェースコントロールユニット37は、ホスト装置よりアクセスされたアドレスが、内蔵の(フラッシュ)メモリに対応するか、外部の拡張(フラッシュ)メモリに対応するかを判定して、該当する(フラッシュ)メモリに対応するチップイネーブル信号を発生する。それと供に、ホスト装置からのＡＴＡ準拠コマンドは、該当する(フラッシュ)メモリを制御するメモリコマンドに変換されて、該当する(フラッシュ)メモリへ外部端子12(メモリインタフェース)を介して送られる。チップイネーブル信号を受け取った(フラッシュ)メモリはアクティブステートになり、メモリインタフェースコントロールユニット37からのメモリコマンドによって動作モードが設定されてアクセス制御される。
《フラッシュメモリの全体構成》
メモリインタフェースコントロールユニット37によってアクセス制御する例えばフラッシュメモリ20の全体的な構成を図９に示す。
メモリマトリックス(メモリアレイ)201は、電気的に消去及び書き込み可能な不揮発性のメモリセルトランジスタをアレイ状に多数有する。メモリセルトランジスタは、例えば図２０に例示されるように、半導体基板若しくはメモリウェルSUBに形成されたソースS及びドレインDと、チャンネル領域にトンネル酸化膜を介して形成されたフローティングゲートFG、そしてフローティングゲートに層間絶縁膜を介して重ねられたコントロールゲートCGを有して構成される。コントロールゲートCGはワード線221に、ドレインDはビット線220に、ソースSは図示を省略するソース線に接続される。
外部入出力端子I/O0〜I/O7は、アドレス入力端子、データ入力端子、データ出力端子、及びコマンド入力端子に兼用される。外部入出力端子I/O0〜I/O7から入力されたXアドレス信号(セクタアドレス信号)はマルチプレクサ202を介してXアドレスバッファ203に供給される。Ｘアドレスデコーダ204はＸアドレスバッファ203から出力される内部相補アドレス信号をデコードしてワード線221を駆動する。
(前記ビット線220の一端側には、図示を省略するセンスラッチ回路が設けられ、他端には同じく図示を省略するデータラッチ回路が設けられている)。前記ビット線220はＹアドレスデコーダ206から出力される選択信号に基づいてＹゲートアレイ回路207で選択される。外部入出力端子I/O0〜I/O7から入力されたYアドレス信号はYアドレスカウンタ205にプリセットされ、プリセット値を起点に順次インクリメントされたアドレス信号が前記Yアドレスデコーダ206に与えられる。Yゲートアレイ回路207で選択されたビット線220は、データ出力動作時には出力バッファ208の入力端子に導通され、データ入力動作時にはデータ制御回路209を介して入力バッファ210の出力端子に導通される。前記ビット線220には、１セクタ分の書込みデータを保持するデータレジスタ215が設けられている。書込みデータは、外部入出力端子I/O0〜I/O7から８ビットずつ入力されてデータレジスタ215に記憶され、１セクタ分の書込みデータを保持した際に、Ｘアドレスにて指定されたセクタアドレスに書込みがなされる。
出力バッファ208、入力バッファ210と前記入出力端子I/O0〜I/O7との接続は前記マルチプレクサ202で制御される。入出力端子I/O0〜I/O7から供給されるコマンドはマルチプレクサ202及び入力バッファ210を介してモード制御回路211に与えられる。前記データ制御回路209は、入出力端子I/O0〜I/O7から供給されるデータの他に、モード制御回路211の制御に従った論理値のデータをメモリアレイ201に供給可能にする。
制御信号バッファ回路212には、アクセス制御信号としてチップイネーブル信号ＣＥ、出力イネーブル信号ＯＥ、書き込みイネーブル信号ＷＥ、シリアルクロック信号ＳＣ、リセット信号ＲＥＳ及びコマンドイネーブル信号ＣＤＥが供給される。モード制御回路211は、それら信号の状態に応じて外部との信号インタフェース機能などを制御し、また、コマンドコードに従って内部動作を制御する。
入出力端子I/O0〜I/O7に対するコマンド又はデータ入力の場合、前記信号ＣＤＥがアサートされ、コマンドであれば更に信号ＷＥがアサート、データであればＷＥがネゲートされる。アドレス入力であれば、前記信号ＣＤＥがネゲートされ、信号ＷＥがアサートされる。これにより、モード制御回路211は、外部入出力端子I/O0〜I/O7からマルチプレクス入力されるコマンド、データ及びアドレスを区別できる。モード制御回路211は、消去や書込み動作中にレディー・ビジー信号RDY／Busyをアサートしてその状態を外部に知らせることができる。
内部電源回路213は、書込み、消去ベリファイ、読み出しなどのための各種動作電源222を生成して、前記Ｘアドレスデコーダ204やメモリセルアレイ201に供給する。
前記モード制御回路211は、メモリコマンドに従ってフラッシュメモリ20を全体的に制御する。フラッシュメモリ20の動作は、基本的にメモリコマンドによって決定される。フラッシュメモリ20に割り当てられているメモリコマンドは、例えば表２に例示されるように、読み出し、消去、追加書込み、書き換え、消去ベリファイ、リセット、及びステータスレジスタリード・クリア等の各コマンドとされる。
Figure 2007294089
フラッシュメモリ20はその内部状態を示すためにステータスレジスタ214を有し、その内容は、信号ＯＥをアサートすることによって入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から読み出すことができる。例えば、追加書込みコマンドに従って、前記モード制御回路211がデータ書込みの制御を行い、書込み結果がベリファイされる。エラーの場合は、所定回数リトライがなされ、それでもエラーの場合には前記ステータスレジスタ214に書込み異常のフラグがセットされる。コントローラ30は追加書込みコマンド発行後に、ステータスレジスタリードコマンドを発行することによって、データ書き込みが正常に終了したか否かを確認することができる。
図８のメモリインタフェースコントロールユニット37は、ホスト装置より指定されるアクセス先頭位置を示すディスクアドレス（トラック番号、セクタ番号、等）と、(フラッシュ)メモリのメモリアドレス（ブロック番号、セクタ番号、チップ番号、等）との対応関係が定義されていて、それを参照して、ホスト装置より指定されたディスクアドレスを対応する(フラッシュ)メモリのメモリアドレスに変換する。例えば、図１０は６４Ｍビットフラッシュメモリのメモリマップを示し、１セクタが５１２bytes単位のデータbytesと１６bytesのControl bytesより構成されている。メモリインタフェースコントロールユニット37は、このメモリの１セクタ単位のシーケンシャルリード/ライトアクセスを制御する。データ書き込みモードの場合には、データバッファ39に蓄積されたライトデータを５１２バイト単位に切り出して、それをメモリインタフェース12、メモリバス301を介して、例えば８ビット単位でフラッシュメモリへ転送する。また、読み出しモードの場合には、フラッシュメモリより８ビット単位でリードデータが転送され、それがデータバッファ39に書き込まれる。フラッシュメモリ20のステータスレジスタ214より読み出された内部状態は、Control/statusレジスタに書き込まれる。そして、正常に読み出されたデータバッファ39のリードデータは、ホストインタフェースコントロールユニット35によってホストインタフェース11を介してホスト装置へ送られる。書き込みモードにおいてフラッシュメモリ20へ書き込んだデータを、再度読み出して、書き込みデータと照合することによって、正常に書き込まれたことを確認する処理も行われる。以上のフラッシュメモリ20のリード／ライト制御には、上記のメモリコマンド(表２)、アクセス制御信号が発行される。メモリインタフェースコントロールユニット37は、前記メモリインタフェース12を介して、メモリコマンド、アドレス、及びデータをマルチプレックスして送受信する。
図１０に示す１セクタ毎に付加されている冗長バイトであるControl bytesには、１セクタのデータ領域の誤り訂正符号(ECC; error correcting code)、記憶可能領域／代替領域／不良領域等の識別符号、論理アドレス、書換え回数等の情報が書込まれる。各セクタは、初期段階で、又は随時記憶可能か否かチェックがなされ、エラーを生じたセクタは、上記「不良領域」の識別符号を付けて管理する。図１０に示すフラッシュメモリでは、良セクタ(記憶可能領域／代替領域とするセクタ)が少なくとも16,057(98%)以上であることを保証している。また、書き込みエラーが生ずるデータ領域のメモリセルは、Control bytesのメモリセルによって代替えされる。
図８のデータトランスファーコントロールユニット36は、ホスト装置から送られてきた書込みデータをデータバッファ39に格納した後、 BCH符号(Bose-Chaudhuri-Hocquenghem code)理論などに基づき、誤り訂正符号ECCを作成して、Control bytesへ書込む。メモリインタフェースコントロールユニット37は、データバッファ39に格納した書込みデータと誤り訂正符号ECCをメモリへ書込む。また、データトランスファーコントロールユニット36は、メモリから読み出された読み出しデータをデータバッファ39に格納した後、同時に読み出されたControl bytes内の前記誤り訂正符号ECCに基づいて、読み出しデータの誤り訂正処理を行う。誤り訂正処理は、例えば１セクタ５１２bytesのデータのビット誤りを２ビットまで訂正する。
また、メモリに格納する情報に特にセキュリティが要求される場合には、種々の暗号処理を実施する。データトランスファーコントロールユニット36は、データバッファ39に保持された書込みデータに暗号化処理を施し、及び読み出しデータに復号化処理を施す。使用される暗号としては、「共通かぎ暗号」では“ＭＵＬＴＩ２”や米国暗号標準ＤＥＳ(Data Encryption Standard)、「公開かぎ暗号」ではＲＳＡ暗号などが挙げられる。なお、ホスト装置側へ送出する読み出しデータに暗号化処理を施し、ホスト装置から受信したデータを復号化処理することも考えられる。
以上のように、図８に示すコントローラ30を機能ブロックに分けることにより、ホスト装置とのインタフェース仕様が変わる場合には、ホストインタフェースコントロールユニット35の機能のみを変更して対処することができる。また、メモリの仕様が変わる場合には、同様にメモリインタフェースコントロールユニット37の機能のみを変更して対処することができる。
図１１に、図７に示した本願発明の半導体装置100をボード上に実装した実施の形態にて、さらに(フラッシュ)メモリを拡張する場合の接続例を示す。拡張(フラッシュ)メモリ50のＩ／Ｏ0〜Ｉ／Ｏ7端子は、内蔵(フラッシュ)メモリのＩ／Ｏ0〜Ｉ／Ｏ7端子と同様に、半導体装置100の外部で(ボード上で)、コントローラのF_DA(0)〜F_DA(7)端子と接続される。メモリバスにおいて、内蔵(フラッシュ)メモリも拡張(フラッシュ)メモリも同一階層(アドレス、データ、各種制御信号等が共通に供給される接続形態)にて接続される。その他のアクセス制御信号は、チップイネーブル信号ＣＥは、コントローラの出力端子F_CEA_1,F_CEA_2がそれぞれ内蔵(フラッシュ)メモリと拡張(フラッシュ)メモリへ個別に接続される。シリアルクロック信号ＳＣも同様に、コントローラの出力端子F_SC_A1,F_SC_A2がそれぞれ個別に接続される。レディー・ビジー信号RDY/Busyも同様に、コントローラの出力端子F_RDY_1,F_RDY_2がそれぞれ個別に接続される。コマンドイネーブル信号ＣＤＥ、出力イネーブル信号ＯＥ、及び書き込みイネーブル信号ＷＥの接続は、コントローラの信号端子と、内蔵(フラッシュ)メモリと拡張(フラッシュ)メモリの各信号端子が共通に接続される。
従って、拡張(フラッシュ)メモリ用としてのメモリ拡張端子(図１の外部端子16)は、チップイネーブル信号ＣＥ、シリアルクロック信号ＳＣ、及びレディー・ビジー信号RDY/Busyの各外部端子を総称したものとなる。
拡張メモリ50の実装形態は、例えば図２５に示すように複数のメモリチップを三次元実装したパッケージの形態で、ボード上に実装される。所要とされるメモリ容量の増大に従い、可能性の高い実装形態と考えられる。半導体チップ51,52は例えば64メガビットのフラッシュメモリEEPROM(Electrically Erasable Programmable Read Only Memory)が構成されている。半導体チップ51,52は、各々の裏面同士を向い合わせて、電極パッド4の配列方向に対して直交する方向に各々の位置をずらした状態で接着層5を介在して接着固定されている。半導体チップ51,52の各々は支持リード6Bに支持され、各電極パッド4とリード7の各々はワイヤ8によって電気的に接続され、樹脂封止体9によって全体が封止されている。
図１１の拡張メモリ50が上記のように複数チップ51,52構成の場合には、各拡張メモリ51,52はメモリチップ対応のアクセス制御信号(チップイネーブル信号ＣＥ、シリアルクロック信号ＳＣ、及びレディー・ビジー信号RDY/Busy等)がそれぞれ個別に接続される他は、コントローラ30と内蔵メモリ20との接続バスに共通に接続される。以上のようにして、マザーボード上に拡張メモリを加えた半導体ディスク装置が構成される。
以上説明した本願発明の半導体装置100は１つのパッケージ内に複数の異種半導体チップを内蔵しており、異種半導体チップであるが故にテスト内容が異なるため、パッケージを組み立てた後にそれぞれの半導体チップを互いに異なるテストをする必要がある。テストで不良箇所を特定する精度を高めるためには、一方の半導体チップに起因するリーク電流が、他方の半導体チップの入力端子、及び出力端子へ混入することを避ける必要がある。そのための解として、上記半導体装置100内の複数チップ間の内部接続は極力避けて、それぞれ独立にパッケージの外部端子に出すことが考えられる。グランドＶssのみは最低限共用するとして、各チップの電源Ｖccを独立端子とすることにより、スタンバイ電流スクリーニングの試験精度を上げることができる。
上記半導体装置100のテストは、メモリテストシステムにて多数個同時にメモリテストを行うステップと、ロジックテストシステムにて高速にコントローラのテストを行うステップの２段階テストを行うことが効率がよい。これは、個別の半導体チップのテスト環境を利用することが可能で、半導体装置の開発のターン・アラウンド・タイム(ＴＡＴ)を短縮する効果が大きい。
（実施の形態２）
図１２に、図６に示した外部端子例とは別案で、半導体装置100の外部で短絡接続をするし易さを考慮した外部端子配列案を示す。図６より変更をした考え方は、コントローラチップ30からの外部端子と、メモリチップ20からの外部端子との外部接続距離を短くするため、外部接続を要する端子を可能な範囲で隣接して配置することである。
図６に示した実施の形態１は、既存のコントローラチップとメモリチップを１つのパッケージ内に実装した例であって、コントローラチップ、メモリチップの各電極パッドの配置は、元々は個別のパッケージ用に決められたものが主である。このような既存のチップを利用しても、積層した複数チップの水平方向の位置関係、多少の電極パッドの配置変更、ワイヤ接続位置の工夫等によって、図２に示すようにリードにワイヤで各電極パッドを接続して、外部端子を４辺に配置することが可能な例を示している。ただし、外部端子をボード上配線にて接続しなければならないユーザの負担も考えられる。
図１２の実施の形態２は、コントローラチップとメモリチップのそれぞれの接続を要する外部端子が隣接配置されるように、例えば、コントローラの電極パッドの配置をＭＣＰ用途に適した設計にしておけば、実現可能となる。接続対象の外部端子同士が隣接していれば、ユーザはボード上での短絡接続は容易となる。なお、チップ上の電極パッドの配置には種々の制約があるため、可能な範囲で接続対象の外部端子の隣接を実現することになると考えられる。
（実施の形態３）
図１３に本願発明を実施するスタックドＣＳＰの断面図の例を示す。実施の形態１と同様に、例えばコントローラチップ30とメモリチップ20とを１パッケージに納めた例であり、各チップの電極パッドよりワイヤ114によって配線層112の電極部に接続し、該配線層112のランド部117に絶縁性基板111の貫通孔116を通して外部端子115が接続して形成されている。前記配線層112は単層よりは多層となることが多い。
本実施例の場合も実施例１の場合と同様に、コントローラチップ30とメモリチップ20のアドレス、データ、コマンド、及びアクセス制御信号の入出力端子は基本的に内部接続せずに、それぞれ独立に上記外部端子115へ接続する。その他の信号、電源に関しても、基本的にそれぞれ独立に上記外部端子115へ接続する。
図１４は、図１３のＣＳＰの外部端子115へ、外部接続が必要となる各信号のＣＳＰ内部接続、配線層内接続の様子を示した概念図の１例である。信号名は、図６に示されている信号名と共通である。図１４に示すように外部端子115へ接続をした理由は、ＣＳＰをボードに実装した場合に、外部端子115の配列において、内部側に位置する外部端子115へのボード上の配線は、外部端子の配列のピッチが小さくなるほど配線密度を高くせねばならないために困難になる傾向にあることから、ボード上で外部接続する外部端子を、なるべく内部側の隣接する外部端子を選んで決めている。
図１５に、図１４で外部端子へ出力した対応する各信号端子を、ボード上で外部接続する例を示す。
（実施の形態４）
図１６に示すようなリードフレームタイプＭＣＭ(Multi Chip Module)の実装形態においても本願発明を実施すれば、すなわち各チップを内部接続せずに、独立して外部端子と接続することにより、実施例１において述べた通り、ＭＣＭ内の各チップのテスト環境を、個別のチップに対して開発したテスト環境と同じものにすることが出来る。図１６の(a)は回路基板を用いたモジュールの例、(b)はリードフレームを用いたモジュールの例、(c)は回路基板とリードフレームを用いたモジュールの例であり、161は第１のＬＳＩチップ、162は第２のＬＳＩチップ、163は樹脂、164はワイヤ、165はリードフレーム、166は厚膜抵抗、167はチップコンデンサを示す。
（実施の形態５）
上記した実施の形態１から実施の形態４までに記載した本願発明の技術思想を纏めると、複数チップを１パッケージ化する対象に対して同様に適用できる。
例えば、図１７に示す「従来実装形態」において、マザーボード、又はＭＣＭ回路基板上に実装されて所定の機能を実現していた既存の複数チップ(パッケージ形態、又はベアチップ形態で実装されているとする。)に対して、実装密度を高める要求が起こり、かつ製品数量が多くを見込めるのであれば、適当なグルーピングをした複数チップを１つのパッケージに納めることが考えられる。特に、三次元チップ実装は実装密度を高めるのに効果がある。
上記のように、複数チップを１つのパッケージに納める場合に、本願発明ではなるべく複数チップ間の接続をパッケージ内に持ち込まずに、各チップの端子を独立にパッケージの外部端子と接続して外部へ出すことを特徴とする。これにより、パッケージ内の各チップをテストする環境は、それぞれのチップを単一のパッケージに収めてテストする環境と大変近い状況、又は同一環境にてテストすることができる。これは、既存のテスト環境がそのまま使用出来る可能性が高く、テスト信頼性が保証できる利点がある。さらに、新たなパッケージを開発する際のテスト開発に掛ける工数を削減出来るので、開発コストの低減、及び開発期間の短縮が図れる。
もし、パッケージ内に複数チップ間の一部接続を収めるとするならば、各チップのテストの場合に、上記一部接続の影響を取り除く対策を施してテストしなければテスト信頼性を保証出来ない。上記のように、パッケージ内に複数チップ間の一部接続を収める場合としては、高速処理のために配線長を短くする必要がある場合などが考えられる。
本願発明の適用は、図１７に示すボード上などで直接接続して使用される密接な関係にあるチップ同士(ChipＡ，ChipＢ)｛近い関係のチップのグルーピング｝のみならず、直接には接続はしないが、ある機能を実現するためには必要不可欠な組み合わせと見なせるチップ同士(ChipＤ，ChipＥ)｛遠い関係のチップのグルーピング｝においても、同様の効果が考えられる。
また、特に上記の遠い関係のチップのグルーピングのパッケージは、パッケージ内部では接続が独立した構成（電源、又はグランドが共通となることは考えられる）となっているので、例え一個のチップが不良となって使用出来ない場合であっても、その他のチップが使用可能であれば、その他のチップの機能の範囲でパッケージを使用することが出来る。
（実施の形態６）
図１８には、メモリとしてＤＲＡＭを使用して、画像処理等を実行するコントローラと組み合わせたパッケージの例を示す。
さらに、図１９には、ＤＲＡＭとフラッシュメモリとを組み合わせたパッケージの例を示す。画像通信など大量の一時記憶メモリを必要とする携帯電話用途等に今後需要が伸びるものと考えられる。
上記のいずれのパッケージにおいても、本願発明の独立端子の構成が考えられ、同様の効果が見込まれる。
（実施の形態７）
図２１には、半導体パッケージ10内に収納した複数チップのテストを容易化するため、実施の形態１に開示する半導体ディスク装置100の別解を示す。本実施の形態７の半導体ディスク装置100は、半導体パッケージ10にテストモード切換え外部端子17を設け、外部よりテストモード切換え信号を入力する。半導体パッケージ10内の複数チップ20,30間は内部接続を行い、例えば内部バス311,312との交点、及び内部バス313,314,315との交点に接続切換えセレクタ61,62を設ける。
外部より入力したテストモード切換え信号に従って、例えば、コントローラチップ30のテストモードを指定した場合には、セレクタ61は内部バス311を介してコントローラチップ30を外部端子12に接続し、内部バス312を接続から切り離す。また、セレクタ62は、内部バス313,314を接続してコントローラチップ30を外部端子18に接続する。
また、メモリチップ20のテストモードを指定した場合には、セレクタ61は外部端子12側の内部バス311と内部バス312を接続して、コントローラ側の内部バス311を切り離す。セレクタ62は、内部バス314,315を接続してメモリチップ20を外部端子18に接続し、内部バス313を切り離す。
以上のテストモードの切り換えによって、外部端子12,18に接続したテストシステムによって、コントローラチップ30、又はメモリチップ20をそれぞれ独立にテストすることが出来る。これは、実施の形態１において、各チップを独立外部端子へそれぞれ繋いでテストする場合と、同じ効果が得られる。
本実施の形態の半導体ディスク装置100をマザーボードに実装して使用する場合には、上記テストモード切換え外部端子17に通常モードの信号を入力して、その信号に基づき、セレクタ61は内部バス311,312を接続し、セレクタ62は内部バス313,314,315を接続する。コントローラ30は、外部端子12,18に接続された拡張メモリ50を、内蔵メモリ20と同一階層にてアクセスすることができる。
上記接続切換えセレクタ61,62は、テストモード切換え信号を解読するデコーダを備え、内蔵するスイッチ手段によって、切り離す内部バス側を高出力インピーダンス状態に制御する。なお、上記接続切換えセレクタ61,62は、上記複数チップ20,30内の各出力回路に配置されたトライステート(３ステート)形式の出力回路として把握することもできる。
上記接続切換えセレクタ61,62を半導体パッケージ10内に設置する場所は、例えばコントローラチップ30内の入出力端子部に組み込まれることが考えられる。
図２２に示す通り、コントローラチップ30内に接続切換えセレクタ63,64が、入出力端子部(電極パッド)33,34にそれぞれ接続されて組み込まれている。入出力端子部33,34は、外部端子との接続及びメモリチップ20との接続のため電極パッド数は増えることが見込まれるが、コントローラチップ30内に接続切換えセレクタ63,64が内蔵される利点がある。接続切換えセレクタ63,64の機能は、図２１の接続切換えセレクタ61,62の機能と実質同一である。ただし、接続切換えセレクタ63,64はコントローラ内部回路との接続を切り換えることになる。テストモード切換え信号は、コントローラ30の電極パッド45へ共通に入力される。
図２２に記載した実施例において、チップＡ30とチップＢ20に該当する具体例を挙げると、表３に示す組み合わせが考えられる。
Figure 2007294089
また、図２１、図２２に記載されたテストモード切換え信号端子17は、専用の外部端子である必要はなく、複数の他信号の組み合わせによってテストモード切換え信号の代用とする場合には、テストモード切換え信号端子17を設けなくてもよい。
上記のように接続切換えセレクタ61,62,63,64をパッケージ10内に設ければ、実施の形態１に記載の半導体ディスク装置100と同様に、チップ毎個別のテスト環境にてテストを行う事が出来る。また、相違点は、本実施例の半導体ディスク装置100は、複数チップ間の接続配線312,313,315を半導体パッケージ10内に取り入れることが出来る。
（実施の形態８）
図２３に、前記実施の形態１,7にて説明したＭＣＰ型の半導体ディスク装置100の変形例を示す。本実施の形態の半導体ディスク装置100は、コントローラ30が内蔵メモリ20を選択して、活性化させるチップイネーブル信号ＣＥ1の信号経路をを、コントローラ30と内蔵メモリ20との間で内部接続する。また、コントローラ30が半導体ディスク装置100の外部に実装された拡張メモリ51,52を選択するチップイネーブル信号ＣＥ2、ＣＥnを外部端子19を介して出力する。コントローラ30がメモリをアクセスするために必要なその他の全ての入出力信号は、内部バス316を経由して、内蔵メモリ20に内部接続する。また、前記内部バスは拡張メモリインタフェース41に接続して、マザーボード上の拡張メモリバス301を介して、コントローラ30は拡張メモリ51,52をアクセスすることが可能となる。なお、図２３の実施例では、内部バス316を経由してその他の全ての入出力信号が内蔵メモリ20に内部接続しているが、その中の一部の信号を、実施の形態１の図１に示す様に、外部端子へ出して外部接続を経由してコントローラ30と内蔵メモリ20との接続を行うことを適宜取り入れることは考えられる。
本実施例と、公知例「特開平６-250799号公報」との差違は、本実施例はＭＣＰ形式で構成した半導体ディスク装置であるのに対して、公知例は、１チップのＬＳＩ上に構成した半導体ディスク装置であること。および、本実施例の拡張メモリインタフェースは、アドレス／データ／コマンドをマルチプレックスしたインタフェースである。また、前記のように、一部の信号を外部端子へ出して外部接続を経由してコントローラ30と内蔵メモリ20との接続を行うことを実施すれば、拡張メモリインタフェース41は、拡張メモリ51,52と内蔵メモリ20との共通のインタフェースとなり、前記公知例の拡張メモリインタフェースが拡張メモリ専用のインタフェースであるのとは明確に異なる。
（実施の形態９）
図２４に、１個のＬＳＩ上にコントローラユニット70とメモリユニット80とを盛り込んだ半導体ディスクＬＳＩ60の構成例を示す。この様な構成のＬＳＩのテストにおいても、各ユニットのテストを個別に、信頼性良く実施するためには、ユニット間の内部接続をなるべく避けた方が良いと考えられる。そのため、実施の形態１の例と同様に、当該ＬＳＩチップを封止した半導体パッケージ10の外部端子12,13,14,15,16と、各ユニット70,80の入出力部73,74,81,82とを独立に接続する半導体ディスクＬＳＩ60を構成する。本半導体ディスクＬＳＩをボード上に実装後に、外部端子をボード上で接続して、半導体ディスク装置を構成する。コントローラ70は、外部端子(メモリインタフェース)12、メモリバス301、外部端子14を介してメモリユニット80をアクセスする。
本実施例と、公知例「特開平６-250799号公報」との差違は、本実施例は単一のＬＳＩ上に構成されたコントローラとメモリが内部で接続されずに、半導体パッケージ10の外部端子を介して、ボード上の外部接続によって接続が完結される仕様となっていることである。このことは、メモリインタフェース12が、内蔵メモリ80と拡張メモリ50との共通のインタフェースとなり、公知例のインタフェースとは明確に異なる。
なお、コントローラユニット70とメモリユニット80との信号接続を、上記のように全て外部接続とするばかりではなく、個別のユニットのテストに他ユニットとの接続の影響が大きい信号接続のみを外部端子を介して外部で接続することにして、その他の影響の小さい信号を内部接続とすることは考えられる。
以上説明した本発明の実施態様の幾つかを整理すると下記の通りである。
〈態様１〉 単一パッケージ内に第１の半導体チップと、第２の半導体チップとを含む半導体装置において、
前記第１の半導体チップと、前記第２の半導体チップと、及び前記パッケージの外部端子との間の信号の内部接続部に設けられ、内部接続を切換えるセレクタと、
前記セレクタへテストモード信号を入力するテストモード入力外部端子と、
前記セレクタが前記テストモード信号に従って、前記第１の半導体チップの各入出力端子を前記パッケージの各外部端子と独立に接続して、前記第２の半導体チップの接続を切り離す第１のテストモードと、
前記セレクタが前記テストモード信号に従って、前記第２の半導体チップの各入出力端子を前記パッケージの各外部端子と独立に接続して、前記第１の半導体チップの接続を切り離す第２のテストモードと、
前記セレクタが通常モード信号に従って、前記第１の半導体チップと前記第２の半導体チップとを内部接続する通常モードと、
を備えたことを特徴とする半導体装置。
〈態様２〉 前記セレクタが、前記第１の半導体チップの入出力端子部に組み込まれ、前記第１の半導体チップの入出力端子と前記第２の半導体チップの各入出力端子、及び前記第１の半導体チップの入出力端子と前記パッケージの各外部端子とを内部接続したことを特徴とする態様１に記載の半導体装置。
〈態様３〉 前記テストモード信号が複数の他信号の組み合わせによって代用され、前記テストモード入力外部端子が複数の他信号入力外部端子によって代用されたことを特徴とする態様１、又は態様２に記載の半導体装置。
〈態様４〉 第１の半導体チップと、第２の半導体チップとを単一パッケージ内に含む半導体装置において、
前記第１の半導体チップの各信号電極パッドと前記パッケージの第１の外部端子群の各端子とをそれぞれ１対１に前記パッケージ内で接続し、
前記第２の半導体チップの各信号電極パッドと前記パッケージの第２の外部端子群の各端子とをそれぞれ１対１に前記パッケージ内で接続し、
電源端子、又はグランド端子のいずれかが前記第１の半導体チップ、及び第２の半導体チップに共通接続していることを特徴とする半導体装置。
〈態様５〉 前記第１の半導体チップは前記第２の半導体チップの上に載置され、かつ前記第１の半導体チップの回路形成面と反対側の面(裏面)と前記第２の半導体チップの回路形成面が接着固定され、
リードフレームの支持リード部が前記第２の半導体チップの回路形成面に接着固定されて、樹脂封止されたことを特徴とする態様１又は態様４に記載の半導体装置。
〈態様６〉 前記第１の半導体チップと前記第２の半導体チップのそれぞれの入出力信号用の電極パッドに独立に接続された外部端子の中で、前記第１の半導体チップに接続された外部端子と、前記第２の半導体チップに接続された外部端子との接続対象の外部端子同士を少なくとも１組隣接した配置とすることを特徴とする態様１乃至態様５のいずれかの態様に記載の半導体装置。
〈態様７〉 メモリチップと、
ホスト装置に接続するための複数の入出力外部端子を有するホストインタフェースと、
前記ホストインタフェースを介して前記ホスト装置から受信したメモリアクセス要求に従って、前記メモリチップをアクセス制御するコントローラチップと、
前記コントローラチップが前記メモリをアクセスする信号の前記コントローラチップの各入出力端子と独立に接続された第１の複数の外部端子と、
前記メモリチップが前記コントローラよりアクセスされる信号の前記メモリチップの各入出力端子と独立に接続された第２の複数の外部端子とを備え、
前記第１の複数の外部端子と、前記第２の複数の外部端子とがそれぞれ外部接続されることにより前記コントローラにより前記メモリがアクセスされる仕様となっていることを特徴とする半導体装置。
〈態様８〉 前記コントローラチップが、前記半導体装置の外部に接続される拡張メモリをアクセス制御するためのアクセス制御信号を入出力する第３の複数の外部端子をさらに備えたことを特徴とする態様７に記載の半導体装置。
〈態様９〉 前記コントローラチップと前記メモリチップのそれぞれのアドレス、データ入出力用の電極パッドに接続された外部端子の中で、前記コントローラチップに接続された外部端子と、前記メモリチップに接続された外部端子との接続対象の外部端子同士を少なくとも１組隣接した配置とすることを特徴とする態様７に記載の半導体装置。
〈態様１０〉 メモリチップと、
ホスト装置に接続するための複数の入出力外部端子を有するホストインタフェースと、
前記ホストインタフェースを介して前記ホスト装置から受信したメモリアクセス要求に従って、前記メモリチップをアクセス制御するコントローラチップと、
前記コントローラチップが前記メモリをアクセスする信号の前記コントローラチップの各入出力端子と１対１に接続された第１の複数の外部端子と、
前記メモリチップが前記コントローラチップよりアクセスされる信号の前記メモリチップの各入出力端子と１対１に接続された第２の複数の外部端子とを備えた半導体装置をマザーボードに実装して、
前記マザーボード上の配線にて、前記第１の複数の外部端子と、前記第２の複数の外部端子とをそれぞれ接続して構成されることを特徴とする半導体ディスク装置。
〈態様１１〉 単一の半導体チップ内にコントロールユニットと、メモリユニットとを備え、
前記コントロールユニットの１つの信号出力と前記半導体チップの第１の外部端子とが独立に内部接続され、
前記メモリユニットの１つの信号入力と前記半導体チップの第２の外部端子とが独立に内部接続され、
前記半導体チップの前記第１、及び第２の外部端子が前記半導体チップの外部で接続されることによって、前記コントロールユニットの信号出力と前記メモリユニットの信号入力との接続が完結される仕様を備えたことを特徴とする半導体装置。
〈態様１２〉 単一の半導体チップ内にコントロールユニットと、メモリユニットとを備え、
前記コントロールユニットの出力信号Ａが、前記メモリチップへ入力する経路が、
前記コントロールユニットの出力部と前記半導体チップの第１の外部端子とを結ぶ第１の部分経路と、
前記半導体チップの第２の外部端子と前記メモリチップの入力部とを結ぶ第２の部分経路と、及び
前記半導体チップの第１の外部端子と第２の外部端子とを、前記半導体チップの外部にて短絡接続する第３の部分経路とによって構成されることを特徴とする半導体装置。
〈態様１３〉 前記コントロールユニットは、ホスト装置からのアクセスに応答するインタフェース機能と、及び前記ホスト装置からのアクセスを前記メモリユニット固有のアクセスに変換して前記メモリユニットをアクセス制御するインタフェース機能とを備えていることを特徴とする態様１１、又は態様１２に記載の半導体装置。
〈態様１４〉 前記第１の半導体チップがＳＲＡＭ又はコントローラであり、前記第２の半導体チップがフラッシュメモリ(一括消去型ＥＥＰＲＯＭ)又はＤＲＡＭであることを特徴とする態様１乃至態様３のいずれかの態様に記載の半導体装置。
〈態様１５〉 前記第１又は前記第２の半導体チップのいずれかがテストにおいて不良となり、機能させないこととして、残りの半導体チップのみを機能させることとした態様４に記載の半導体装置。
〈態様１６〉 単一パッケージ内にメモリチップと、
ホスト装置に接続するための複数の入出力外部端子を有するホストインタフェースと、
前記ホストインタフェースを介して前記ホスト装置から受信したメモリアクセス要求に従って、前記メモリチップをアクセス制御するコントローラチップと、
前記コントローラチップが外部の拡張メモリをアクセスするための複数の入出力外部端子を有するメモリインタフェースとを含む半導体装置と、
前記半導体装置を実装するマザーボードと、
前記マザーボード上の配線にて、前記半導体装置のメモリインタフェースと接続された拡張メモリとにより構成されることを特徴とする半導体ディスク装置。
〈態様１７〉 前記半導体装置が、前記メモリチップと前記コントローラチップとを積層して樹脂封止したパッケージ構造であることを特徴とする態様１６に記載の半導体ディスク装置。
〈態様１８〉 前記拡張メモリが、複数メモリチップを積層して樹脂封止したパッケージ形態にて前記マザーボード上に実装されていることを特徴とする態様１６に記載の半導体ディスク装置。
本発明の半導体ディスク装置のブロック図である。 本発明の半導体ディスク装置の樹脂封止体の上部を除去した状態の平面図である。 図２に示すＡ−Ａ線に沿う模式的断面図である。 図２に示すＢ−Ｂ線に沿う模式的断面図である。 図２に示すＣ−Ｃ線に沿う模式的断面図である。 本発明の半導体ディスク装置の半導体パッケージの外部端子に割り付けた信号配置例である。 本発明の半導体ディスク装置をボードに実装した際の接続配線例である。 本発明の実施の形態１の半導体ディスク装置に備えられたコントローラのブロック図である。 本発明の実施の形態１の半導体ディスク装置に備えられたフラッシュメモリのブロック図である。 本発明の実施の形態１の半導体ディスク装置に備えられた６４Ｍbフラッシュメモリのメモリマットである。 本発明の実施の形態１の半導体ディスク装置に拡張メモリを接続する例である。 本発明の実施の形態２の半導体ディスク装置をボード上で接続するし易さを考慮した外部端子への信号割付例である。 本発明を実施するスタック型ＣＳＰの断面図である。 図１３のＣＳＰの外部端子へ各信号を接続させる１例である。 図１３のＣＳＰの外部端子をボード上で接続する例である。 本発明を実施するリードフレームタイプＭＣＭの例である。 複数チップの独立端子１パッケージ化を説明する図である。 コントローラとＤＲＡＭを１パッケージ化した例を示す図である。 ＤＲＡＭとフラッシュメモリを１パッケージ化した例を示す図である。 フラッシュメモリのメモリセルの断面図の例である。 テスト用セレクタを内蔵した半導体ディスク装置のブロックダイアグラムである。 テスト用セレクタをコントローラチップに内蔵した半導体ディスク装置のブロックダイアグラムである。 ＭＣＰが拡張メモリ用拡張端子を備えた実施例である。 システムＬＳＩに本願発明の半導体ディスク装置を構成したブロックダイアグラムである。 拡張メモリの積層型パッケージの例である。
符号の説明
４…電極パッド、５…接着剤、６Ａ…吊りリード部、６Ｂ…支持リード部(バスバー)、７Ａ…リードインナー部、７Ｂ…リードアウター部、８…ワイヤ、９…樹脂封止体、１０…半導体パッケージ、１１…ホストインタフェース(ホスト装置への接続用の外部端子)、１２…メモリインタフェース(内蔵メモリと拡張メモリとに共通に使用されるアドレス／データ／コマンド用外部端子)、１３…内蔵メモリ、拡張メモリ共通のアクセス制御信号用外部端子、１４…内蔵メモリと接続されたアドレス／データ／コマンド用外部端子、１５…内蔵メモリと接続されたアクセス制御信号用外部端子、１６…拡張メモリ専用アクセス制御信号用外部端子(拡張メモリ端子)、１７…テストモード切換え外部端子、１８…拡張メモリアクセス制御用外部端子、１９…拡張メモリチップ選択信号外部端子、２０…内蔵メモリチップ、２０Ｘ…メモリチップの主面(表面)、２１，２２…内蔵メモリチップの電極パッド(群)、３０…コントローラチップ、３０Ｘ…コントローラチップの主面(表面)、３１〜３４…コントローラチップの電極パッド(群)、３５…ホストインタフェースコントロールユニット、３６…データトランスファーコントロールユニット、３７…メモリインタフェースコントロールユニット、３８…コアプロセッサ、３９…データバッファ、４１…拡張メモリインタフェース、４５…コントローラチップのモード切換え信号用電極パッド、５０，５１，５２…拡張メモリ、６０…半導体ディスクＬＳＩ、６１，６２…接続切換えセレクタ、６３，６４…コントローラ内蔵接続切換えセレクタ、７０…コントローラユニット、７１〜７４…入出力部、８０…メモリユニット、８１，８２…入出力部、１００…半導体ディスク装置、１１１…絶縁性基板、１１２…配線層、１１３…絶縁性接着層、１１４…ワイヤ、１１５…外部端子、１１６…貫通孔、１１７…ランド部、１１８…樹脂封止体、１５０…マザーボード、１６１…第１のＬＳＩチップ、１６２…第２のＬＳＩチップ、１６３…樹脂、１６４…ワイヤ、１６５…リードフレーム、１６６…厚膜抵抗、１６７…チップコンデンサ、２０１…メモリマトリックス、２０２…マルチプレクサ、２０３…Ｘアドレスバッファ、２０４… Ｘアドレスデコーダ、２０５…Ｙアドレスカウンタ、２０６…Ｙアドレスデコーダ、２０７…Ｙゲートアレイ回路、２０８…出力バッファ、２０９…データ制御回路、２１０…入力バッファ、２１１…モード制御回路、２１２…制御信号バッファ回路、２１３…内部電源回路、２１４…ステータスレジスタ、２１５…データレジスタ、２２０…ビット線、２２１…ワード線、２２２…各種動作電源、３０１…メモリバス、３０２…制御バス、３０３…(アクセス制御信号)、３０４…(拡張メモリ専用アクセス制御信号)、３１１，３１２…内部バス(アドレス／データ／コマンド信号経路)、３１３，３１４，３１５…内部バス(アクセス制御信号パッケージ内経路)、３１６…内部バス(内蔵メモリ・拡張メモリ共通アクセス経路)、３１７，３１８…内部バス(ホストインタフェースとの信号接続経路)。

Claims (22)

  1. メモリチップと、
    ホスト装置に接続するための複数の入出力外部端子を有する第１のインタフェースと、
    前記第１のインタフェースを介して前記ホスト装置から受信したメモリアクセス要求に応答する機能と、
    前記メモリアクセス要求に従って、前記メモリチップ固有のアクセスに変換して前記メモリチップをアクセス制御する機能とを備えたコントローラチップとを単一パッケージ内に含み、
    前記コントローラチップが前記メモリチップをアクセスするための信号のインタフェースを前記パッケージの第１の複数の外部端子に設け、及び、
    前記メモリチップがアクセスされるための信号のインタフェースを前記パッケージの第２の複数の外部端子に設けたことを特徴とする半導体装置。
  2. 第１の半導体チップが裏面に第１の絶縁性接着層を形成され、表面に配線層及び裏面に前記配線層と電気的に接続された実装用外部端子を形成された絶縁性基板、又は絶縁性フィルムの表面に、前記第１の絶縁性接着層を介して前記第１の半導体チップが搭載され、
    第２の半導体チップが裏面に第２の絶縁性接着層を形成され、前記第１の半導体チップの回路形成面上に、前記第２の絶縁性接着層を介して前記第２の半導体チップが搭載され、
    前記第１の半導体チップ及び第２の半導体チップの電極パッドと、前記配線層の電極部とがワイヤにより接続され、
    前記ワイヤによって接続された各接続部とワイヤが樹脂により封止されて成る半導体装置であって、
    前記第１又は第２の半導体チップからの出力信号Ａが前記半導体装置の第１の外部端子へ出力され、及び前記半導体装置の第２の外部端子を信号Ａの入力端子として、前記第２の外部端子が他方の半導体チップの電極パッドへ接続される構成を備えたことを特徴とする半導体装置。
  3. 絶縁性接着層を介して相互に接着して積層した、第１の半導体チップ、第２の半導体チップ、及び支持リードと、
    前記第１及び第２の半導体チップの外側辺に配置され、インナー部とアウター部からなり、かつ前記第１及び第２の各半導体チップの各電極パッドと前記インナー部とが導電性のワイヤを介して電気的に接続された複数のリードと、
    前記第１及び第２の半導体チップ、ワイヤ並びにリードのインナー部を樹脂封止した樹脂封止体とを有する半導体装置であって、
    前記第１又は第２の半導体チップからの出力信号Ａが前記半導体装置の第１の外部端子へ出力され、及び前記半導体装置の第２の外部端子を信号Ａの入力端子として、前記第２の外部端子が他方の半導体チップの電極パッドへ接続される構成を備えたことを特徴とする半導体装置。
  4. 回路基板又は支持リードの上面若しくは下面に搭載された第１の半導体チップ 及び第２の半導体チップと、
    前記第１及び第２の半導体チップの外側辺に配置され、インナー部とアウター部からなり、かつ前記第１及び第２の各半導体チップの各電極パッドと前記インナー部とが導電性のワイヤを介して電気的に接続された複数のリードと、
    前記第１及び第２の半導体チップ、ワイヤ並びにリードのインナー部を樹脂封止した樹脂封止体とを有する半導体装置であって、
    前記第１又は第２の半導体チップからの出力信号Ａが前記半導体装置の第１の外部端子へ出力され、及び前記半導体装置の第２の外部端子を信号Ａの入力端子として、前記第２の外部端子が他方の半導体チップの電極パッドへ接続される構成を備えたことを特徴とする半導体装置。
  5. 単一パッケージ内に第１の半導体チップと、第２の半導体チップとを含む半導体装置において、
    前記第１の半導体チップの信号Ａ出力端子と前記半導体装置の第１の外部端子とが前記パッケージ内で他に接続されないで内部接続され、
    前記第２の半導体チップの信号Ａ入力端子と前記半導体装置の第２の外部端子とが前記パッケージ内で他に接続されないで内部接続され、
    前記半導体装置の前記第１、及び第２の外部端子が前記半導体装置の外部で短絡接続されることによって、前記第１、第２の半導体チップ間の信号Ａの接続が完結される仕様を備えたことを特徴とする半導体装置。
  6. 単一のパッケージに実装された第１の半導体チップと、第２の半導体チップにおいて、
    前記第１の半導体チップの出力信号Ａが、前記第２の半導体チップへ入力する経路が、
    前記第１の半導体チップの出力端子と前記パッケージの第１の外部端子とを結ぶ第１の部分経路と、
    前記パッケージの第２の外部端子と前記第２の半導体チップの入力端子とを結ぶ第２の部分経路と、
    前記パッケージの第１の外部端子と第２の外部端子とを、前記パッケージの外部にて短絡接続する第３の部分経路とによって構成されることを特徴とする半導体装置。
  7. 前記第１の半導体チップがコントローラチップであり、及び前記第２の半導体チップがメモリチップであることを特徴とする請求項２乃至請求項６のいずれかの請求項に記載の半導体装置。
  8. 前記第１の半導体チップは、方形状の半導体基板の回路形成面(表面)に複数の電極パッドが形成され、
    前記第２の半導体チップは、前記第１の半導体チップの半導体基板よりも大きい寸法の方形状の半導体基板の回路形成面に複数の電極パッドが形成され、
    前記第１及び第２の半導体チップの外側辺に配置され、インナー部とアウター部からなり、かつ前記第１及び第２の各半導体チップの各電極パッドと前記インナー部とが導電性のワイヤを介して電気的に接続された複数のリードと、
    前記第２の半導体チップを支持する支持リードと、
    前記第１及び第２の半導体チップ、ワイヤ並びにリードのインナー部を樹脂封止した樹脂封止体とを有することを特徴とする請求項５又は請求項６に記載の半導体装置。
  9. 前記第１の半導体チップは前記第２の半導体チップの上に載置され、かつ前記第１の半導体チップの回路形成面と反対側の面(裏面)と第２の半導体チップの回路形成面が接着固定され、
    前記支持リードは、前記第２の半導体チップの回路形成面に接着固定されてなることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１の半導体チップの厚さよりも、前記第２の半導体チップの厚さの方を厚くすることを特徴とする請求項８又は請求項９に記載の半導体装置。
  11. 前記第１の半導体チップが裏面に第１の絶縁性接着層を形成され、表面に配線層及び裏面に貫通孔を通して前記配線層と電気的に接続された実装用外部端子を有する絶縁性基板に、前記第１の絶縁性接着層を介して前記第１の半導体チップが搭載され、
    前記第２の半導体チップが裏面に第２の絶縁性接着層を形成され、
    前記第１の半導体チップの回路形成面上に、前記第２の絶縁性接着層を介して前記第２の半導体チップが搭載され、
    前記第１の半導体チップ及び前記第２の半導体チップの電極パッドと、前記配線層の電極部とがワイヤにより接続され、
    前記第１の半導体チップ、前記第２の半導体チップ及び前記ワイヤが樹脂封止されていることを特徴とする請求項５又は請求項６に記載の半導体装置。
  12. 回路基板又は支持リードの上面若しくは下面に、前記第１の半導体チップ及び前記第２の半導体チップが搭載され、
    前記第１及び第２の半導体チップの外側辺に配置され、インナー部とアウター部からなり、かつ前記第１及び第２の各半導体チップの各電極パッドと前記インナー部とが導電性のワイヤを介して電気的に接続された複数のリードと、
    前記第１及び第２の半導体チップ、回路基板又は支持リード、ワイヤ、並びにリードのインナー部を樹脂封止した樹脂封止体とを有することを特徴とする請求項５又は請求項６に記載の半導体装置。
  13. 前記第２の半導体チップの回路形成面に形成された複数の電極パッドが１列配置であることを特徴とする請求項８又は請求項９に記載の半導体装置。
  14. 前記第２の半導体チップがメモリチップであり、
    ホスト装置に接続するための第１の複数の入出力外部端子を有するインタフェースと、
    前記第１の半導体チップが、前記インタフェースを介して前記ホスト装置から受信したメモリアクセス要求に従って、前記メモリチップをアクセス制御するコントローラチップであり、
    前記コントローラチップが前記メモリチップをアクセスするために使われる信号の前記コントローラチップの各入出力端子とそれぞれ独立に内部接続された第２の複数の外部端子と、
    前記メモリチップが前記コントローラチップよりアクセスされるために使われる信号の前記メモリチップの各入出力端子とそれぞれ独立に内部接続された第３の複数の外部端子とを備え、
    前記第２の複数の外部端子と、前記第３の複数の外部端子とがそれぞれボード上において短絡接続されることにより前記コントローラチップにより前記メモリチップがアクセスされる仕様となっていることを特徴とする請求項５、請求項６、請求項８乃至請求項１３のいずれか１項に記載の半導体装置。
  15. 前記コントローラチップが、前記半導体装置の外部に接続される拡張メモリをアクセス制御するためのアクセス制御信号を入出力する第３の複数の外部端子をさらに備えたことを特徴とする請求項１４に記載の半導体装置。
  16. 前記コントローラチップが前記メモリチップのアクセス制御を行う際に実行するプログラムを、あらかじめ前記メモリチップに記憶しておくことを特徴とする請求項１４又は請求項１５に記載の半導体装置。
  17. 前記コントローラチップと前記メモリチップのそれぞれのアドレス、データ、及びアクセス制御信号の各入出力用電極パッドにそれぞれ１対１に接続された前記外部端子において、前記コントローラチップに接続された外部端子と、前記メモリチップに接続された外部端子との少なくとも１組の接続対象の外部端子同士を隣接した配置とすることを特徴とする請求項１４に記載の半導体装置。
  18. 前記第１の半導体チップがＤＲＡＭチップであり、及び前記第２の半導体チップがフラッシュメモリであることを特徴とする請求項５、請求項６、又は請求項８乃至請求項１３のいずれか１項に記載の半導体装置。
  19. 前記第１の半導体チップ、及び前記第２の半導体チップの各信号電極パッドと、前記パッケージの外部端子とをそれぞれ１対１で前記パッケージ内で接続し、
    前記第１又は第２の半導体チップのいずれか一方の半導体チップからの出力信号Ａを出力する前記パッケージの第１の外部端子と、前記信号Ａを入力して他方の半導体チップの電極パッドへ接続される前記パッケージの第２の外部端子との配置を、前記パッケージ内で隣接する位置としたことを特徴とする請求項２乃至請求項６、又は請求項８乃至請求項１３のいずれか１項に記載の半導体装置。
  20. 前記第１、及び第２の外部端子が、前記絶縁性基板、又は前記絶縁性フィルムの中央部に近い位置に配置された隣接する外部端子同士であることを特徴とする請求項２に記載の半導体装置。
  21. メモリチップと、
    パッケージ外に接続するための複数の入出力外部端子を有する第１のインタフェースと、
    前記第１のインタフェースを介して前記パッケージ外から受信したメモリアクセス要求に応答する機能と、及び前記メモリアクセス要求に従って、前記メモリチップ固有のアクセスに変換して前記メモリチップをアクセス制御する機能とを備えたコントローラチップとを単一パッケージ内に含み、
    前記コントローラチップが前記メモリチップをアクセスするための信号のインタフェースを前記パッケージの複数の第１の外部端子に設け、及び前記メモリチップがアクセスされるための信号のインタフェースを前記パッケージの複数の第２の外部端子に設け、
    前記メモリチップは、前記コントローラから前記第１および第２の外部端子を介することでアクセスされる半導体装置。
  22. 前記パッケージは、前記メモリチップと前記コントローラの両方に電源電圧を与える第３の外部端子と、前記メモリチップと前記コントローラの両方にグランド電圧を与える第４の外部端子と、を有する請求項２１に記載の半導体装置。
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