JP2007250935A - 半導体装置と半導体装置の製造方法 - Google Patents

Abstract

【課題】簡単な構成で量産性を向上させたＭＣＰ構成の半導体装置とその製造方法を提供する。
【解決手段】搭載基板上に第１半導体チップを搭載する。上記第１半導体チップ上に上記第１半導体チップと組み合わされて動作する第２半導体チップを搭載する。上記第２半導体チップは、同じ内部ノードに共通に接続された複数組のボンディングパッド列の各組を４つの辺に分散して設けて置く。上記複数組間で共通に接続された複数のボンディングパッドの１つを、接続されるべき上記第１半導体チップのボンディングパッド又は上記搭載基板に設けられたリードの配置に対応して選んで接続する。
【選択図】図１

Description

本発明は、半導体装置と半導体装置の製造方法に関し、例えばフラッシュメモリチップとマイクロコンピュータチップとからなるマルチチップパッケージ（ＭＣＰ）構造の半導体装置とその製造技術に利用して有効な技術に関するものである。

例えば、半導体装置の多機能化を図る目的として、複数個の半導体チップを積層して１つのパッケージに搭載するＭＣＰ（Multi Chip Package) として、２００１−１９６５２９公報、２００５−１３６２９９号報がある。２００１−１９６５２９公報には、ワイヤボンディングで接続可能な範囲を超えて、半導体チップと回路基板とを電気的に接続することを目的として、ある半導体チップの電極パッドを他の半導体チップの電極パッドに中継するための中継用電極パッドを予め設けて置くものである。２００５−１３６２９９公報には、ボンディングワイヤ同士の接触による短絡を防止し、かつ装置を小型化する目的で、複数の主パッド群と第１パッド及び第２パッドとをそれぞれ接続する配線を設けて、上記第１パッドと第２パッドを中継用に用いている。
特開２００１−１９６５２９公報 特開２００５−１３６２９９公報

本願発明者においては、マイクロコンピュータチップに、メモリチップを組み合わせて機能向上を図ったＭＣＰ構成の半導体装置を得ることを検討した。この場合、マイクロコンピュータチップとしては、既に完成されて実績のある様々な機能を持つマイクロコンピュータチップが存在している。このようなマイクロコンピュータチップにおいては、そのボンディングパッド配列が様々で一定ではない。したがって、それに搭載されるメモリチップにおいては、回路機能的には組み合わせが可能なものであっても個々のマイクロコンピュータチップのボンディングパッド配列に合わせてボンディングパッドの配列を行う必要がある。つまり、メモリチップにおいて、上記組み合わされるマイクロコンピュータチップに向けた専用メモリチップを設計、製造することが必要となり、量産性が妨げられて設計、製造コストアップの大きな原因になる。

この発明の目的は、簡単な構成で量産性を向上させたＭＣＰ構成の半導体装置とその製造方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。搭載基板上に第１半導体チップを搭載する。上記第１半導体チップ上に上記第１半導体チップと組み合わされて動作する第２半導体チップを搭載する。上記第２半導体チップは、同じ内部ノードに共通に接続された複数組のボンディングパッド列の各組を４つの辺に分散して設けて置く。上記複数組間で共通に接続された複数のボンディングパッドの１つを、接続されるべき上記第１半導体チップのボンディングパッド又は上記搭載基板に設けられたリードの配置に対応して選んで接続する。

本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。搭載基板上に第１半導体チップを搭載する。同じ内部ノードに共通に接続された複数組のボンディングパッド列を有し、各組のボンディングパッド列が４つの辺に分散して設けられた第２半導体チップを上記第１半導体チップ上に搭載する。上記第１半導体チップのボンディングパッドと上記搭載基板の対応するリードとをワイヤにより接続する。上記複数組間で共通に接続された複数のボンディングパッドのうち、接続されるべき上記第１半導体チップのボンディングパッド又は上記搭載基板に設けられたリードの配置に対応した１つを選んでワイヤにより接続する。

第２半導体チップを複数種類の第１半導体チップに対して使用できるから量産性を向上させることができる。

図１には、この発明に係る半導体装置としてのＭＣＰ（又はＳｉＰ：システム・イン・パッケージ）の一実施例の平面図が示されている。同図においては、発明の理解を容易にするため搭載基板１００、第１半導体チップ２００及び第２半導体チップ３００は、簡略化してリード、ボンディングパッド及びそれらを接続されるワイヤを示している。この実施例のＭＣＰは、特に制限されないが、マイクロコンピュータのような論理機能を持つ第１半導体チップ２００と、フラッシュメモリのような第２半導体チップ３００とが積層構造に構成される。

搭載基板１００は、複数のリード１０１，１０２を有している。上記リード１０１は、上記第１半導体チップ２００との接続用のものである。上記リード１０２は、上記第２半導体チップ３００との接続用のものである。上記第１半導体チップ２００は、ボンディングパッド２０１を有しており、ワイヤ２０２により搭載基板１００のリード１０１と接続される。この実施例では、半導体チップ２００と搭載基板１００の間を接続するワイヤ２０２を太い線で示し、後述する半導体チップ３００と半導体基板１００との間を接続するワイヤ３０２を細い線で示して区別している。実際には、同じ金線により接続される。

上記第２半導体チップ３００は、図２に拡大して示したように４組からなるボンディングパッド列３１０、３１１、３１２及び３１３が、メモリチップの４つの辺に対応して設けられる。各組３１０、３１１、３１２及び３１３に設けられるそれぞれのボンディングパッドは、それぞれ対応するものが内部配線により共通に接続される。つまり、内部ノードに対して相互に接続される。同図では、白抜き、黒塗り及び斜線等のハッチングによって５個のボンディングパッドが区別され、それぞれが内部配線により相互に接続されている。したがって、例えば、白抜きの４つのボンディングパッドは、内部ノードに接続されるものである。上記内部配線は、例えばボンディングパッドを構成する最上層のアルミニュウム等のような金属配線層と、その下に設けられた配線層を組み合わせることで実現される。

図１において、上記第２半導体チップ３００の５個のボンディングパッドは、上記のように４組に分けて４個ずつ設けられるが、接続されるべき搭載基板１００のリード１０２に対応した１つが選ばれてワイヤ３０２により接続される。例えば、白抜きパッドは、同図左辺に設けられたボンディングパッド列（図２の３１０）のものが選ばれて、搭載基板１００の左辺に設けられたリードと接続される。黒塗りパッドは、同図右辺に設けられたボンディングパッド列（図２の３１２）のものが選ばれて、搭載基板１００の上辺右端に設けられたリードと接続される。他のパッドも２つは、同図上辺に設けられたボンディングパッド列（図２の３１３）のものが選ばれて、搭載基板１００の上辺に設けられたリードと接続される。そして、他のパッドの残り１つは、同図下辺に設けられたボンディングパッド列（図２の３１１）のものが選ばれて、搭載基板１００の下辺に設けられたリードと接続される。

図３には、この発明に係る半導体装置の一実施例の概略断面図が示されている。上記第１半導体チップ２００のボンディングパッド２０１が上記搭載基板１００のボンディングリード１０１と、Ａｕ（金）ワイヤ２０２によりボンディングされる。上記第２半導体チップ３００のボンディングパッド３０１が上記搭載基板１００のボンディングリード１０２と、Ａｕ（金）ワイヤ３０２によりボンディングされる。

第１半導体チップ２００は、搭載基板１００の表面に熱硬化性接着剤又は裏面に設けられたダイボンドフィルムを用いて接着される。同様に、第２半導体チップ３００は、上記第１半導体チップ２００の表面に熱硬化性接着剤又は裏面に設けられたダイボンドフィルムを用いて接着される。このようにして、上記２つのシリコンチップが積層構造にされる。そして、上記第１半導体チップ２００及び第２半導体チップ３００と、それらに設けられたボンディングワイヤ２０２，３０２を樹脂封止体としてのモールドレジン４００により封止し、搭載基板１００の裏面側に外部端子１０３としてのボール付けリフローがなされてＭＣＰが形成される。

上記搭載基板１００は、例えばガラスエポキシもしくはガラスからなるような絶縁基板と、かかる絶縁基板上に形成された多層配線構成からなるような比較的微細な内部配線と、複数の外部端子１０３とを持つ。搭載基板１００は、上記主面に、上記第１半導体チップ２００及び第２半導体チップに設けられたボンディングパッドとのワイヤ接続するためのボンディングリード１０１，１０２が形成される。これらのボンディングリード１０１、１０２は、上記内部配線により上記半導体チップ１００と第２半導体チップとの相互接続及び外部端子１０３との接続に用いられる。

例えば、図９に示したように半導体チップ３００において、従来のように１組しかボンディングパッドが設けられない場合、ワイヤ３０２がワイヤ３０３及び３０４と交差してしまうという問題が生じる。このような問題を避けるためには、図１０に示したように搭載基板１００に設けられたリードの配列、つまりは第１半導体チップ１００のボンディングパッドの配列に対応して、半導体チップ３００に設けられるボンディングパッドを形成することになる。このようにすると、図１０に示した半導体チップ３００は、同図に示した半導体チップ２００との組み合わせしか使用できないものになってしまう。つまり、半導体チップ３００は、同じメモリチップであっても、それが組み合わされるマイコン等の半導体チップ２００に合わせて、その都度ボンディングパッドの配列の設計をやり直しことが必要となってＭＣＰの量産性が損なわれる。

図４には、この発明に係る半導体装置としてのＭＣＰの他の一実施例の平面図が示されている。この実施例は、前記図１（図２）と同じ第２半導体チップ３００をそのまま用いるが、搭載基板１００及び第１半導体チップ２００が前記図１のものとは異なる。このように異なる第１半導体チップ２００に対しても上記図１（図２）に示した第２半導体チップ３００に設けられた４組のボンディングパッド列のうち、いずれか１つを選ぶことより第１半導体チップ２００と組み合わせることができる。

図４において、白抜きパッドは、同図右辺に設けられたボンディングパッド列（図２の３１２）のものが選ばれて、搭載基板１００の下辺に設けられたリードと接続される。黒塗りパッドは、同図下辺に設けられたボンディングパッド列（図２の３１１）のものが選ばれて、搭載基板１００の下辺に設けられたリードと接続される。中央部のパッドは、同図右辺に設けられたボンディングパッド列（図２の３１２）のものが選ばれて、搭載基板１００の右辺に設けられたリードと接続される。そして、他の２つのパッドは、同図上辺と左辺に設けられたボンディングパッド列（図２の３１３と３１０）のものがそれぞれ選ばれて、搭載基板１００の上辺及び左辺に設けられたリードと接続される。

このように、半導体チップ３００からみたときに、接続されるリードが搭載基板１００の４つの辺に分散して設けられた場合でも、４組のボンディングパッド列中の１つのボンディングパッドを選択することによって対応することができる。上記半導体チップ３００は、上記半導体チップ２００と組み合わされて動作するので、結局上記半導体基板２００に対応して設けられるボンディングパッドの配列に従って設けられる搭載基板１００のリードに対応させられるものである。半導体チップ３００は、それと組み合わされる様々なボンディングパッドの配列を有する半導体チップ２００とを組み合わせたＭＣＰ半導体装置を得ることができる。

図５には、この発明に係る半導体装置としてのＭＣＰの他の一実施例の平面図が示されている。この実施例では、第２半導体チップ３００においては、２組のボンディングパッド列が設けられる。つまり、同図において、第２半導体チップ３００の上下辺にそれぞれボンディングパッド列が設けられる。このような２組のボンディングパッド列を持つ場合でも、例えば図１と同じ第１半導体チップ２００と組み合わせることができる。

例えば、白抜きパッドは、同図上辺に設けられたボンディングパッド列のものが選ばれて、搭載基板１００の左辺に設けられたリードと接続される。黒塗りパッドも、同図上辺に設けられたボンディングパッド列のものが選ばれて、搭載基板１００の上辺右端に設けられたリードと接続される。ボンディングパッド列の中央部に設けられたパッドは、同図下辺に設けられたボンディングパッド列のものが選ばれて、搭載基板１００の下辺に設けられたリードと接続される。そして、残り２つのパッドは、同図上辺に設けられたボンディングパッド列のものが選ばれて、搭載基板１００の上辺に設けられたリードと接続される。

図６には、この発明に係る半導体装置としてのＭＣＰの更に他の一実施例の平面図が示されている。この実施例では、前記図５と同じ第２半導体チップ３００をそのまま用いるが、搭載基板１００及び第１半導体チップ２００が前記図５のものとは異なる。このように異なる第１半導体チップ２００に対しても上記図５に示した第２半導体チップ３００に設けられた２組のボンディングパッド列のうち、いずれか１つを選ぶことより第１半導体チップ２００と組み合わせることができる。例えば、白抜きと黒塗りパッドとは、同図下辺に設けられたボンディングパッド列のものが選ばれて、搭載基板１００の下辺に設けられたリードと接続される。中央部の３個のパッドは、同図上辺に設けられたボンディングパッド列のものが選ばれて、搭載基板１００の上辺に設けられたリードと接続される。

図５及び図６において、第１半導体チップ２００と搭載基板１００とを接続する太線で示したワイヤ２０２と、第２半導体チップ３００と搭載基板１００とを接続する細線で示したワイヤ３０２とが交差するものがあるが、第１半導体チップ２００の上に第２半導体チップ３００が搭載されており、その高さが異なるので図９に示したワイヤ３０２〜３０４同士のように短絡することはない。

図７には、この発明に係るＭＣＰの更に他の一実施例の概略断面図が示されている。搭載基板１００の表面には、マイコンチップ（２００）が搭載される。このマイコンチップ２００上には、特に制限されないが、フラッシュメモリチップ３００が搭載される。そして、上記フラッシュメモリチップ３００上には、スペーサ５００が設けられ、その上にフラッシュメモリチップ３０６が搭載される。この実施例では、フラッシュメモリの記憶容量を２倍にすべく、２つのフラッシュメモリチップ３００及び３０６がマイコンチップ２００に組み合わされる。マイコンチップ２００は、ＣＰＵ（中央処理装置）を含むような特定用途向ＩＣ（以下、ＡＳＩＣという）である。

上記マイコンチップ２００とフラッシュメモリチップ３００，３０６と相互に接続される端子同士は、搭載基板１００上に設けられたリードに接続される。この実施例では、搭載基板１００上でのワイヤの集中を避ける等の目的で、マイコンチップ２００のボンディングパッド２０３に中継機能が付加される。つまり、下側のフラッシュメモリチップ３００のボンディングパッド３０１は、マイコンチップ２００に設けられたボンディングパッド２０３とワイヤ３０２により接続される。マイコンチップ２００の上記ボンディングパッド２０３は、搭載基板１００に設けられたリード１０１に接続される。そして、このリード１０１には、上側のフラッシュメモリチップ３０６のボンディングパッド３０７とワイヤ３０８により接続される。搭載基板１００の裏面側には、特に制限されないが、外部端子としての半田ボールが設けられる。搭載基板表面には、図示ないが封止樹脂としてのレジンが設けられる。

上記マンコンチップ２００、フラシュメモリチップ３００，３０５及びスペーサ５００は、それぞれの裏面に設けられた熱硬化性接着剤又ダイボンドフィルム２０３、３０５、５０１及び３０９を用いて接着される。上記スペーサ５００は、特に制限されないが、上記フラッシュメモリチップ３００及び３０６との熱膨張率を均等にするためにシリコン基板により形成される。この際、上記フラッシュメモリチップ３０６の裏面側に設けられたダイボンドフィルム３０９は、下層側のフラッシュメモリチップ３００に設けられるワイヤ３０２が上層側のフラッシュメモリチップ３０６の裏面に接触しても電気絶縁性を維持させることにも利用できる。前記熱硬化性接着剤を用いて接着させる場合でも、上層側のフラッシュメモリチップ３０６の裏面全面に塗布することにより、上記電気絶縁性を持たせることが望ましい。

この実施例のＭＣＰは、搭載基板１００上にマイコンチップ２００を搭載し、その上にフラッシュメモリチップ３００を搭載し、かかるフラッシュメモリチップ３００の上にスペーサ５００を搭載して、上記マイコンチップ２００及びフラッシュメモリチップ３００に対するボンディングを行う。この後に、フラッシュメモリチップ３０６をスペーサ５００上に搭載し、フラッシュメモリチップ３０６と搭載基板１００との間のボンディングを行うようにされる。

図８には、この発明に係るＭＣＭを用いたシステムの一実施例のブロック図が示されている。同図は、マイコンを持つＡＳＩＣチップと、メインメモリとしてのＳＤＲＡＭ及びフラッシュメモリとの電気的な接続関係が信号端子名とともに例示的にされている。同図において、点線で囲まれたマイコンとフラッシュメモリとがＭＣＰにより構成される。そして、このＭＣＭとＳＤＲＡＭとが組み合わされて、例えば携帯電話機、デジタルスチルカメラ等の電子装置の主要回路が構成される。

マイコンとＳＤＲＡＭの間において、アドレスバスは、２つのＳＤＲＡＭのアドレス端子Ａ０〜Ａ１２に対応された１３本からなり、データバスは、２つのＳＤＲＡＭのデータ端子ＤＱ０〜ＤＱ３１に対応された３２本からなる。上記マイコンは、上記アドレスバスに対してＡ２からＡ１４のアドレス端子が接続され、上記データバスに対してはＤ０〜Ｄ３１が接続される。マンコンは、ＳＤＲＡＭに対応されたＣＫＩＯ、ＣＫＥ、ＳＣ２Ｂ、ＣＳ３Ｂ、ＲＡＳＬＢ、ＣＡＳＬＢ、ＲＤ／ＷＲＢとＷＥ３Ｂ／ＤＱＭＵＵ，ＷＥ２Ｂ／ＤＱＭＵＬ及びＷＥ１Ｂ／ＤＱＭＬＵ，ＷＥ０Ｂ／ＤＱＭＬＬの各制御出力端子を持ち、それぞれがＳＤＲＡＭのＣＬＫ、ＣＫＥ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢとＤＱＭ７，ＤＱＭ５，ＤＱＭ２，ＤＱＭ０に接続される。この場合、ＳＤＲＡＭは、最大で２つのチップの接続が可能にされる。この２つのＳＤＲＡＭは、マイコンで形成される２つのチップセレクト信号ＳＣ２Ｂ，ＳＣ３Ｂが割り当てられていずれか一方が選択される。１つのＳＤＲＡＭが２５６Ｍビットのような記憶容量を持つ場合、２つで５１２Ｍビットのような記憶容量とされる。

図８において、各端子名にＢを付したものは、図面上では端子名にオバーバーを付したロウレベルをアクティブレベルとする論理記号に対応している。上記端子ＷＥ３Ｂ／ＤＱＭＵＵ，ＷＥ２Ｂ／ＤＱＭＵＬ及びＷＥ１Ｂ／ＤＱＭＬＵ，ＷＥ０Ｂ／ＤＱＭＬＬは、マクス信号であり、上記３２ビットからなるデータバスを８ビットずつ４組に分け、ＷＥ３Ｂ／ＤＱＭＵＵ，ＷＥ２Ｂ／ＤＱＭＵＬ及びＷＥ１Ｂ／ＤＱＭＬＵ，ＷＥ０Ｂ／ＤＱＭＬＬによりライト／リードの選択的なマスクを行う。

上記マイコンは、上記フラッシュメモリに対応したインターフェイスを備えている。つまり、フラッシュメモリは、データ端子Ｉ／Ｏ（７：０）と、制御信号ＷＥＢ，ＳＣ，ＯＥＢ，ＲＤＹ／ＢｕｓｙＢ，ＣＥＢを備えている。これに対応して、マイコンにも、ＮＡ＿ＩＯ（７：０）と、制御信号ＮＡ＿ＷＥＢ，ＮＡ＿ＳＣ，ＮＡ＿ＯＥＢ，ＮＡ＿ＲＹＢＹ，ＮＡ＿ＣＥＢが設けられる。

上記データ端子Ｉ／Ｏ（７：０）は、コマンド、アドレス、及びデータの入出力に使用される。上記データ端子Ｉ／Ｏ（７：０）は、トライステートピンであり、上記ＣＥＢ及びＯＥＢによって無効にされたときにはハイインピーダンス状態に遷移する。ＣＥＢはチップイネーブル端子であり、ロウレベルによりデバイスを選択してアクティブ状態にする。この端子ＣＥＢをハイレベルにすると、デバイスはスタンバイ状態になり、イレーズ、プログラム、リライトのコマンド実行中にハイレベルにしても、コマンド実行は継続される。ＯＥＢは、出力イネーブル端子であり、ロウレベルへの立ち下がりエッジでデータ出力を開始する。また、ハイレベルへの立ち上がりエッジでデータ出力を終了する。特に制限されないが、シリアルリード時にはカラムアドレスをインクリメント（＋１）する。ＷＥＢは、ライトイネーブル端子であり、ロウレベルからハイレベルへの立ち上がりエッジで、コマンド、アドレス、及びデータがデバイスに取り込まれる。

端子ＲＤＹ／ＢｕｓｙＢは、レディ／ビジー端子であり、デバイスのレディ（Ready)／ビジー(Busy)状態を示す出力端子である。この端子ＲＤＹ／ＢｕｓｙＢは、オープンドレイン端子であるので、使用時にはＶＣＣ側に抵抗でプルアップする必要がある。ロウレベルのときにはデバイスがビジー状態であることを示し、ハイレベルのときにはレディ状態であることを示す。ＳＣは、シリアルクロック端子であり、このクロックに同期してデータ（コマンド、アドレス、データ）の入出力が行われる。

フラッシュメモリは、特に制限されないが、４Ｇビットのような記憶容量を持つようにされる。フラッシュメモリは、書き込み時間等の短縮化のためにホットエレクトロンを用いて書き込み動作を行うようにしたフラッシュメモリ（ＡＧ−ＡＮＤ）である。このメモリセルは、上記情報電荷を保持するフローティングゲート及びコントロールゲートの他に、ドレイン−ソース間に流れる書き込み電流を制御する第３のゲート電極（ＡＧ）が設けられる。この第３のゲート電極に供給される電圧ＡＧを制御することで、上記ドレイン−ソース間電流を設定し、書き込み量を制御する。これに限定されず、メモリチップは、Ｆ−Ｎトンネル電流で書き込みと消去とを行う一括消去型不揮発性メモリであってもよい。いずれの場合でも、大記憶容量を得るために１つのメモリセルに２ビットの記憶情報を記憶させるような多値メモリとして動作させられる。

この構成では、フラッシュメモリでは端子数が少ないので、フラッシュメモリチップの１つの辺に全てを並べて配置させることができる。しがって、前記図１の実施例のように上記ボンディングパッド列をチップの４つの辺に沿って４組設けることが容易である。これに対して、マイコン側は上記ＳＤＲＡＭとの間だけでも５４本もの端子が設けられるものであり、チップの４つの辺に沿って数百個のように多数のボンディングパッドが配置される。そして、これらのボンディングパッドの配置は、特定用途向に様々になるものである。

以上の説明したように、ある特定用途向のマイコン、例えばデジタルカメラ用、携帯電話用等においては、システム上マイコンと一体として搭載されるべきメモリ容量はほとんど同じである。このメモリとしてフラッシュメモリを事前にＭＣＰ用として、前記図２のような複数のボンディングパッド列を持つように設計、製造して置く。このメモリチップは、上記デジタルカメラ用、携帯電話用のすべてのマイコンに対してそれぞれ共通に用いることができ、大量生産によるコスト低減が可能となる。そして、ＭＣＰに組み立てる製造工程において、予め製造されたメモリチップを利用することができ製造コストも低減できる。これにより、ＭＣＰの設計、製造のコスト低減が可能となり、その量産性の向上を図ることができる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、第１半導体チップは、前記マイコンの他に論理系の半導体チップであればよい。第２半導体チップは、フラッシュメモリの他、上記第１半導体チップと組み合わされて動作するものであって、ボンディングパッドを複数組設けることが可能なものであれば何であってもよい。

例えば第２半導体チップは、それと組み合わされる第１半導体チップとしてのマイコンがＳＤＲＡＭ用インターフェイスが無いものでは、マンコンからＳＤＲＡＭをアクセスするためのメモリコントローラであってもよい。あるいはマイコンとフラッシュメモリとの間に介在し、フラッシュメモリの欠陥ブロック管理、エラー訂正等の複雑なメモリ管理、一定のエリアに対する書き換えの集中を抑制するためにある一定の書き換え回数ごとにフラッシュメモリのブロックアドレスを置換する書き換え回数平準化処理機能や、アドレスやコマンドを入力することなくデータを読み出すことを可能とするオートリード機能、あるいはデータ保護機能を搭載したコントローラであってもよい。この発明は、ＭＣＰ又はＳｉＰ構造の半導体装置として広く利用することができる。

この発明に係る半導体装置としてのＭＣＰの一実施例を示す平面図である。 図２の第２半導体チップの拡大図である。 この発明に係る半導体装置の一実施例を示す概略断面図である。 この発明に係る半導体装置としてのＭＣＰの他の一実施例を示す平面図である。 この発明に係る半導体装置としてのＭＣＰの他の一実施例を示す平面図である。 この発明に係る半導体装置としてのＭＣＰの更に他の一実施例を示す平面図である。 この発明に係る半導体装置としてのＭＣＰの更に他の一実施例を示す平面図である。 この発明に係るＭＣＭを用いたシステムの一実施例を示すブロック図である。 この発明を説明するための平面図である。 この発明を説明するための他の平面図である。

符号の説明

１００…搭載基板、１０１，１０２…リード、１０３…外部端子（はんだボール）、２００…第１半導体チップ（マイコン）、２０１…ボンディングパッド、２０２…ワイヤ、２０３…ダイボンドフィルム、３００，３０６…第２半導体チップ（フラッシュメモリ）、３０１，３０７…ボンディングパッド、３０２〜３０４，３０８…ワイヤ、３０５，３０９…ダイボンドフィルム、４００…モールドレジン、５００…スペーサ、５０１…ダイボンドフィルム。

Claims (9)

1. 搭載基板と、
   上記搭載基板上に搭載された第１半導体チップと、
   上記第１半導体チップ上に搭載され、上記第１半導体チップと組み合わされて動作する第２半導体チップとを備え、
   上記第２半導体チップは、
   同じ内部ノードに共通に接続された複数組のボンディングパッド列を有し、
   各組のボンディングパッド列は４つの辺に分散して設けられ、
   上記複数組間で共通に接続された複数のボンディングパッドは、接続されるべき上記第１半導体チップのボンディングパッド又は上記搭載基板に設けられたリードの配置に対応した１つが選ばれて接続される半導体装置。
2. 請求項１において、
   上記第１半導体チップは、論理系回路であり、
   上記第２半導体チップは、上記論理系回路によりアクセスされるメモリチップである半導体装置。
3. 請求項２において、
   上記論理系回路は、マイクロコンピュータチップである半導体装置。
4. 請求項３において、
   上記第１半導体チップは、それに設けられたボンディングパッドと上記搭載基板のリードとの間がワイヤにより接続される半導体装置。
5. 請求項４において、
   上記メモリチップは、データ、アドレス及びコマンドが共通の入出力端子から時分割的に入出力されるインターフェイス回路を持つ不揮発性メモリチップである半導体装置。
6. 請求項５において、
   上記複数のボンディングパッド列は、上記インターフェイス回路に対応した４組からなり、上記不揮発性メモリチップの４つの辺のそれぞれに配置される半導体装置。
7. 搭載基板上に第１半導体チップを搭載する工程と、
   同じ内部ノードに共通に接続された複数組のボンディングパッド列を有し、各組のボンディングパッド列が４つの辺に分散して設けられた第２半導体チップを上記第１半導体チップ上に搭載する工程と、
   上記第１半導体チップのボンディングパッドと上記搭載基板の対応するリードとをワイヤにより接続する第１ワイヤボンディング工程と、
   上記複数組間で共通に接続された複数のボンディングパッドのうち、接続されるべき上記第１半導体チップのボンディングパッド又は上記搭載基板に設けられたリードの配置に対応した１つを選んでワイヤにより接続する第２ワイヤボンディング工程とを備えて半導体装置の製造方法。
8. 請求項７において、
   上記第１半導体チップは、回路機能が異なる複数の半導体チップであり、
   上記第２半導体チップは、上記複数の半導体チップに共通に組み合わされる半導体装置の製造方法。
9. 請求項８において、
   上記第１半導体チップは、マイクロコンピュータチップであり、
   上記第２半導体チップは、データ、アドレス及びコマンドが共通の入出力端子から時分割的に入出力されるインターフェイス回路を持つメモリチップである半導体装置の製造方法。
   

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