JPH0714994A - 半導体集積回路装置及び基準信号供給方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は半導体集積回路装置の改善に関し、
基準信号を増幅する信号駆動回路の配置や、その信号配
線方法を工夫して、内部集積回路内に大型セルを配置す
ること、及び、回路間の信号遅延量を低減させることを
目的する。 【構成】 基準信号ＣＫに基づいて各種信号処理をする
内部集積回路群１１と、内部集積回路群１１の周辺に設
けられた周辺回路群１２とを具備し、基準信号ＣＫを増
幅する第１の信号駆動回路１３と複数の第２の信号駆動
回路１４とが設けられ、第１の信号駆動回路１３が周辺
回路群１２の一方の側の領域に設けられ、第２の信号駆
動回路１４が周辺回路群１２の他方の側の領域であっ
て、該周辺回路群１２に隣接する内部集積回路群１１の
両端領域に設けられ、第１の信号駆動回路１３と複数の
第２の信号駆動回路１４とが第１の信号配線ＭＬにより
接続され、複数の第２の信号駆動回路１４と内部集積回
路群１１とが第２の信号配線ＳＬにより接続されること
を含み構成する。

Description

【発明の詳細な説明】

【０００１】 〔目 次〕 産業上の利用分野 従来の技術（図11） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例 （１）第１の実施例の説明（図２〜７） （２）第２の実施例の説明（図８） （３）第３の実施例の説明（図９） （４）第４の実施例の説明（図10） 発明の効果

【０００２】

【産業上の利用分野】本発明は、半導体集積回路装置及
び基準信号供給方法に関するものであり、更に詳しく言
えば、内部論理回路を中央に配置したＳＯＧ（Ｓea Ｏ
f Ｇate ）タイプのゲートアレイ及びそのクロック信号
の分配方法の改善に関するものである。

【０００３】近年，各種情報処理装置の機能，性能の向
上要求に伴い半導体集積回路（以下ＬＳＩという）装置
の大規模化及び超高速化が要求され、それを応用した高
速システム装置が開発されている。これによれば、デー
タ処理に係るシステムサイクルを短縮し、処理データ量
を増加する必要がある。このため、内部論理回路に供給
するクロック信号を効率良く分配する必要があり、例え
ば、分割された１つのセル領域毎にクロックセルを設
け、そこにクロック信号を供給する方法が採られる。

【０００４】しかし、各クロックセル毎に電源を供給し
なくてはならず、ＬＳＩ装置の高集積化の妨げとなった
り、回路間のクロックスキューが大きくなったり、コン
パイルドセル（ＲＡＭ，ＲＯＭ）等の大型のセルの配置
場所が制限されることがある。そこで、クロックセルや
クロックドライバの配置や、その信号配線方法を工夫し
て、内部集積回路内に大型セルを配置すること、及び、
それら回路間のクロックスキューを低減させることがで
きる装置及び方法が望まれている。

【０００５】

【従来の技術】図11は、従来例に係る説明図である。図
11（Ａ）はその半導体集積回路装置の平面図であり、図
11（Ｂ）は、そのクロック供給方法を説明する図をそれ
ぞれ示している。例えば、特開昭55−115352号に見られ
るようなＬＳＩ装置は、図11（Ａ）において、半導体チ
ップ６に内部集積回路１が設けられる。内部集積回路１
は２つチャネル領域を挟んで３箇所に分割配置され、そ
の分割されたセル領域後に、クロックネット５やクロッ
クドライバ３が設けられる。クロックネット５はクロッ
クドライバ３とセル領域内部のクロックセル４と接続す
る配線である。

【０００６】また、図11（Ｂ）において、分割された１
つのセル領域１Ａには、クロックセル４とベーシックセ
ル１Ｂとが設けられ、該ベーシックセル１Ｂはクロック
信号ＣＫに基づいて各種論理処理をする。なお、外部入
力されたクロック信号ＣＫはクロックドライバ３により
増幅され、クロックネット５を介して内部集積回路１に
供給される。ここで、クロック信号ＣＫはクロックセル
４により増幅され、それがベーシックセル列毎に供給さ
れる。

【０００７】

【発明が解決しようとする課題】ところで、従来例によ
れば、分割された１つのセル領域１Ａのベーシックセル
列毎にクロックセル４が設けられ、そこにクロック信号
（以下基準信号ともいう）ＣＫが供給されている。この
ため、次のような問題がある。 各クロックセル４毎に電源を供給しなくてはなら
ず、その配線領域とクロックセル４の配置場所とが制限
され、ＬＳＩ装置の高集積化の妨げとなる。

【０００８】 また、半導体集積回路の高機能化及び
大規模化の要求に伴い、クロックドライバ３を駆動する
論理回路数が増加する傾向にある。このため、クロック
スキュー（以下信号遅延量ともいう）を低減させるべ
く、外部端子２から該ドライバ３に至る電源配線やクロ
ックネット５を太幅配線とする必要がある。 さらに、クロックセル４に至る信号配線が太幅配線
により形成されると、それが内部チャネル領域を多く占
有するようになる。これにより、内部集積回路１のゲー
ト搭載数が減少する。

【０００９】 なお、クロックセル４が１つのセル領
域１Ａ毎に配置されるため、その内部領域にクロックセ
ル（以下信号駆動回路ともいう）４が点在することにな
る。これにより、コンパイルドセル（ＲＡＭ，ＲＯＭ）
等の大型のセルの配置場所が制限されたり、内部集積回
路群内にそれを配置することが困難となる。 本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、基準信号を増幅する信号駆動回路の配置や、そ
の信号配線方法を工夫して、内部集積回路内に大型セル
を配置すること、及び、回路間の信号遅延量を低減させ
ることが可能となる半導体集積回路装置及び基準信号供
給方法の提供を目的とする。

【００１０】

【課題を解決するための手段】図１は、本発明に係る半
導体集積回路装置及び基準信号供給方法の原理図を示し
ている。本発明の第１の半導体集積回路装置は図１に示
すように、基準信号ＣＫに基づいて各種信号処理をする
内部集積回路群１１と、前記内部集積回路群１１の周辺
に設けられた周辺回路群１２とを具備し、前記基準信号
ＣＫを増幅する第１の信号駆動回路１３と複数の第２の
信号駆動回路１４とが設けられ、前記第１の信号駆動回
路１３が対向して配置される周辺回路群１２の一方の側
の領域に設けられ、前記第２の信号駆動回路１４が、一
方の側と隣接し、かつ、各々対向して配置される周辺回
路群１２の他方の側の領域であって、該周辺回路群１２
に隣接する内部集積回路群１１の両端領域に設けられ、
前記第１の信号駆動回路１３と複数の第２の信号駆動回
路１４とが第１の信号配線ＭＬにより接続され、前記複
数の第２の信号駆動回路１４と内部集積回路群１１とが
第２の信号配線ＳＬにより接続されることを特徴とす
る。

【００１１】本発明の第２の半導体集積回路装置は前記
第２の信号駆動回路１４が内部集積回路群１１の両端領
域に隣接する周辺回路群１２内に設けられることを特徴
とする。本発明の第３の半導体集積回路装置は前記第２
の信号駆動回路１４間の第２の信号配線ＳＬが固定接続
されることを特徴とする。

【００１２】本発明の第４の半導体集積回路装置は前記
第２の信号駆動回路１４間の第２の信号配線ＳＬが、内
部集積回路群１１の中央付近で分離されることを特徴と
する。なお、本発明の第１〜第４の半導体集積回路装置
において、前記内部集積回路群１１の両側領域に設けら
れた複数の第２の信号駆動回路１４又は前記内部集積回
路群１１の両端領域に隣接する周辺回路群１２内に設け
られた第２の信号駆動回路１４に対して第１の信号配線
ＭＬが対称的に配線されることを特徴とする。

【００１３】また、本発明の第１〜第４の半導体集積回
路装置において、前記第１の信号配線ＭＬが、複数の第
２の信号駆動回路１４に接続される共通入力配線ｍＬの
中央付近に接続されることを特徴とする。さらに、本発
明の第１〜第４の半導体集積回路装置において、前記複
数の第２の信号駆動回路１４が一定間隔を保って配置さ
れ、前記複数の第２の信号駆動回路１４に対して共通入
力配線ｍＬが均等に接続されることを特徴とする。

【００１４】本発明の基準信号供給方法は外部入力した
基準信号ＣＫの第１の増幅処理をし、前記増幅処理され
た基準信号ＣＫを内部集積回路群１１の両側領域に分岐
処理をし、前記分岐された基準信号ＣＫの第２の増幅処
理をし、前記増幅された基準信号ＣＫを内部集積回路群
１１の両側領域から対称的に分配処理をすることを特徴
とする。

【００１５】なお、本発明の基準信号供給方法におい
て、前記分配処理の際に、増幅された基準信号ＣＫを内
部集積回路群１１に対して両端供給方式又は片側供給方
式を採用することを特徴とし、上記目的を達成する。

【００１６】

【作 用】本発明の第１の半導体集積回路装置によれ
ば、図１に示すように内部集積回路群１１及び周辺回路
群１２を具備し、第１の信号駆動回路１３が周辺回路群
１２の一方の側の領域に設けられ、第２の信号駆動回路
１４が周辺回路群１２の他方の側の領域であって、該周
辺回路群１２に隣接する内部集積回路群１１の両端領域
に設けられる。

【００１７】このため、第１の信号駆動回路１３や第２
の信号駆動回路１４に供給する電源配線を太幅配線とす
ることができ、それを周辺回路群１２のチャネル領域を
使用して配線することができる。このことで、該回路１
３に至る電源配線を十分に太く最も短い配線とすること
が可能となる。また、従来例のようなクロックセル等に
供給する電源配線が内部集積回路１１のチャネル領域を
占有することが無くなる。これにより、第２の信号駆動
回路１４により駆動可能な論理セル数を増加させること
が可能となる。

【００１８】さらに、第２の信号駆動回路１４が周辺回
路群１２に隣接する内部集積回路群１１の両端領域に設
けられるため、従来例のように内部集積回路群１１内に
第２の信号駆動回路１４を点在させることが無くなる。
このため、コンパイルドセル（ＲＡＭ，ＲＯＭ）等の大
型のセルを内部集積回路群１１内に容易に配置すること
が可能となり、ＬＳＩ装置の性能向上及びその高集積化
を図ることが可能となる。

【００１９】また、第１の信号駆動回路１３により基準
信号ＣＫが増幅されると、第１の信号駆動回路１３から
見て対称的に配線され、かつ、共通入力配線ｍＬの中央
付近に接続された第１の信号配線ＭＬを介して複数の第
２の信号駆動回路１４に基準信号ＣＫを供給することが
可能となる。さらに、一定間隔を保って配置され、か
つ、共通入力配線ｍＬが均等に接続された複数の第２の
信号駆動回路１４により基準信号ＣＫが増幅される。

【００２０】このため、内部集積回路群１１に対して櫛
形状に配線された第２の信号配線ＳＬに均一の基準信号
ＣＫを供給することが可能となる。また、内部集積回路
群１１に到達する基準信号ＣＫのバラツキを抑えること
が可能となる。これにより、信号遅延量が低減された基
準信号ＣＫに基づいて内部集積回路群１１により、各種
信号処理を行わせることが可能となる。このことで、第
１の信号駆動回路１３により駆動される論理回路数が増
加した場合であっても、信号遅延量を極力低減させるこ
とが可能となる。また、半導体集積回路の大規模化の要
求に十分対処することが可能となる。

【００２１】本発明の第２の半導体集積回路装置によれ
ば、第２の信号駆動回路１４が内部集積回路群１１の両
端領域に隣接する周辺回路群１２内に設けられる。例え
ば、駆動能力の高いバイポーラトランジスタを多く含ん
で第２の信号駆動回路１４を構成する場合には、電界効
果トランジスタを主要構成とする内部集積回路群１１と
分離される。

【００２２】このため、内部集積回路群１１のＬＳＩパ
ターンと第２の信号駆動回路１４を含む周辺回路群１２
のＬＳＩパターンの設計を分割して行うことができる。
また、第１の半導体集積回路装置と同様に、第２の信号
駆動回路１４に供給する電源配線を太幅配線とすること
ができ、それを周辺回路群１２のチャネル領域を使用し
て配線することができる。これにより、第２の信号駆動
回路１４への電源供給が容易となり、製造プロセスの簡
易化及び合理化が図れる。

【００２３】さらに、第１の半導体集積回路装置と異な
り、第２の信号駆動回路１４が内部集積回路群１１を占
有することが無くなり、ゲート搭載数の増加を図ること
が可能となる。これにより、コンパイルドセル等の大型
のセルを内部集積回路群１１内に自由に配置することが
可能となる。なお、本発明の第３の半導体集積回路装置
によれば、第２の信号駆動回路１４間の第２の信号配線
ＳＬが固定接続される。例えば、内部集積回路群１１の
一端の側に設けられた第２の信号駆動回路１４の出力部
が、他端の側に設けられた第２の信号駆動回路１４の出
力部に第２の信号配線ＳＬを介して接続され、その信号
配線ＳＬに内部集積回路群１１の論理セルが接続され
る。

【００２４】このため、内部集積回路群１１に対して基
準信号ＣＫを両端から供給する両端供給方式を構成する
ことができ、バラツキの少ない基準信号ＣＫを内部集積
回路群１１に供給することが可能となる。これにより、
タイミング差が最小限に抑制された基準信号ＣＫに基づ
いて内部集積回路群１１により、各種論理処理等を行わ
せることが可能となる。

【００２５】本発明の第４の半導体集積回路装置によれ
ば、第２の信号駆動回路１４間の第２の信号配線ＳＬ
が、内部集積回路群１１の中央付近で分離される。例え
ば、内部集積回路群１１の上部側に設けられた第２の信
号駆動回路１４に接続される第２の信号配線ＳＬが内部
集積回路群１１の中央付近まで配線されて終端され、そ
の信号配線ＳＬに内部集積回路群１１の上部領域の論理
セルが接続される。また、下部側に設けられた第２の信
号駆動回路１４に接続される第２の信号配線ＳＬが内部
集積回路群１１の中央付近まで配線されて終端され、そ
の信号配線ＳＬが内部集積回路群１１の下部領域の論理
セルに接続される。

【００２６】このため、内部集積回路群１１に対して基
準信号ＣＫを片側から供給する片側供給方式を構成する
ことができ、第２の信号配線ＳＬの幅を調整することに
よりバラツキの少ない基準信号ＣＫを内部集積回路群１
１に供給することが可能となる。これにより、タイミン
グ差が最小限に抑制された基準信号ＣＫに基づいて内部
集積回路群１１により、各種信号処理を行わせることが
可能となる。なお、内部集積回路群１１に対して分離櫛
形状に配線された第２の信号配線ＳＬでは、基準信号Ｃ
Ｋのシミュレーション処理を容易に行うことが可能とな
る。

【００２７】本発明の基準信号供給方法によれば、外部
入力した基準信号ＣＫの第１の増幅処理に基づいて、そ
の基準信号ＣＫを内部集積回路群１１の両側領域に分岐
処理をし、さらに、分岐された基準信号ＣＫの第２の増
幅処理に基づいて、その基準信号ＣＫを内部集積回路群
１１の両側領域から対称的に分配処理をしている。例え
ば、分配処理の際に、内部集積回路群１１に対して基準
信号ＣＫを両端から供給する両端供給方式又はそれを片
側から供給する片側供給方式が採用される。

【００２８】このため、両端供給方式では内部集積回路
群１１に対して固定配線された第２の信号配線ＳＬにお
いて、基準信号ＣＫのタイミング差を最小限に抑制する
ことが可能となる。また、片側供給方式では内部集積回
路群１１に対して分離櫛形状に配線された第２の信号配
線ＳＬにおいて、基準信号ＣＫのシミュレーション処理
を容易に行うことが可能となる。

【００２９】これにより、信号遅延量が低減された基準
信号ＣＫに基づいて内部集積回路群１１により、各種信
号処理を行わせることが可能となる。また、論理回路数
が増加した場合であっても、信号遅延量を極力低減させ
ることが可能となる。このことで、半導体集積回路の高
機能化及び大規模化の要求に十分対処することが可能と
なる。

【００３０】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜10は、本発明の実施例に係る半
導体集積回路装置及び基準信号供給方法を説明する図で
ある。 （１）第１の実施例の説明 図２は、本発明の第１の実施例に係るＳＯＧ型ゲートア
レイの構成図であり、図３は、そのクロック入力ドライ
バの構成図であり、図４は、そのコラムドライバの構成
図である。また、図５は第１の実施例に係るクロック配
線の構成図であり、図６は、そのクロックスキューの説
明図であり、図７は、本発明の各実施例に係るディレイ
タイムのシミュレーション特性図をそれぞれ示してい
る。

【００３１】例えば、ＳＯＧタイプ（Ｓea Ｏf Ｇate
；ゲート敷き詰め方式）の第１のゲートアレイ２０は
図２において、内部論理回路２１，Ｉ／Ｏ領域２２，ク
ロック入力ドライバ２３及びコンパイルドセル２５が設
けられて成る。すなわち、内部論理回路２１，コンパイ
ルドセル２５は内部集積回路群１１の一例であり、基準
信号ＣＫの一例となるクロック信号に基づいて各種信号
処理をするゲートアレイである。例えば、内部論理回路
２１は破線円内図に示すように、論理セル21Ａから成
り、コラムドライバ２４とクロックネット（第２の信号
配線）ＳＬを介して接続される。論理セル21Ａは，例え
ば、フリップ・フロップ回路等から成る。

【００３２】Ｉ／Ｏ領域２２は周辺回路群１２の一例で
あり、内部論理回路２１の周辺に設けられる。例えば、
Ｉ／Ｏ領域２２は当該ゲートアレイの入力データ，制御
信号を入力したり、内部論理回路２１で処理された出力
データ，出力制御信号等を外部に出力する回路配置領域
である。クロック入力ドライバ２３は第１の信号駆動回
路１３の一例であり、外部から入力されたクロック信号
ＣＫを増幅する回路である。クロック入力ドライバ２３
は、内部論理回路２１の周辺，例えば、図２においてチ
ップ外枠に近いＩ／Ｏ領域２２とＩ／Ｏ領域２２との間
に配置される。なお、その内部回路については、図３に
おいて詳述する。

【００３３】また、破線円内図において、コラムドライ
バ２４は複数の第２の信号駆動回路１４の一例であり、
クロック入力ドライバ２３から分配されるクロック信号
ＣＫを増幅する回路である。コラムドライバ２４は，例
えば、内部論理回路２１のゲートアレイの上辺，下辺の
領域のＣＭＯＳトランジスタ回路を使用して構成する。
本発明の実施例では、基本セル８×２段＝１６〔ＢＣ〕
を使用したダブルカラム方式を採る。なお、その内部回
路については、図４において詳述する。

【００３４】コンパイルドセル２５はＲＯＭ（読出し専
用メモリ）やＲＡＭ（随時書込み／読出し可能なメモ
リ）から成り、内部論理回路２１に必要な制御データ
や、論理演算結果データを記憶する回路である。図３
は、本発明の各実施例に係るクロック入力ドライバの構
成図である。図３において、クロック入力ドライバ２３
は１２個のバイポーラトランジスタＱ１〜Ｑ12と、３個
のｐ型電界効果トランジスタＭP2〜ＭP4と、６個のｎ型
電界効果トランジスタＭN1〜ＭN6と、５個の抵抗Ｒ１〜
Ｒ５と、ダイオードＤ１から成る。例えば、トランジス
タＱ１，Ｑ２，Ｑ12，抵抗Ｒ１及びダイオードＤ１は入
力トランジスタ回路を構成し、該回路が電源線ＶCCと接
地線ＶEE間に接続される。ダイオードＤ１及びトランジ
スタＱ12はＥＳＤ（静電破壊）保護に使用している。ト
ランジスタＱ３〜Ｑ５，抵抗Ｒ２〜Ｒ４は差動増幅回路
を構成し、基準電圧ＶBB３及びバイアス電圧ＶCSに基づ
いてＥＣＬレベルのクロック信号ＣＫの差動増幅をし、
その差動信号を次段の出力駆動回路に出力する。

【００３５】トランジスタＱ６，Ｑ７，ＭP2〜ＭP4，Ｍ
N1〜ＭN6，抵抗Ｒ５は出力駆動回路を構成し、差動増幅
回路から出力される差動信号を増幅し、出力トランジス
タＱ８〜Ｑ11に出力する。これにより、出力トランジス
タＱ８，Ｑ９，Ｑ10，Ｑ11のエミッタ・コレクタ接続
点，すなわち、出力点ＹからＣＭＯＳレベルに増幅され
たクロック信号ＣＫを出力することができる。

【００３６】図４は、本発明の各実施例に係るコラムド
ライバの構成図である。図４において、１本のクロック
ネット当たりのコラムドライバ２４は，例えば、１個の
入力バッファ部24Ａ及び４個の出力バッファ部24Ｂから
成る。入力バッファ部24ＡはトランジスタＭP1，ＭN1か
ら成るＣＭＯＳトランジスタ回路を構成し、該回路が電
源線ＶDDと接地線ＶSS間に接続される。当該入力バッフ
ァ部24ＡはＣＭＯＳレベルのクロック信号ＣＫを反転し
て、それを４個の出力バッファ部24Ｂに出力する。１個
の出力バッファ部24Ｂは２個のバイポーラトランジスタ
Ｑ１，Ｑ２と、３個のｐ型電界効果トランジスタＭP1〜
ＭP3と、３個のｎ型電界効果トランジスタＭN1〜ＭN3
と、１個の抵抗Ｒから成る。

【００３７】４個の出力バッファ部24Ｂは並列に接続さ
れ、その駆動能力を高めている。なお、出力バッファ部
24Ｂは４個に限定されることなく、クロックネットＳＬ
に接続される論理セル数に応じてその並列個数を調整す
る。出力バッファ部24Ｂの出力点ＸはクロックネットＳ
Ｌに接続される。これにより、出力点Ｘから増幅された
クロック信号ＣＫをクロックネットＳＬに出力すること
ができる。

【００３８】また、図５は、本発明の第１の実施例に係
るＳＯＧ型ゲートアレイのクロック配線の構成図であ
る。図５において、第１の実施例では１個のクロック入
力ドライバ２３と１４個のコラムドライバ２４とが設け
られる。クロック入力ドライバ２３はＩ／Ｏ領域２２の
一方の側，例えば、内部論理回路２１の左側の領域に設
けられる。

【００３９】なお、コラムドライバ２４については説明
の都合上及び図面掲載上、１４個と限定したが、実際に
はゲート規模によって大きく異なる。例えば、ゲート数
４０Ｋ（×1000）では、４３×２＝８６個のドライバが
具備され、８０Ｋでは、６２×２＝１２４個のドライバ
が具備され、１６０Ｋでは、８５×２＝１７０個が具備
される。

【００４０】コラムドライバ２４はＩ／Ｏ領域２２の他
方の側，例えば、内部論理回路２１の上辺，下辺の領域
であって、該Ｉ／Ｏ領域２２に隣接する領域に７個づつ
設けられる。クロック入力ドライバ２３と１４個のコラ
ムドライバ２４とはクロック配線ＭＬにより接続され、
各コラムドライバ２４と内部論理回路２１とがクロック
ネットＳＬにより接続される。

【００４１】ここで、内部論理回路２１の上辺，下辺の
領域に設けられた７個のコラムドライバ２４に対してク
ロック配線ＭＬが対称的に配線される。例えば、配線の
長さ，配線の幅を規定し、その製造条件が揃えられる。
また、１４個のコラムドライバ２４は一定間隔を保って
配置され、上辺，下辺の領域のコラムドライバ２４に対
して共通入力配線ｍＬが均等に接続される。

【００４２】例えば、クロック入力ドライバ２３から分
岐されたクロック配線ＭＬを共通入力配線ｍＬ１の中央
付近に接続する。図５において、共通入力配線ｍＬ１は
内部論理回路２１の上側部に配置された７個（説明上及
び図面掲載上の数）のコラムドライバ２４に接続され、
クロック入力ドライバ２３により増幅されたクロック信
号ＣＫを入力するラインである。例えば、左側から４番
目の中央に位置するコラムドライバ２４の供給点ｐに配
線ＭＬが接続される。

【００４３】同様に、クロック入力ドライバ２３から分
岐されたクロック配線ＭＬは共通入力配線ｍＬ２の中央
付近，すなわち、下側部に配置された７個のコラムドラ
イバ２４の供給点ｑに配線ＭＬが接続される。これによ
り、櫛形状に配線されたクロックネットＳＬを介して内
部論理回路２１にクロックスキュー（ディレイスキュー
ともいう）が低減されたクロック信号ＣＫを供給するこ
とが可能となる。

【００４４】例えば、図６（Ａ）において、ＥＣＬレベ
ル（ＥＩ）のクロック信号ＣＫがクロック入力ドライバ
２３に入力されると、それがＣＭＯＳレベルに増幅され
てクロック入力ドライバ２３から複数のコラムドライバ
２４に出力される。これによりクロック信号ＣＫが分配
される。このため、内部論理回路内のフリップ・フロッ
プ回路Ｆ／Ｆに対して櫛形状に配線されたクロックネッ
トＳＬを介して、均一のクロック信号ＣＫを供給するこ
とが可能となり、当該回路Ｆ／Ｆに到達するクロック信
号ＣＫのバラツキを抑えることが可能となる。

【００４５】ここで、クロックスキューとはクロック信
号ＣＫの供給点から需給点に至る時間差をいい、図６
（Ｂ）の動作波形図において、ＥＣＬレベル（ＥＩ）の
クロック信号ＣＫの入力時刻から内部論理回路内のフリ
ップ・フロップ回路Ｆ／ＦのＣＬＫ入力時刻までの遅延
時間（ディレイタイム）Ｔpdに依存する。なお、図７
は、本発明の第１の実施例に係るディレイタイムのシミ
ュレーション特性図であり、図７において、横軸はクロ
ックネットＳＬの長さ〔ｍｍ〕であり、縦軸はディレイ
タイム〔ｎｓ〕をそれぞれ示している。

【００４６】特性Ａ〜Ｃはクロック信号ＣＫの片側供給
方式の場合であり、特性Ｄ〜Ｆはその両端供給方式の場
合である。また、特性Ａ，Ｄは内部論理回路内のフリッ
プ・フロップ回路Ｆ／Ｆを６０個接続した場合のディレ
イタイムのシミュレーション特性であり、特性Ｂ，Ｅは
フリップ・フロップ回路Ｆ／Ｆを３０個接続した場合の
ディレイタイムのシミュレーション特性であり、特性
Ｃ，Ｆはフリップ・フロップ回路Ｆ／Ｆを１５個接続し
た場合のディレイタイムのシミュレーション特性をそれ
ぞれ示している。

【００４７】このようにして、本発明の第１の実施例に
係るＳＯＧ型ゲートアレイによれば、図２〜７に示すよ
うに、内部論理回路２１及びＩ／Ｏ領域２２を具備し、
クロック入力ドライバ２３がＩ／Ｏ領域２２の一方の側
の領域に設けられ、コラムドライバ２４がＩ／Ｏ領域２
２の他方の側の領域であって、該Ｉ／Ｏ領域２２に隣接
する内部論理回路２１の両端領域に設けられる。

【００４８】このため、クロック入力ドライバ２３に供
給する電源配線（ＶCC）を太幅配線とすることができ、
それをＩ／Ｏ領域２２のチャネル領域を使用して配線す
ることができる。例えば、クロック信号ＣＫの外部端子
とクロック入力ドライバ２３との間が最短距離となるよ
うに、該ドライバ２３をＩ／Ｏ領域２２とＩ／Ｏ領域２
２との間の領域に配置することで、それに至る電源配線
を十分に太く最も短い配線とすることが可能となる。

【００４９】また、コラムドライバ２４をＩ／Ｏ領域２
２に極めて近い内部論理回路２１の上辺，下辺の領域に
配置することで、電源配線（ＶDD）を太幅配線とするこ
とができ、しかも、コラムドライバ２４への電源供給が
従来例に比べて容易となる。さらに、従来例のようなク
ロックセル等に供給する電源配線が内部論理回路２１の
チャネル領域を占有することが無くなる。これにより、
コラムドライバ２４により駆動可能な論理セル数を向上
させることが可能となる。また、内部論理回路２１のゲ
ート搭載数の増加を図ることが可能となる。

【００５０】なお、コラムドライバ２４がＩ／Ｏ領域２
２に隣接する内部論理回路２１の上下領域に設けられる
ため、従来例のように内部論理回路２１内にコラムドラ
イバ２４を点在させることが無くなる。このため、コン
パイルドセル（ＲＡＭ，ＲＯＭ）等の大型のセルを内部
論理回路２１内に容易に配置することが可能となる。ま
た、本発明の実施例では外部から入力されたクロック信
号ＣＫがクロック入力ドライバ２３を介し、上下対称な
クロックネットＭＬ，ｍＬにより、コラムドライバ２４
まで、同じ幅，同じ長さ，同じ形で固定配線され、その
先の内部論理回路部２１のＦ／Ｆ回路にも同じく、一定
形状でクロック信号を伝達することが可能なる。このた
め、クロックスキューを極力低減することができ、これ
により、ＬＳＩ装置の性能向上及びその高集積化を図る
ことが可能となる。

【００５１】（２）第２の実施例の説明 図８は、本発明の第２の実施例に係るＳＯＧ型ゲートア
レイの構成図を示している。第２の実施例では第１の実
施例と異なり、クロックネットＳＬが、内部論理回路３
１の中央付近で分離されるものである。すなわち、ＳＯ
Ｇタイプの第２のゲートアレイ３０は図８において、内
部論理回路３１，クロック入力ドライバ３３及びコラム
ドライバ３４が設けられて成る。内部論理回路３１は基
準信号ＣＫに基づいて各種信号処理をするゲートアレイ
である。

【００５２】例えば、内部論理回路３１は論理セル31Ａ
から成り、コラムドライバ３４とクロックネットＳＬを
介して接続される。第３の実施例では第１の実施例と同
様に、１個のクロック入力ドライバ３３と１４個のコラ
ムドライバ３４とが設けられる。クロック入力ドライバ
３３は外部から入力されたクロック信号ＣＫを増幅する
回路であり、チップ外枠に近いＩ／Ｏ領域に配置され
る。なお、その内部回路については、第１の実施例と同
様である。

【００５３】また、コラムドライバ３４はクロック入力
ドライバ３３から分配されるクロック信号ＣＫを増幅す
る回路である。コラムドライバ３４は内部論理回路３１
の上辺，下辺の領域であって、該Ｉ／Ｏ領域に隣接する
部分に７個づつ設けられる。クロック入力ドライバ３３
と１４個のコラムドライバ３４とはクロック配線ＭＬに
より接続され、上辺のコラムドライバ３４と上半分の内
部論理回路３１とがクロックネットＳＬ１により接続さ
れる。また、下辺のコラムドライバ３４と下半分の内部
論理回路３１とがクロックネットＳＬ２により接続され
る。

【００５４】ここで、内部論理回路３１の上辺，下辺の
領域に設けられた７個のコラムドライバ３４に対してク
ロック配線ＭＬが第１の実施例と同様に対称的に配線さ
れる。また、１４個のコラムドライバ３４は一定間隔を
保って配置され、上辺，下辺の領域のコラムドライバ３
４に対して共通入力配線ｍＬが均等に接続される。例え
ば、クロック入力ドライバ３３から分岐されたクロック
配線ＭＬが共通入力配線ｍＬ１やｍＬ２の中央付近に接
続される。これにより、分離櫛形状に配線されたクロッ
クネットＳＬを介して内部論理回路３１にクロックスキ
ューが低減されたクロック信号ＣＫを供給することが可
能となる。その他の構成，機能は第１，第２の実施例と
同様であるため、その説明を省略する。

【００５５】このようにして、本発明の第２の実施例に
係るＳＯＧ型ゲートアレイによれば、図８に示すよう
に、内部論理回路３１の上辺のコラムドライバ３４に接
続されたクロックネットＳＬ１が内部論理回路３１の中
央付近まで配線されて終端され、そのクロックネットＳ
Ｌ１に内部論理回路３１の上部領域の論理セルが接続さ
れる。

【００５６】また、その下辺のコラムドライバ３４に接
続されたクロックネットＳＬ２が内部論理回路３１の中
央付近まで配線されて終端され、そのクロックネットＳ
Ｌ２が内部論理回路３１の下部領域の論理セルにそれぞ
れ接続される。このため、上側のクロックネットＳＬ
１，下側のクロックネットＳＬ２が独立した形となり、
内部論理回路３１に対してクロック信号ＣＫを片側から
供給する片側供給方式を構成することができ、クロック
ネットＳＬ１，ＳＬ２の幅を調整することにより、バラ
ツキの少ないクロック信号ＣＫを内部論理回路３１に供
給することが可能となる。

【００５７】これにより、タイミング差が最小限に抑制
されたクロック信号ＣＫに基づいて内部論理回路３１に
より、各種信号処理を行わせることが可能となる。な
お、内部論理回路３１に対して分離櫛形状に配線された
クロックネットＳＬでは、内部セルのディレイ評価に係
るＲＣディレー計算が対応し易くなり、その論理シミュ
レーション処理を容易に行うことが可能となる。

【００５８】例えば、図７に示したように、論理セル
（フリップ・フロップ回路Ｆ／Ｆ）をダミー負荷として
容量調整を行えば、各コラムドライバ列でのゲート遅延
時間を任意に調整することが可能となる。また、クロッ
クネットＳＬ１，ＳＬ２を太幅配線すること，例えば、
通常の３倍程度に配線を太くすると、配線容量で、約
１．３倍程度に、配線抵抗で１／３に改善することがで
き、そのディレイスキューを低減することが可能とな
る。

【００５９】（３）第３の実施例の説明 図９は、本発明の第３の実施例に係るＳＯＧ型ゲートア
レイの構成図である。図９において、第３の実施例では
第１，第２の実施例と異なり、コラムドライバ４４が内
部論理回路４１の両端領域に隣接するＩ／Ｏ領域内に設
けられ、コラムドライバ４４間のクロックネットＳＬが
固定接続される。

【００６０】すなわち、ＳＯＧタイプの第３のゲートア
レイ４０は図９において、内部論理回路４１，クロック
入力ドライバ４３，コラムドライバ４４及びコンパイル
ドセル４５が設けられて成る。内部論理回路４１は基準
信号ＣＫに基づいて各種信号処理をするゲートアレイで
ある。例えば、内部論理回路４１はフリップ・フロップ
回路Ｆ／Ｆ等の論理セル41Ａから成り、コラムドライバ
４４とクロックネットＳＬを介して接続される。また、
第１の実施例と同様に、１個のクロック入力ドライバ４
４と１４個のコラムドライバ４４とが設けられる。

【００６１】クロック入力ドライバ４４は外部から入力
されたクロック信号ＣＫを増幅する回路であり、チップ
外枠に近いＩ／Ｏ領域と内部領域との間に配置される。
なお、その内部回路については、第１の実施例と同様で
ある。また、コラムドライバ４４はクロック入力ドライ
バ４４から分配されるクロック信号ＣＫを増幅する回路
である。例えば、駆動能力の高いバイポーラトランジス
タを多くしてコラムドライバ４４を構成する場合には、
その主要部が電界効果トランジスタから構成される内部
論理回路３１の分離配置される。これにより、バイポー
ラトランジスタが多くなるコラムドライバ４４を周辺領
域のＥＣＬ回路のＬＳＩパターンと同様に設計をするこ
とができる。

【００６２】すなわち、コラムドライバ４４は第１，第
２の実施例と異なり内部論理回路４１の上辺，下辺に最
も近接するＩ／Ｏ領域に７個づつ設けられる。また、ク
ロック入力ドライバ４４と１４個のコラムドライバ４４
とはクロック配線ＭＬにより接続され、上辺のコラムド
ライバ４４と下辺のコラムドライバ４４とがクロックネ
ットＳＬにより接続される。そのクロックネットＳＬに
内部論理回路４１が接続される。その他の構成，機能は
第１，第２の実施例と同様であるため、その説明を省略
する。

【００６３】このようにして、本発明の第３の実施例に
係るＳＯＧ型ゲートアレイによれば、図９に示すよう
に、コラムドライバ４４が内部論理回路４１の両端領域
に隣接するＩ／Ｏ領域内に設けられ、コラムドライバ４
４間のクロックネットＳＬが固定接続される。例えば、
外部入力したクロック信号ＣＫがクロック入力ドライバ
４４により入力増幅されると、そのクロック信号ＣＫが
内部論理回路４１の両側領域に設けられたコラムドライ
バ４４に分岐処理され、その分岐されたクロック信号Ｃ
Ｋがコラムドライバ４４により副増幅処理され、その増
幅されたクロック信号ＣＫが内部論理回路４１の両側領
域から対称的に分配処理（両端供給方式）される。

【００６４】このため、両端供給方式では内部論理回路
４１に対して固定配線されたクロックネットＳＬにおい
て、クロック信号ＣＫのタイミング差を最小限に抑制す
ることが可能となる。このことで、第１の実施例と同様
に、コラムドライバ４４に供給する電源配線を太幅配線
とすることができ、それをＩ／Ｏ領域のチャネル領域を
使用して配線することができる。また、コラムドライバ
４４への電源供給が容易となり、製造プロセスの簡易化
及び合理化が図れる。

【００６５】さらに、第１の実施例と異なり、コラムド
ライバ４４が内部論理回路４１を占有することが無くな
り、ゲート搭載数の増加を図ることが可能となる。これ
により、コンパイルドセル等の大型のセルを内部論理回
路４１内に自由に配置することが可能となる。 （４）第４の実施例の説明 図10は、本発明の第４の実施例に係るＳＯＧ型ゲートア
レイの構成図である。図５において、第４の実施例で
は、第１〜第３の実施例と異なり、コラムドライバ５４
が内部論理回路５１の両端領域に隣接するＩ／Ｏ領域と
内部領域との間に設けられ、該ドライバ５４間のクロッ
クネットＳＬが、内部論理回路５１の中央付近で分離さ
れるものである。

【００６６】すなわち、ＳＯＧタイプの第５のゲートア
レイ５０は図10において、内部論理回路５１，クロック
入力ドライバ５３及びコラムドライバ５４が設けられて
成る。内部論理回路５１は基準信号ＣＫに基づいて各種
信号処理をするゲートアレイである。例えば、内部論理
回路５１はフリップ・フロップ回路Ｆ／Ｆ等の論理セル
51Ａから成り、コラムドライバ５４とクロックネットＳ
Ｌを介して接続される。また、第１の実施例と同様に、
１個のクロック入力ドライバ５３と１４個のコラムドラ
イバ５４とが設けられる。

【００６７】クロック入力ドライバ５３は外部から入力
されたクロック信号ＣＫを増幅する回路であり、チップ
外枠に近いＩ／Ｏ領域に配置される。なお、その内部回
路については、第１の実施例と同様である。また、コラ
ムドライバ５４はクロック入力ドライバ５３から分配さ
れるクロック信号ＣＫを増幅する回路である。例えば、
第３の実施例と同様に内部論理回路５１の上辺，下辺に
最も近接するＩ／Ｏ領域に７個づつ設けられる。また、
上辺のコラムドライバ５４と上半分の内部論理回路５１
とがクロックネットＳＬ１により接続される。また、下
辺のコラムドライバ５４と下半分の内部論理回路５１と
がクロックネットＳＬ２により接続される。その他の構
成，機能は第１〜第３の実施例と同様であるため、その
説明を省略する。

【００６８】このようにして、本発明の第４の実施例に
係るＳＯＧ型ゲートアレイによれば、図10に示すよう
に、コラムドライバ５４が内部論理回路５１の両端領域
に隣接するＩ／Ｏ領域内に設けられ、コラムドライバ５
４間のクロックネットＳＬ１，ＳＬ２が内部論理回路５
１の中央付近で分離される。このため、内部論理回路５
１に対してクロック信号ＣＫを片側から供給する片側給
電方式を構成することができ、クロックネットＳＬ１，
ＳＬ２の幅を調整することによりバラツキの少ないクロ
ック信号ＣＫを内部論理回路５１に供給することが可能
となる。

【００６９】これにより、タイミング差が最小限に抑制
されたクロック信号ＣＫに基づいて内部論理回路５１に
より、各種信号処理を行わせることが可能となる。な
お、内部論理回路５１に対して分離櫛形状に配線された
クロックネットＳＬでは、クロック信号ＣＫのシミュレ
ーション処理を容易に行うことが可能となる。

【００７０】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、内部集積回路群及び周辺回路群を
具備し、第１の信号駆動回路が周辺回路群の一方の側の
領域に設けられ、第２の信号駆動回路が内部集積回路群
の両端領域、又は、内部集積回路群に隣接する周辺回路
群内に設けられる。

【００７１】このため、基準信号を増幅する第１の信号
駆動回路や第２の信号駆動回路に供給する電源配線を太
幅配線とすることができ、しかも、それを周辺回路群の
チャネル領域を使用して配線することができる。このこ
とで、該回路に至る電源配線を十分に太く最も短い配線
とすることが可能となり、製造プロセスの簡易化及び合
理化が図れる。

【００７２】さらに、本発明の半導体集積回路装置によ
れば、第１の信号駆動回路から見て対称的に配線され、
かつ、共通入力配線の中央付近に接続された第１の信号
配線を介して基準信号が複数の第２の信号駆動回路に供
給される。このため、内部集積回路群に対して櫛形状に
配線された第２の信号配線に均一の基準信号を供給する
ことが可能となり、内部集積回路群に到達する基準信号
のバラツキを抑えることが可能となる。

【００７３】また、本発明の半導体集積回路装置によれ
ば、第２の信号駆動回路間の信号配線が固定接続又は内
部集積回路群の中央付近で分離される。このため、内部
集積回路群に対して基準信号を両端から供給する両端供
給方式又は内部集積回路群に対して基準信号を片側から
供給する片側供給方式を構成することができ、第２の信
号配線の幅を調整することによりバラツキの少ない基準
信号を内部集積回路群に供給することが可能となる。ま
た、内部集積回路群に対して分離櫛形状に配線された第
２の信号配線では、基準信号のシミュレーション処理を
容易に行うことが可能となる。

【００７４】これにより、従来例のようなクロックセル
の電源配線が内部集積回路のチャネル領域を占有するこ
とが無くなり、第２の信号駆動回路により駆動可能な論
理セル数を増加させることが可能となる。このことで、
コンパイルドセル（ＲＡＭ，ＲＯＭ）等の大型のセルを
内部集積回路群内に容易かつ自由に配置することが可能
となる。

【００７５】さらに、本発明の基準信号供給方法によれ
ば、外部入力した基準信号の増幅処理に基づいて、それ
を内部集積回路群の両側領域に分岐処理をし、その基準
信号を内部集積回路群の両側領域から対称的に増幅分配
処理をしている。このため、両端供給方式や片側供給方
式によりタイミング差が最小限に抑制された基準信号に
基づいて内部集積回路群により、各種論理処理等を行う
ことが可能となる。また、内部集積回路群の論理回路数
が増加した場合であっても、信号遅延量を極力低減させ
ることが可能となる。

【００７６】これにより、クロックスキューが低減され
た基準信号に基づいて各種論理処理をする高性能かつ大
規模な半導体集積回路装置の提供に寄与するところが大
きい。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置及び基準信号
供給方法の原理図である。

【図２】本発明の第１の実施例に係るＳＯＧ型ゲートア
レイの構成図である。

【図３】本発明の各実施例に係るクロック入力ドライバ
の構成図である。

【図４】本発明の各実施例に係るコラムドライバの構成
図である。

【図５】本発明の第１の実施例に係るＳＯＧ型ゲートア
レイのクロック配線の構成図である。

【図６】本発明の第１の実施例に係るクロックスキュー
の説明図である。

【図７】本発明の各実施例に係るディレイタイムのシミ
ュレーション特性図である。

【図８】本発明の第２の実施例に係るＳＯＧ型ゲートア
レイの構成図である。

【図９】本発明の第３の実施例に係るＳＯＧ型ゲートア
レイの構成図である。

【図10】本発明の第４の実施例に係るＳＯＧ型ゲートア
レイの構成図である。

【図11】従来例に係る半導体集積回路装置の構成図及び
そのクロック供給方法の説明図である。

【符号の説明】

１１…内部集積回路群、 １２…周辺回路群、 １３，１４…第１，第２の信号駆動回路、 ＭＬ…第１の信号配線、 ＳＬ…第２の信号配線、 ｍＬ…共通入力配線、 ＣＫ…基準信号（クロック信号）。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基準信号（ＣＫ）に基づいて各種信号処
   理をする内部集積回路群（１１）と、前記内部集積回路
   群（１１）の周辺に設けられた周辺回路群（１２）とを
   具備し、 前記基準信号（ＣＫ）を増幅する第１の信号駆動回路
   （１３）と複数の第２の信号駆動回路（１４）とが設け
   られ、前記第１の信号駆動回路（１３）が対向して配置
   される周辺回路群（１２）の一方の側の領域に設けら
   れ、 前記第２の信号駆動回路（１４）が、一方の側と隣接
   し、かつ、各々対向して配置される周辺回路群（１２）
   の他方の側の領域であって、該周辺回路群（１２）に隣
   接する内部集積回路群（１１）の両端領域に設けられ、 前記第１の信号駆動回路（１３）と複数の第２の信号駆
   動回路（１４）とが第１の信号配線（ＭＬ）により接続
   され、前記複数の第２の信号駆動回路（１４）と内部集
   積回路群（１１）とが第２の信号配線（ＳＬ）により接
   続されることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、対向する前記第２の信号駆動回路（１４）間の第
   ２の信号配線（ＳＬ）が接続されることを特徴とする半
   導体集積回路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置にお
   いて、前記第２の信号駆動回路（１４）間の第２の信号
   配線（ＳＬ）が、内部集積回路群（１１）の中央付近で
   分離されることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１〜３記載の半導体集積回路装置
   において、前記内部集積回路群（１１）の両側領域に設
   けられた複数の第２の信号駆動回路（１４）又は前記内
   部集積回路群（１１）の両端領域に隣接する周辺回路群
   （１２）内に設けられた第２の信号駆動回路（１４）に
   対して第１の信号配線（ＭＬ）が対称的に配線されるこ
   とを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１〜３記載の半導体集積回路装置
   において、前記第１の信号配線（ＭＬ）が、複数の第２
   の信号駆動回路（１４）に接続される共通入力配線（ｍ
   Ｌ）の中央付近に接続され、 前記複数の第２の信号駆動回路（１４）が一定間隔を保
   って配置され、前記複数の第２の信号駆動回路（１４）
   に対して共通入力配線（ｍＬ）が均等に接続されること
   を特徴とする半導体集積回路装置。
6. 【請求項６】 外部入力した基準信号（ＣＫ）の第１の
   増幅処理をし、前記増幅処理された基準信号（ＣＫ）を
   内部集積回路群（１１）の両側領域に分岐処理をし、前
   記分岐された基準信号（ＣＫ）の第２の増幅処理をし、
   前記増幅された基準信号（ＣＫ）を内部集積回路群（１
   １）の両側領域から対称的に分配処理をすることを特徴
   とする基準信号供給方法。