JPS6387745A - マスタスライス方式大規模半導体集積回路装置の製造方法 - Google Patents
マスタスライス方式大規模半導体集積回路装置の製造方法Info
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- JPS6387745A JPS6387745A JP23408186A JP23408186A JPS6387745A JP S6387745 A JPS6387745 A JP S6387745A JP 23408186 A JP23408186 A JP 23408186A JP 23408186 A JP23408186 A JP 23408186A JP S6387745 A JPS6387745 A JP S6387745A
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- impurity diffusion
- diffusion layer
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000000034 method Methods 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000002844 melting Methods 0.000 claims description 13
- 230000008018 melting Effects 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 238000002955 isolation Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はバイポーラ論理回路で構成されたマスタスラ
イス方式大規模半導体集積回路装置の製造方法に関し、
特に抵抗の形成方法に関するものである。
イス方式大規模半導体集積回路装置の製造方法に関し、
特に抵抗の形成方法に関するものである。
第３図は従来のマスタスライス方式ＬＳＩの概念図であ
り、図において、６はＬＳＩ、７は複数個のトランジス
タおよび抵抗等から構成されたセルである。また第４図
は従来のセルを示す概念図であり、図中８はトランジス
タ、９は抵抗である。
り、図において、６はＬＳＩ、７は複数個のトランジス
タおよび抵抗等から構成されたセルである。また第４図
は従来のセルを示す概念図であり、図中８はトランジス
タ、９は抵抗である。
一般にマスタスライス方式ＬＳＩは、第３図に示す様に
、複数個のトランジスタおよび抵抗等から構成されるセ
ルを共通パターンにして構成される。バイポーラ論理回
路、たとえばエミッタ結合型論理回路では多種類の抵抗
を使用するため、種々の論理を構成するには、第４図に
示す様に、あらかじめ回路素子を形成するマスタ工程で
セル内に多種類の抵抗を作りつけておく必要があった。
、複数個のトランジスタおよび抵抗等から構成されるセ
ルを共通パターンにして構成される。バイポーラ論理回
路、たとえばエミッタ結合型論理回路では多種類の抵抗
を使用するため、種々の論理を構成するには、第４図に
示す様に、あらかじめ回路素子を形成するマスタ工程で
セル内に多種類の抵抗を作りつけておく必要があった。
ところがこの方式では論理の構成に制限があり、素子の
利用効率が悪いため、マスタ工程でトランジスタのみ共
通パターンとし、抵抗は素子間を配線するスライス工程
で多結晶シリコンによって形成するという方法が考えら
れている。
利用効率が悪いため、マスタ工程でトランジスタのみ共
通パターンとし、抵抗は素子間を配線するスライス工程
で多結晶シリコンによって形成するという方法が考えら
れている。
従来のマスタスライス方式大規模半導体集積回路装置の
製造方法は以上のように構成されているので、多結晶シ
リコン層を形成する工程からスライス工程に含まなけれ
ばならず、スライス工程の増加による製造期間の増加、
製造コストの増加が生じるという欠点があった。
製造方法は以上のように構成されているので、多結晶シ
リコン層を形成する工程からスライス工程に含まなけれ
ばならず、スライス工程の増加による製造期間の増加、
製造コストの増加が生じるという欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、スライス工程の増加を少なくできるとともに
、素子の利用効率の高いマスタスライス方式大規模半導
体集積回路装置の製造方法を得ることを目的とする。
たもので、スライス工程の増加を少なくできるとともに
、素子の利用効率の高いマスタスライス方式大規模半導
体集積回路装置の製造方法を得ることを目的とする。
この発明にかかるマスタスライス方式大規模半導体集積
回路装置の製造方法は、マスタ工程に半導体基板上に不
純物拡散層による抵抗素子を形成する工程を含み、スラ
イス工程に上記抵抗素子が所望の抵抗値を得るよう上記
不純物拡散層上に選択的に高融点金属シリサイド層を形
成する工程を含むようにしたものである。
回路装置の製造方法は、マスタ工程に半導体基板上に不
純物拡散層による抵抗素子を形成する工程を含み、スラ
イス工程に上記抵抗素子が所望の抵抗値を得るよう上記
不純物拡散層上に選択的に高融点金属シリサイド層を形
成する工程を含むようにしたものである。
この発明においては、マスタ工程で形成した不純物拡散
層による抵抗素子の抵抗値を、スライス工程で選択的に
形成する高融点金属シリサイド層のパターンを変化させ
ることにより、所望の値にすることができる。
層による抵抗素子の抵抗値を、スライス工程で選択的に
形成する高融点金属シリサイド層のパターンを変化させ
ることにより、所望の値にすることができる。
以下、この発明の一実施例を図について説明する。′第
１図は本発明の一実施例によるマスタスライス方式大規
模半導体集積回路装置の製造方法を説明するための断面
図であり、図において、１は素子分離領域、２は不純物
拡散層、３は高融点金属シリサイド層、４は絶縁膜、５
ａは開口部、５は電極である。
１図は本発明の一実施例によるマスタスライス方式大規
模半導体集積回路装置の製造方法を説明するための断面
図であり、図において、１は素子分離領域、２は不純物
拡散層、３は高融点金属シリサイド層、４は絶縁膜、５
ａは開口部、５は電極である。
次に製造方法について説明する。
本実施例の製造方法では、まずマスタ工程において、半
導体基板上で半導体素子を電気的に分離するための素子
分離領域１及び不純物拡散層２を半導体基板上に形成す
る。
導体基板上で半導体素子を電気的に分離するための素子
分離領域１及び不純物拡散層２を半導体基板上に形成す
る。
そしてスライス工程において、上記不純物拡散層２上に
選択的に高融点金属シリサイドＭ３を形成し、該高融点
金属シリサイド層３を覆って全面に絶縁膜４を形成し、
その後、半導体素子間の配線を行うため該絶縁膜４に開
口部５ａを開けて電極５を形成する。
選択的に高融点金属シリサイドＭ３を形成し、該高融点
金属シリサイド層３を覆って全面に絶縁膜４を形成し、
その後、半導体素子間の配線を行うため該絶縁膜４に開
口部５ａを開けて電極５を形成する。
第２図は不純物拡散層による抵抗素子を示す平面図であ
る。図において、不純物拡散層２の幅をＷ、高融点金属
シリサイドでおおわれていない部分２ａの長さをＬｌｌ
、該部分２ａの両端の各々から開口部５ａの端までの長
さをそれぞれＬｓ＋、Ｌ、２とすると、全抵抗値Ｒは次
式で表わされる。
る。図において、不純物拡散層２の幅をＷ、高融点金属
シリサイドでおおわれていない部分２ａの長さをＬｌｌ
、該部分２ａの両端の各々から開口部５ａの端までの長
さをそれぞれＬｓ＋、Ｌ、２とすると、全抵抗値Ｒは次
式で表わされる。
ここでρ３は高融点金属シリサイドのシート抵抗、ρ。
は不純物拡散層のシート抵抗である。
通常、ρ、彊数Ω／口、ρ。宝数百〜数千Ω／口である
ので、（１）式の第１項、第３項は第２項に比べて十分
小さく無視できる。すなわち全抵抗値Ｒは Ｄ Ｒ閤□ρ。
ので、（１）式の第１項、第３項は第２項に比べて十分
小さく無視できる。すなわち全抵抗値Ｒは Ｄ Ｒ閤□ρ。
と近似できる。
以上のことから高融点金属シリサイドを選択的に形成す
ることによって不純物拡散層による抵抗素子の抵抗値を
所望の値にすることができる。
ることによって不純物拡散層による抵抗素子の抵抗値を
所望の値にすることができる。
また、不純物拡散層の全面に高融点金属シリサイドを形
成した場合の全抵抗値Ｒは次式で表わされる。
成した場合の全抵抗値Ｒは次式で表わされる。
ここで、Ｌ３は開口部５ａ間の距離である。Ｌ、がＷの
数倍程度の場合はＲは数Ω〜数十Ωとなり配線としても
使用できる。
数倍程度の場合はＲは数Ω〜数十Ωとなり配線としても
使用できる。
以上のように、この発明によればマスタ工程において抵
抗素子となる不純物拡散層を形成し、スライス工程にお
いて、該不純物拡散層上に高融点金属シリサイド層を選
択的に形成するようにしたので、スライス工程の垢加を
低減し製造期間及び製造コストの増加を削減でき、また
論理の構成に。
抗素子となる不純物拡散層を形成し、スライス工程にお
いて、該不純物拡散層上に高融点金属シリサイド層を選
択的に形成するようにしたので、スライス工程の垢加を
低減し製造期間及び製造コストの増加を削減でき、また
論理の構成に。
制限を受けることなく、素子の利用効率の高いセルが得
られる効果がある。さらに回路電流をセルごとに任意に
変えられるという効果もある。
られる効果がある。さらに回路電流をセルごとに任意に
変えられるという効果もある。
第１図はこの発明の一実施例によるマスタスライス方式
大規模半導体集積回路装置の製造方法を説明するための
断面図、第２図は該装置の平面図、第３図は従来のマス
タスライス方式ＬＳＩを示す概念図、第４図は従来のセ
ルを示す概念図である。 図において、１は素子分離領域、２は不純物拡散層、３
は高融点金属シリサイド層、４は絶縁膜、５は電極、５
ａは開口部である。 なお図中同一符号は同−又は相当部分を示す。
大規模半導体集積回路装置の製造方法を説明するための
断面図、第２図は該装置の平面図、第３図は従来のマス
タスライス方式ＬＳＩを示す概念図、第４図は従来のセ
ルを示す概念図である。 図において、１は素子分離領域、２は不純物拡散層、３
は高融点金属シリサイド層、４は絶縁膜、５は電極、５
ａは開口部である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板上に回路素子を形成するマスタ工程と
、該回路素子間を配線するスライス工程とを有するマス
タスライス方式大規模半導体集積回路装置の製造方法に
おいて、 上記マスタ工程は、半導体基板上に不純物拡散層による
抵抗素子を形成する工程を含むものであり、 上記スライス工程は、上記抵抗素子が所望の抵抗値を得
るよう上記不純物拡散層上に選択的に高融点金属シリサ
イド層を形成する工程を含むものであることを特徴とす
るマスタスライス方式大規模半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23408186A JPS6387745A (ja) | 1986-09-30 | 1986-09-30 | マスタスライス方式大規模半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23408186A JPS6387745A (ja) | 1986-09-30 | 1986-09-30 | マスタスライス方式大規模半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6387745A true JPS6387745A (ja) | 1988-04-19 |
Family
ID=16965305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23408186A Pending JPS6387745A (ja) | 1986-09-30 | 1986-09-30 | マスタスライス方式大規模半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6387745A (ja) |
-
1986
- 1986-09-30 JP JP23408186A patent/JPS6387745A/ja active Pending
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